KR20070118013A - 주파수 신시사이저 - Google Patents

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KR20070118013A
KR20070118013A KR1020070055099A KR20070055099A KR20070118013A KR 20070118013 A KR20070118013 A KR 20070118013A KR 1020070055099 A KR1020070055099 A KR 1020070055099A KR 20070055099 A KR20070055099 A KR 20070055099A KR 20070118013 A KR20070118013 A KR 20070118013A
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KR1020070055099A
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Inventor
도루 마스다
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B21/00—Generation of oscillations by combining unmodulated signals of different frequencies
    • H03B21/01—Generation of oscillations by combining unmodulated signals of different frequencies by beating unmodulated signals of different frequencies
    • H03B21/02—Generation of oscillations by combining unmodulated signals of different frequencies by beating unmodulated signals of different frequencies by plural beating, i.e. for frequency synthesis ; Beating in combination with multiplication or division of frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop

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  • Transmitters (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Superheterodyne Receivers (AREA)

Abstract

초광대역에서 사용하는 국부 발진 신호를 생성하기 위한 구성에서, 저위상 잡음화와 저소비 전력화를 동시에 실현하는 방법을 제공한다. 주파수 신시사이저에서, 단일의 주파수의 신호를 출력하는 기준 신호 발생기(1)와, 입력 신호의 주파수에 기초하여 서로 다른 주파수의 중간 신호를 1개 이상 생성하여 출력 신호로서 출력하는 주파수 멀티플레이어(2)와, 주파수 셀렉터(3)와, 믹서(4)와, 주파수 신시사이저 제어 단자를 구비한 주파수 신시사이저 제어 회로(5)를 구비하고, 기준 신호 발생기(1)의 출력을 주파수 멀티플레이어(2)의 입력으로 하고, 주파수 멀티플레이어(2)의 1개 이상의 출력을 주파수 셀렉터(3)의 1개 이상의 입력으로 하며, 주파수 셀렉터(3)의 출력과 주파수 멀티플레이어(2)의 출력 중 1개의 출력을 믹서(4)의 제1과 제2 입력으로 하고, 믹서(4)의 출력을 주파수 신시사이저의 출력으로 한다.
주파수 멀티플레이어, 믹서, 주파수 셀렉터, 주파수 신시사이저 제어 회로, 4상 신호, 차동 입력 신호, 바이폴라 트랜지스터

Description

주파수 신시사이저{FREQUENCY SYNTHESIZER}
도 1은 본 발명에 따른 주파수 신시사이저의 제1 실시예(전체의 구성)를 설명하기 위한 도면.
도 2는 본 발명에 따른 주파수 신시사이저의 제2 실시예(믹서의 구성)를 설명하기 위한 도면.
도 3은 본 발명에 따른 주파수 신시사이저의 제3 실시예(LO 입력 버퍼 회로의 구성)를 설명하기 위한 도면.
도 4는 본 발명에 따른 주파수 신시사이저의 제4 실시예(LO 입력 버퍼 회로의 구성)를 설명하기 위한 도면.
도 5는 본 발명에 따른 주파수 신시사이저의 제5 실시예(주파수 신시사이저를 포함하여 구성한 무선 통신기)를 설명하기 위한 도면.
도 6은 본 발명에 따른 주파수 신시사이저의 제6 실시예(주파수 신시사이저를 포함하여 구성한 무선 통신기)를 설명하기 위한 도면.
도 7은 MB-OFDM 방식을 이용한 UWB 무선 통신용의 주파수 배치를 설명하기 위한 도면.
도 8은 4상 출력 형식의 발진 회로의 회로 구성을 설명하기 위한 도면.
도 9는 2상 출력 형식의 발진 회로의 회로 구성을 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기준 신호 발생기
2 : 주파수 멀티 플레이터
21 : 분주부
22 : 믹서부
23 : 주파수 멀티플레이어 제어부
24 : 2분주 회로
25 : 3분주 회로
26 : 5분주 회로
3 : 주파수 셀렉터
31 : 셀렉터 제어 단자
4 : 믹서
41 : 믹서 전원 제어 단자
42 : 믹서 출력 주파수 제어 단자
43 : RF 입력 버퍼 회로
44 : 더블 밸런스드 믹서
45 : 감산 회로
46 : 가산 회로
47 : LO 입력 버퍼 회로
48 : 전원 제어 회로
49 : 믹서 출력 주파수 제어 회로
5 : 주파수 신시사이저 제어 회로
61 : IF 출력 버퍼 회로
301 : 저잡음 증폭기
302 : 대역 통과 필터
303 : 다이렉트 컨버젼 믹서
304(a, b) : 증폭기
305(a, b), 402(a, b) : 저역 통과 필터
306(a, b) : 단간 용량
307(a, b), 401(a, b), 404 : 가변 이득 증폭기
311 : 국부 발진 발생 회로
321 : RF 입력 단자
322(a, b) : IF 출력 단자
323 : 주파수 신시사이저 제어 단자
324 : 주파수 신시사이저 기준 클럭용 입력 단자
403 : 다이렉트 컨버젼 변조기
405 : 출력 증폭기
421 : RF 출력 단자
422(a, b) : Mod 입력 단자
[비특허 문헌1] A Ismail(에이 이스마일) 외, 「에이 3.1 투 8.2㎓ 다이렉트 컨버젼 리시버 포 MB-OFDM UWB 커뮤니케이션즈(A 3. 1 to 8.2㎓ Direct Conversion Receiver for MB-OFDM UWB Communications)」, (미국), 아이이이이 솔리드 스테이트 서키츠 컨퍼런스(IEEE Solid-State Circuits Conference, 2005년) 논문집, 강연 번호 11.5, pp.208∼210
[비특허 문헌2] C-F. Liang(씨에프 량) 외, 「에이 14-band 프리컨시 신시사이저 포 MB-OFDM UWB 어플리케이션즈(A 14-band Frequency Synthesizer for MB-OFDM UWB Application)」(미국), 아이이이이 솔리드 스테이트 서키츠 컨퍼런스(IEEE Solid-State Circuits Conference, 2006년) 논문집, 강연 번호 6.7, pp.126∼128
[특허 문헌1] 일본 특개2005-175698호 공보
[특허 문헌2] 일본 특개2005-198304호 공보
[특허 문헌3] 일본 특개2005-129993호 공보
[특허 문헌4] 일본 특개2005-39827호 공보
본 발명은, 무선 통신 시스템을 구성하는 무선 통신 회로에 이용하기에 적합한 주파수 신시사이저에 관한 것으로, 특히 광대역의 멀티 밴드를 사용하여 데이터를 송수신하는 무선 통신 회로 및 시스템에 적용하기에 유효한 주파수 신시사이저 에 관한 것이다.
일반적으로 무선 통신 시스템은, 데이터의 송수를 행하기 위해 소정의 주파수 대역을 이용한다. 예를 들면, 널리 와이어리스 Local Area Network(LAN)의 미국 표준으로서 알려져 있는 IEEE802.11g에서는，2.4㎓ 내지 2.47㎓의 주파수대를 이용하여, 통신 거리 50∼100m의 범위에서 최대의 전송 속도로서 54Mbps를 달성한다. 그러나, 일반 유저의 데이터에 대한 요구는 해마다 높아져, 고정밀 정지 화상 외에 음악 데이터나 동화상 데이터를 단시간에 유저의 휴대 기기에 다운로드하는 것이 강하게 기대되고 있다. 이 요구에 부응하는 1개의 기술이 초광대역(Ultra Wide Band : UWB) 무선 통신이다. UWB 무선 통신은, 2002년 4월에 미국 연방 통신 위원회가 UWB의 상용 이용을 허가하고 나서, 많은 기관이 연구 개발을 진행시키고 있다.
이러한 UWB 무선 통신에서, 이 UWB 무선 통신용의 국부 발진 신호 발생 회로에 관해서는, 예를 들면 비특허 문헌1과 비특허 문헌2나, 특허 문헌1, 특허 문헌2, 특허 문헌3, 특허 문헌4 등에 기재되어 있다.
비특허 문헌1에서는，4상 신호를 생성할 수 있는 인덕터와 캐패시터에 의한 공진 회로를 이용한 발진기를 응용한 기준 신호 발생기에서 발진 주파수 fREF를 생성한 후에, 2분주 회로와 싱글 사이드 밴드 믹서(Single Side band Mixer : SSB Mixer)를 복수 이용함으로써 복수의 주파수의 신호를 생성하고 있다.
비특허 문헌2에서는, 기준 신호 발생기를 2개 설치하여, 528㎒의 정수배의 주파수와 소수배의 주파수를 동시에 생성하고, 그 후에 SSB 믹서를 3개 동시에 이 용하여 주파수 가산이나 감산을 반복하여, 서브 밴드 중심 주파수를 만들어 내고 있다.
특허 문헌1에서는, 고속 주파수 호핑용 로컬 발생기에서, 기준으로 되는 주파수를 생성하고, 4분기하고, 5분주, 3분주, 4분주, 2분주의 복수의 분주기를 이용하여, 복수의 주파수의 신호를 생성하고 있다.
특허 문헌2에서는, 적어도 2개의 기준 주파수로 이루어지는 주파수 그룹을, 적어도 2개 포함하여 구성되는 UWB를 이용하여, 데이터를 송수신하는 통신 시스템에서，1개의 국부 발진기와 1개의 PLL을 이용하여 복수의 기준 주파수를 생성하고 있다.
특허 문헌3에서는，2 이상의 주파수를 합성하여 새로운 주파수를 얻는 주파수 합성 장치에서, 기준 주파수를 2분주하여 샘플링 주파수를 얻고, 또한 2분주, 4분주, 8분주하여 복수의 주파수를 생성하고 있다.
특허 문헌4에서는，1개의 국부 발진 신호와 적어도 2개의 중간 주파수 신호를 이용하여 반송파를 생성하는 SSB 발생 장치에서, 각 주파수에 대해서 위상 시프트를 행하지 않았던 신호와 행한 신호로 구성된 그룹 신호를 생성하고, 이 중에서 1개의 그룹 신호를 선택하여 SSB 발생 장치에 전달하고 있다.
그런데, 상기한 바와 같은 UWB 무선 통신에 관해서는, 최근, 옥내 통신용으로 Multiband OFDM(MB-OFDM) 방식을 이용한 UWB 무선 통신용의 주파수 배치가 제안되어 있다. 이 MB-OFDM 방식을 이용한 UWB 무선 통신용의 주파수 배치를 도 7에 도시한다. 도 7로부터 명백해지는 바와 같이 UWB는, 3432㎒를 중심 주파수로 하고 528㎒의 대역폭을 갖는 제1 서브 밴드부터, 10296㎒를 중심 주파수로 하는 동일하게 528㎒의 대역폭을 갖는 제14 서브 밴드까지 분할되어 있다. 이들 서브 밴드는 3개의 서브 밴드마다 그룹화되어, 제1부터 제3, 제4부터 제6, 제7부터 제9, 제10부터 제12, 그리고 제13과 제14로 형성되는 5그룹으로 구성된다. 각 서브 밴드의 중심 주파수는, 낮은 주파수부터 순서대로，3432, 3960, 4488, 5016, 5544, 6072, 6600, 7128, 7656, 8184, 8712, 9240, 9768, 10296(단위:㎒)이다. 각 그룹마다 피코넷으로 부르는 통신 네트워크를 구성할 수 있지만, 현재로는 주파수가 낮은 제1 그룹의 서브 밴드를 이용하여 피코넷을 형성하여 무선 통신을 실현하는 수단이 개발되고 있다.
그러나, 더욱 다수의 유저에게 고속 데이터 전송용 무선 통신을 제공하기 위해서는, 약 3㎓부터 약 10㎓까지 미치는 UWB 대역에 설치된 서브 밴드를 넓게 이용하여 피코넷수를 늘리는 것이 필요하다. 그 때문에，UWB 신호를 송수신하는 무선 회로에서는, 수신 신호의 복조와 송신 신호의 변조의 목적으로 상기 제1부터 제14 서브 밴드 중심 주파수를 국부 발진 신호로서 생성하는 것이 필요하게 된다. MB-OFDM 방식 무선 회로에서 생성하는 국부 발진 신호는, 신호의 반송파 주파수가 단시간에 서브 밴드 중심 주파수간을 호핑할 필요가 있고, 그 반송파 주파수 절환에 허용되는 시간은 최대 9.5㎱로 규정되어 있다. 종래의 국부 발진 신호의 주파수 절환에는 Phase Locked Loop(PLL)를 이용하였지만, PLL 방식은 부귀환 루프를 구성함으로써 성립하고 있기 때문에, 국부 발진 신호의 주파수의 절환 시간은 길어, 수 ㎳ 걸리는 결점이 있다. 이상의 배경으로부터, UWB 무선 통신용의 국부 발진 신호를 넓은 주파수 범위에 걸쳐 생성하기 위한 기술 개발이 필요하게 된다.
이러한 UWB 무선 통신용의 국부 발진 신호 발생 회로에 관해서는, 상기 비특허 문헌1, 2나, 상기 특허 문헌1∼4 등에 기재되어 있다.
상기 비특허 문헌1에서는, 기준 신호 발생기에서 발진 주파수 fREF를 생성한 후에, 2분주 회로와 싱글 사이드 밴드 믹서를 복수 이용함으로써, 최소 fREF·(4/64)의 주파수부터, 최대 fREF·(76/64)의 주파수를 발생시킬 수 있다. 그러나, UWB 무선 통신용의 서브 밴드 중심 주파수를 의식하고, fREF=16896㎒로 설정한 경우라도, 다수의 생성 주파수 중에서, 도 7의 서브 밴드 중심 주파수에 해당하는 것은, 3432, 3960, 4488㎒의 3개뿐이다. 따라서, 도 7에 도시하는 주파수 밴드를 넓게 커버할 수는 없다고 하는 결점을 갖는다.
또한, 상기 비특허 문헌1의 구성에서는, 기준 신호 발생기 출력을 4상 출력으로 하는 것이 전제로 되어 있지만, 이 구성에는 국부 발진 신호 발생 회로로서 문제가 있다. 국부 발진 신호 발생 회로에 요구되는 기술 항목 중 특히, 1) 원하는 주파수 범위의 정현파 신호를, 스퓨리어스 성분을 없애고 제공하는 것, 2) 출력 신호는 저잡음인 것이 중요하다. 출력 신호의 잡음은, 주파수 영역에서 생각하면 위상 잡음으로 생각할 수 있고, 그 값이 낮을 것이 요구된다. 상기 비특허 문헌1에 따르면, 국부 발진 신호 발생 회로의 신호 품질을 결정하는 기준 신호 발생기에서, 상대적으로 위상이 0°, 90°, 180°, 270°의 4상의 출력 신호를 얻기 위해서, 4상 출력형의 발진 회로를 이용하고 있다.
도 8에 4상 출력형의 발진 회로의 일례를 도시한다. 또한, 도 9에 2상(차동) 출력형의 발진 회로의 일례를 도시한다. 상기의 위상 잡음은, 일반의 잡음에 대한 개념과 동일하게, 잡음을 발생하는 능동 소자의 개수가 많으면 많을수록 총 잡음이 증가하기 때문에, 도 8에 도시하는 4상 출력형의 발진 회로는, 소비 전류를 동일한 조건에서 비교한 경우에, 2상 출력형의 발진 회로에 대하여, 위상 잡음이 열화되는 것은 정성적으로 명백하다. 또한, 바이어스 전류를 증가시켜, 발진 진폭을 크게 함으로써 위상 잡음을 억제할 수 있지만, 원래 2상 출력형에 대하여 2배의 바이어스 전류를 필요로 하는 것에 대해서 더욱 소비 전력을 증대시키는 결과로 된다. 이상의 검토로부터, 주파수 신시사이저의 기준 신호 발생기의 출력 신호를, 위상 잡음이 적은 고순도의 신호로 하는 것은 중요하며, 그 때문에 기준 신호 발생기의 출력 형식이 차동형이어도, 원하는 주파수의 신호를 생성할 수 있는 주파수 신시사이저의 구성이 필요 불가결로 된다.
또한, 상기 비특허 문헌2에서는，528㎒의 정수배의 주파수와 소수배의 주파수를 동시에 생성하고, 그 후에 주파수 가산이나 감산을 반복하여, 도 7에 도시하는 제1부터 제14 서브 밴드 중심 주파수를 만들어 낼 수 있다. 그 한편, 기준 신호 발생기를 2개 이용할 필요가 있기 때문에 소비 전력과 칩 면적이 증대되는 것, 또한 고주파측의 UWB 서브 밴드 중심 주파수를 발생시키는 경우에 SSB 믹서 3단 모두를 동작시킬 필요가 있기 때문에 더욱 소비 전력이 증대된다고 하는 결점이 있다. 또한, 믹서가 3단 세로 접속이기 때문에, 믹서의 비선형 동작에 의한 스퓨리어스 때문에, 출력 주파수 근방에서 다수의 불요한 스퓨리어스 주파수가 발생한다 고 하는 결점이 존재한다. 따라서, 출력 신호의 순도를 높이고, 또한 저소비 전류로 UWB 무선 통신용의 국부 발진 신호를 생성하는 기술 개발이 기대되고 있다.
따라서, 본 발명은, 상기의 문제점을 극복하기 위해 이루어진 것으로, 그 목적은, 초광대역에서 사용하는 국부 발진 신호를 생성하기 위한 구성에서, 저위상 잡음화와 저소비 전력화를 동시에 실현하는 방법을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
상기 목적을 달성하기 위해, 본 발명의 주파수 신시사이저는, 단일의 주파수의 신호를 출력하는 기준 신호 발생기와, 입력 신호의 주파수에 기초하여 서로 다른 주파수의 중간 신호를 1개 이상 생성하여 출력 신호로서 출력하고, 주파수 멀티플레이어 제어 신호에 의해 중간 신호 각각을 출력 혹은 출력 정지를 제어하는 주파수 멀티플레이어와, 1개 이상의 입력 단자를 구비하고, 주파수 셀렉터 제어 신호에 의해 선택된 입력 신호를 출력하는 주파수 셀렉터와, 2개의 입력 신호에 대하여 주파수 믹싱을 실시하여 출력 신호를 생성하는 믹서와, 주파수 신시사이저 제어 단자를 구비한 주파수 신시사이저 제어 회로를 구비하고, 상기 기준 신호 발생기의 출력을 상기 주파수 멀티플레이어의 입력으로 하고, 상기 주파수 멀티플레이어의 1개 이상의 출력을 상기 주파수 셀렉터의 1개 이상의 입력으로 하고, 상기 주파수 셀렉터의 출력과, 상기 주파수 멀티플레이어의 출력 중 1개의 출력을, 상기 믹서의 제1과 제2 입력으로 하고, 상기 믹서의 출력을 주파수 신시사이저의 출력으로 하는 것을 특징으로 한다.
이와 같이 주파수 멀티플레이어와 주파수 셀렉터와 믹서를 조합함으로써, 기준 신호 발생기의 출력 주파수 fREF에 대하여 7/60 내지 41/60의 범위에서，fREF×(2n+1)/60(여기서 n은 3부터 20의 임의의 정수)의 주파수의 신호를 출력하는 주파수 신시사이저를 제공할 수 있으며, 기준 신호 발생기의 출력은 차동 출력 형식으로 상기의 출력 주파수를 생성할 수 있기 때문에, 저위상 잡음의 광대역 주파수 신시사이저를 구성하고, 국부 발진 신호를 제공할 수 있다.
<실시예>
이하, 본 발명에 따른 주파수 신시사이저의 실시예를 도면에 기초하여 상세하게 설명한다. 또한, 실시예를 설명하기 위한 전체 도면에서, 동일한 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복 설명은 생략한다.
(제1 실시예)
도 1에 본 발명에 따른 주파수 신시사이저의 제1 실시예(전체의 구성)를 도시한다. 도 1에 도시하는 주파수 신시사이저는, 단일의 주파수의 신호를 출력하는 기준 신호 발생기(SG)(1), 입력 신호의 주파수에 기초하여 서로 다른 주파수의 중간 신호를 1개 이상 생성하여 출력 신호로서 출력하고, 주파수 멀티플레이어 제어 신호에 의해 중간 신호 각각을 출력 혹은 출력 정지를 제어하는 주파수 멀티플레이어(2), 1개 이상의 입력 단자를 구비하고, 주파수 셀렉터 제어 신호에 의해 선택된 입력 신호를 출력하는 주파수 셀렉터(SEL)(3), 2개의 입력 신호에 대하여 주파수 믹싱을 실시하여 출력 신호를 생성하는 믹서(SSBM)(4), 그리고 주파수 신시사이저 제어 단자를 구비한 주파수 신시사이저 제어 회로(5)에 의해 구성된다.
이 주파수 신시사이저의 구성에서, 기준 신호 발생기(1)의 출력을 주파수 멀티플레이어(2)의 입력으로 하고, 주파수 멀티플레이어(2)의 1개 이상의 출력을 주파수 셀렉터(3)의 1개 이상의 입력으로 하고, 주파수 셀렉터(3)의 출력과, 주파수 멀티플레이어(2)의 출력 중 1개의 출력을, 믹서(4)의 제1과 제2 입력으로 하고, 믹서(4)의 출력을 주파수 신시사이저의 출력으로 하도록 접속되어 있다. 그리고, 특히, 주파수 신시사이저 제어 단자에 입력되는 제어 신호에 의해, 그 출력 주파수를 제어하고, 또한 주파수 멀티플레이어(2)와 주파수 셀렉터(3)의 동작 불요한 내부 회로의 전원을 부분적으로 차단할 수 있도록 되어 있다.
본 구성에서는, 기준 신호 발생기(1)는, 정상과 역상의 차동 신호를 출력하는 2개의 출력 단자를 갖고, 주파수 신시사이저 기준 클럭용 입력 단자(324)로부터 주파수 신시사이저 기준 클럭이 입력되며, 정상, 역상의 차동 신호를 주파수 fREF에서 발생하고, 그 출력을 주파수 멀티플레이어(2)의 차동 입력에 접속한다.
주파수 멀티플레이어(2)는, 정상과 역상의 차동 신호를 입력하는 2개의 입력 단자와, 입력 신호의 주파수에 기초하여 서로 다른 주파수를 갖는 1개 이상의 종류의 출력 신호 각각에 90°위상이 어긋난 4상 신호를 출력하는 4개의 출력 단자와, 1개 이상의 서로 다른 분주수를 갖는 분주 회로를 구비하는 분주부(21)와, 분주부(21)에서 생성한 신호를 기준으로 주파수 믹싱에 의해 주파수의 가감산을 행하여 생성한 주파수의 신호를 출력으로 하는 믹서부(22)와, 주파수 멀티플레이어 제어부(23)에 의해 구성하고, 입력된 기준 신호에 기초하여, 분주부(21)에 의해 복수의 주파수의 신호를 발생하고, 후단의 믹서부(22)에 설치한 싱글 사이드 밴드(SSB) 믹서에서 분주부(21)의 출력의 복수의 신호를 다시 주파수 가감산함으로써 UWB 각 서브 밴드 중, 제2, 5, 8, 11, 14의 중심 주파수를 생성하고, 4상 신호(0°, 90°, 180°, 270°의 위상차를 가짐)로서 출력한다.
이 주파수 멀티플레이어(2)의 분주부(21)는, 분주 회로로서, 4개의 2분주 회로(DIV2)(24), 1개의 3분주 회로(DIV3)(25), 1개의 5분주 회로(DIV5)(26)를 구비하고, 차동 입력 신호를 입력 신호로 하고, 2분주하고 그 4상 신호를 출력하는 제1 경로(2분주 회로)와, 4분주하고 그 4상 신호를 출력하는 제2 경로(2분주 회로+2분주 회로)와, 10분주하고 그 4상 신호를 출력하는 제3 경로(5분주 회로+2분주 회로)와, 20분주하고 그 4상 신호를 출력하는 제4 경로(5분주 회로+2분주 회로+2분주 회로)와, 30분주하고 그 4상 신호를 출력하는 제5 경로(5분주 회로+2분주 회로+3분주 회로)를 갖고 있다.
또한, 주파수 멀티플렉서(2)의 믹서부(22)는, 3개의 믹서(SSBM)(4)를 구비하고, 제1 믹서의 2개의 입력 중 제1 입력 단자를 제2 경로의 출력 단자에 접속하고, 제2 입력 단자를 제3 경로의 출력 단자에 접속하고, 제1 믹서의 출력을 제1 출력으로 하고, 제2 믹서의 2개의 입력 중 제1 입력 단자를 제1 경로의 출력 단자에 접속하고, 제2 입력 단자를 제4 경로의 출력 단자에 접속하고, 제2 믹서의 출력을 출력으로 하고, 제3 믹서의 2개의 입력 중 제1 입력 단자를 제2 믹서의 출력 단자에 접 속하고, 제2 입력 단자를 제3 경로의 출력 단자에 접속하고, 제3 믹서의 출력을 제3 출력으로 하고, 제5 경로를 제4 출력으로 하도록 접속되어 있다.
주파수 셀렉터(3)는, 4상 신호를 입력 신호로 하는 4개의 입력 단자의 1개 이상의 조와 90°위상이 어긋난 4상 신호를 출력하는 1개의 출력 단자를 갖고, 주파수 멀티플레이어(2)의 출력의 복수의 신호 중, 주파수 신시사이저 제어 회로(5)의 제어 신호(셀렉터 제어 단자(31)를 통해서)에 따라 지시된 1개의 입력 신호를, 증폭과 주파수 선택 필터링을 실시한 후에, 주파수 셀렉터(3)의 출력 신호로서 4상 신호로서 출력한다.
믹서(4)는, 주파수 멀티플레이어(2)의 출력의 임의의 90°위상이 어긋난 4상 신호의 1조와 주파수 셀렉터(3)의 출력의 90°위상이 어긋난 4상 신호의 1조를 입력으로 하고, 그 출력 신호도 또한 90°위상이 어긋난 4상 신호의 1조를 4개의 출력 단자로부터 출력한다. 즉, 주파수 셀렉터(3)의 출력의 4상 신호를 RF 입력 신호(주파수 fRF)로 하고, 또한 주파수 멀티플레이어(2)로부터 출력된 4상 신호를 LO 입력 신호(주파수 fLO)로 하고, 믹서 기능에 의해 주파수 가감산한 4상 출력을 IF 출력 신호(주파수 fIF)로서 출력하고, 이것을 주파수 신시사이저의 출력 신호로 한다. 믹서(4)에서는, 그 믹서 기능에서, 주파수의 가산(fRF+fLO), 감산(fRF-fLO), LO 신호를 감쇠시켜 RF 신호만 투과하여 출력(fRF)의 3개의 동작 모드를 갖고, 그 제어는 믹서 출력 주파수 제어 단자(42)에 인가된 신호로 행해진다.
주파수 신시사이저 제어 회로(5)는, 논리 회로에 의해 구성되며, 주파수 신시사이저 제어 단자(323)에 인가되는 주파수 신시사이저 제어 신호에 의해, 주파수 멀티플레이어(2)의 내부의 주파수 멀티플레이어 제어부(23), 주파수 셀렉터(3), 믹서(4)의 동작 상태를 제어하고, 주파수 신시사이저 제어 신호에 의해 기정되는 주파수의 신호를, 주파수 신시사이저 출력으로서 출력한다.
이상과 같이 구성되는 주파수 신시사이저에서는, 주파수 멀티플레이어(2)와 주파수 셀렉터(3)와 믹서(4)를 조합함으로써, 기준 신호 발생기(1)의 출력 주파수 fREF에 대하여 7/60 내지 41/60의 범위에서，fREF×(2n+1)/60(여기서 n은, 3부터 20의 임의의 정수)의 주파수의 신호를 출력할 수 있다. 이 때에, 복수의 서브 밴드는, 소정수의 서브 밴드마다 복수의 밴드 그룹으로 나누어지고, 주파수 셀렉터의 전단에서는, 복수의 밴드 그룹으로부터 1개의 밴드 그룹이 선택되고, 주파수 셀렉터의 후단에서는, 선택된 1개의 밴드 그룹으로부터 1개의 서브 밴드가 선택된다. 또한, 밴드 그룹은, 중심의 서브 밴드와 그 상하의 서브 밴드를 갖고, 주파수 셀렉터의 후단에서는, 중심의 서브 밴드로부터 상하의 서브 밴드가 분류되어, 제1 서브 밴드부터 제14 서브 밴드까지 생성되어 출력된다.
이하에, 주파수 신시사이저의 동작을 도 1 중에 기재한 주파수의 값을 이용하여 상세하게 설명한다.
기준 신호 발생기(1)는, 15840㎒의 주파수의 차동 신호를 발생한다. 상기한 바와 같이 주파수 멀티플레이어(2)나 주파수 셀렉터(3)에서는 4상 신호를 전송하고 있지만, 본 발명의 구성에서는 기준 신호 발생기(1)에서는 차동 출력으로 한다. 이것은, 기준 신호 발생기(1)를 구성하는 발진기가, 예를 들면 인덕터와 캐패시터에 의한 공진 회로를 이용한 LC 공진 발진기에서는, 차동 출력이 아니라 4상 출력 구성의 발진 회로 구성을 채용한 경우에, 차동 출력 구성의 발진 회로 구성에 대하여, 출력 신호의 순도의 지표로 되는 위상 잡음이 증가하는 것이 나타나 있다. 그 때문에, 주파수 신시사이저의 출력 신호를 저잡음으로 하는 관점에서, 기준 신호 발생기(1)에서는 차동 출력으로 하고 있다.
주파수 멀티플레이어(2)의 분주부(21)에서는，15840㎒의 입력 신호를, 2분주 회로(24), 3분주 회로(25), 5분주 회로(26)를 복수개 이용하여 도 1에 도시하는 구성을 실현한다. 이 구성에 의해, 7920㎒(2분주), 3960㎒(2분주+2분주), 1584㎒(5분주+2분주), 792㎒(5분주+2분주+2분주), 528㎒(5분주+2분주+3분주)의 주파수를 갖는 신호를 생성할 수 있다. 이들 생성된 신호는 분주 회로에서 공지의 4상 출력형의 회로 구성을 선택함으로써, 4상 신호 출력으로서 다음 단의 주파수 멀티플레이어(2)의 믹서부(22)에 입력된다.
믹서부(22)에서는, 믹서(4)를 3개 이용하여, UWB 서브 밴드의 중심 주파수를 생성한다. 제1 믹서에서는，3960㎒를 RF 입력, 1584㎒를 LO 입력하고, 믹서 출력 주파수 제어 단자(42)에 인가하는 믹서 출력 주파수 제어 신호를 변화시킴으로써, RF 신호 주파수의 투과 출력과 RF 신호와 LO 신호의 주파수 가산을 행한 신호를 믹서 출력으로 함으로써, UWB 서브 밴드 #2의 3960㎒와 #5의 5544㎒를 출력 가능하게 한다. 또한, 제2 믹서에서는，7920㎒를 RF 입력, 792㎒를 LO 입력하고, 마찬가지로 단자(42)에 인가하는 믹서 출력 주파수 제어 신호를 변화시킴으로써, RF 신호와 LO 신호의 주파수의 감산과 가산을 행한 신호를 믹서 출력으로 함으로써, UWB 서브 밴드 #8의 7128㎒와 #11의 8712㎒를 출력 가능하게 한다. UWB 서브 밴드 #14의 10296㎒에 관해서는, 제2 믹서의 출력 주파수를 8712㎒로 설정하고, 그 신호를 제3 믹서의 RF 입력으로 하고, 1584㎒를 LO 입력으로 하고, 마찬가지로 단자(42)에 인가하는 믹서 출력 주파수 제어 신호에 의해 주파수의 가산을 실시함으로써, 10296㎒의 신호를 출력 가능하게 한다. 분주부(21)에서 생성된 528㎒의 신호는, 믹서부(22)에서는 이용하지 않고 그대로 주파수 멀티플레이어(2)의 출력의 1개의 4상 출력으로 한다.
주파수 셀렉터(3)는, 그 3개의 4상 입력에서, 주파수 신시사이저 제어 신호에 의해 시분할로 나타내어지는 5개의 UWB 서브 밴드 주파수 중 1개를 단자(31)에 인가되는 셀렉터 제어 신호에 의해 선택 출력한다.
믹서(4)는, 주파수 셀렉터(3)에 의해 선택된 UWB 서브 밴드 #2, #5, #8, #11, #14의 중심 주파수의 4상 입력 신호를 RF 입력 신호로 하고, 주파수 멀티플레이어(2)의 출력 신호 중，528㎒의 4상 출력 신호를 LO 입력 신호로 하고, 그 주파수 믹싱을 한 후의 4상 출력을 믹서 출력으로 한다. 믹서 출력 신호는, 믹서 출력 주파수 제어 단자(42)에 인가되는 믹서 출력 주파수 제어 신호에 의해, (fRF+fLO, fRF, fRF-fLO)의 주파수를 출력할 수 있다. 이 때 LO 신호의 주파수는 528㎒로 설정하고, 이 주파수는 UWB 서브 밴드의 중심 주파수간의 스텝 주파수인 528㎒와 동일하다. 이 때문에, 믹서(4)에서는，RF 입력 주파수가 UWB 서브 밴드 #2의 중심 주파수인 경우에 #1과 #3의 주파수를, UWB 서브 밴드 #5의 중심 주파수인 경우에 #4와 #6의 주파수를, UWB 서브 밴드 #8의 중심 주파수인 경우에 #7과 #9의 주파수를, UWB 서브 밴드 #11의 중심 주파수인 경우에 #10과 #12의 주파수를, UWB 서브 밴드 #14의 중심 주파수인 경우에 #13의 주파수를, 믹서 출력 주파수 제어 단자(42)의 제어 신호에 의해 적절히 출력할 수 있다. 즉, 도 1에 도시한 주파수 신시사이저의 구성에서는, 도 7에 도시한 UWB 서브 밴드의 전체 14밴드를 출력할 수 있다.
이하, 본 실시예의 구성에 의한 이점을 설명한다. 본 실시예의 이점은, 상기의 UWB 서브 밴드를 모두 커버할 수 있는 것 외에, 1) 기준 신호 발생기의 출력 형식은, 위상 잡음 특성이 양호한 차동 형식을 적용할 수 있는 것, 2) 주파수 신시사이저 제어 신호에 기초하여, 주파수 멀티플레이어 출력 신호와 주파수 셀렉터 제어 신호에 의해, 주파수 신시사이저 출력 주파수의 생성에 불요한 회로의 전원 차단을 행하여, 출력 주파수의 값에 의해 변동되지만 소비 전력을 낮게 억제하는 기능을 갖는 것의 2점을 동시에 구비하는 점에서, 종래 기술(예를 들면 비특허 문헌1 및 2)에 대하여 이점을 구비하는 것이 가능하다.
(제2 실시예)
도 2에 본 발명에 따른 주파수 신시사이저의 제2 실시예(믹서의 구성)를 도시한다. 도 2에 도시하는 믹서(4)는, 주파수 신시사이저의 최종단의 믹서, 주파수 멀티플레이어(2)의 믹서부(22)의 각 믹서로서, 4상 신호에 대응하여, 4개의 제1 입력 단자(InRF0, InRF180, InRF90, InRF270), 4개의 제2 입력 단자(InLO0, InLO180, InLO90, InLO270), 및 4개의 제1 출력 단자(OutIF0, OutIF180, OutIF90, OutIF270)와, 1개의 믹서 전원 제어 단자(CntP)(41), 1개의 믹서 출력 주파수 제어 단자(CntF)(42)와, 2개의 RF 입력 버퍼 회로(RFBUF)(43), 2개의 LO 입력 버퍼 회 로(LOBUF)(47), 4개의 더블 밸런스드 믹서(DBM)(44), 1개의 가산 회로(ADDC)(46), 1개의 감산 회로(SUBC)(45), 2개의 IF 출력 버퍼 회로(IFBUF)(61), 1개의 전원 제어 회로(Pcnt)(48), 1개의 믹서 출력 주파수 제어 회로(Fcnt)(49)로 구성되어 있다.
이 믹서(4)의 구성에서, 각 믹서(4)의 제1의 4상 입력(0°, 180°, 90°, 270°) 중, 위상 0°와 위상 180°를 제1 RF 입력 버퍼 회로의 차동 입력으로 하고, 위상 90°와 위상 270°를 제2 RF 입력 버퍼 회로의 차동 입력으로 하고, 각 믹서(4)의 제2의 4상 입력(0°, 180°, 90°, 270°) 중, 위상 0°와 위상 180°를 제1 LO 입력 버퍼 회로의 차동 입력으로 하고, 위상 90°와 위상 270°를 제2 LO 입력 버퍼 회로의 차동 입력으로 하고, 믹서 출력 주파수 제어 신호를 믹서 출력 주파수 제어 회로의 제어 신호로 한다. 또한, 제1 RF 입력 버퍼 회로의 차동 출력을 제1과 제2 더블 밸런스드 믹서의 RF 입력으로 하고, 제2 RF 입력 버퍼 회로의 차동 출력을 제3과 제4 더블 밸런스드 믹서의 RF 입력으로 하고, 제1 LO 입력 버퍼 회로의 차동 출력을 제1과 제3 더블 밸런스드 믹서의 LO 입력으로 하고, 제2 LO 입력 버퍼 회로의 차동 출력을 제2와 제4 더블 밸런스드 믹서의 LO 입력으로 한다. 그리고, 가산 회로의 2개의 차동 입력 중, 제1 차동 입력을 제2 더블 밸런스드 믹서의 IF 차동 출력으로 하고, 제2 차동 입력을 제3 더블 밸런스드 믹서의 IF 차동 출력으로 하고, 감산 회로의 2개의 차동 입력 중, 제1 차동 입력을 제1 더블 밸런스드 믹서의 IF 차동 출력으로 하고, 제2 차동 입력을 제4 더블 밸런스드 믹서의 IF 차동 출력으로 하고, 가산 회로와 감산 회로의 각각의 차동 출력을 합한 4개의 출력 신호를 각 믹서의 4상 출력으로 하도록 접속되어 있다.
즉, 4상의 RF 입력 신호는, 상대 위상 0°와 180°의 신호와, 90°와 270°의 위상의 2조로 나누고, 각각 차동 입출력 형식을 채용하는 RF 입력 버퍼 회로(43)에 입력된다. 동일하게 4상의 LO 입력 신호는, RF 신호와 마찬가지로 2개의 차동 입출력 형식을 채용하는 LO 입력 버퍼 회로(47)에 입력된다.
LO 입력 버퍼 회로(47)는, 3개의 LO 입력 버퍼 제어 단자를 갖고, 제1과 제2 제어 단자 사이의 전위차에 0.5V 정도의 전위차를 발생시키고, 또한 제3 제어 단자의 전위를 전원 전압과 동일하게 함으로써, LO 입력 버퍼 회로(47)의 출력 신호의 위상을 정상과 역상으로 반전시킬 수 있다. 또한, 제1과 제2 제어 단자 사이의 전위를 동일하게 하고, 또한 제3 제어 단자의 전위를 접지 전압과 동일하게 함으로써, LO 입력 버퍼 회로(47)의 출력 신호를, 2개의 전위가 행한 직류 전위로 할 수 있다. 이상의 LO 입력 버퍼 회로(47)의 동작 모드(위상 비반전 상태, 위상 반전 상태, 직류 전위 출력 상태)의 절환을, 믹서 출력 주파수 제어 단자(42)로부터의 제어 신호에 기초하여, 믹서 출력 주파수 제어 회로(49)가 제어한다.
더블 밸런스드 믹서(44)는, RF 입력 버퍼 회로(43)와 LO 입력 버퍼 회로(47)의 출력을 입력으로 하고, 4상 출력이 가능한 SSB 믹서 회로를 구성하고 있다. SSB 믹서 회로에 의해 주파수 가산·감산된 신호는, 원하는 주파수의 싱글 사이드 밴드 성분만을 취출하기 때문에, 가산 회로(46)와 감산 회로(45)에 의해 신호의 가감을 행한다. 그 가산 회로(46)와 감산 회로(45) 각각의 차동 출력을 합하여, 믹서 출력으로서 취출함으로써 믹서의 4상 출력이 얻어진다.
또한, 전원 제어 회로(48)는, 믹서 전원 제어 단자(41)로부터의 제어 신호 에 기초하여, 믹서 구성 회로의 내부의 바이어스 전류를 수㎃의 작은 값으로 줄이는 기능을 갖고, 이 전원 제어 신호에 의해 믹서 기능을 OFF하는 경우에는, 소비 전력을 저감하는 동작 모드를 구비할 수 있다.
(제3 실시예)
도 3에 본 발명에 따른 주파수 신시사이저의 제3 실시예(LO 입력 버퍼 회로의 구성)를 도시한다. 도 3에 일례를 도시하는 LO 입력 버퍼 회로(47)는, 입력 단자 Inp에 베이스가 접속되고, 정전류원 I1을 통해서 정전압 단자 V1에 에미터가 접속된 바이폴라 트랜지스터 Qn1, 입력 단자 Inn에 베이스가 접속되고, 정전류원 I2를 통해서 정전압 단자 V1에 에미터가 접속된 바이폴라 트랜지스터 Qn2, 바이폴라 트랜지스터 Qn1, Qn2의 에미터를 접속하는 저항 R1, 제어 단자 Cnt1에 베이스가 접속되고, 바이폴라 트랜지스터 Qn1의 콜렉터에 에미터가 접속된 바이폴라 트랜지스터 Qn3, 제어 단자 Cnt2에 베이스가 접속되고, 바이폴라 트랜지스터 Qn1의 콜렉터에 에미터가 접속된 바이폴라 트랜지스터 Qn4, 제어 단자 Cnt2에 베이스가 접속되고, 바이폴라 트랜지스터 Qn2의 콜렉터에 에미터가 접속된 바이폴라 트랜지스터 Qn5, 제어 단자 Cnt1에 베이스가 접속되고, 바이폴라 트랜지스터 Qn2의 콜렉터에 에미터가 접속된 바이폴라 트랜지스터 Qn6, 바이폴라 트랜지스터 Qn3, Qn5의 콜렉터에 공통으로 한 쪽의 단자가 접속되고, 정전압 단자 V2에 다른 쪽의 단자가 접속된 저항 R2, 바이폴라 트랜지스터 Qn4, Qn6의 콜렉터에 공통으로 한 쪽의 단자가 접속되고, 정전압 단자 V2에 다른 쪽의 단자가 접속된 저항 R3, 게이트와 소스가 정전압 단자 V2에, 드레인이 바이폴라 트랜지스터 Qn3, Qn5의 콜렉터에 공통으로 접속된 pMOS 트랜지스터 Mp1, 게이트가 제어 단자 Cnt3에, 소스가 정전압 단자 V2에, 드레인이 바이폴라 트랜지스터 Qn4, Qn6의 콜렉터에 공통으로 접속된 pMOS 트랜지스터 Mp2를 포함하여 구성된다.
이에 덧붙여, 베이스를 바이폴라 트랜지스터 Qn3, Qn5의 콜렉터에, 콜렉터를 정전압 단자 V2에, 에미터를 정전류원 I3을 통해서 정전압 단자 V1에 접속한 바이폴라 트랜지스터 Qn7, 베이스를 바이폴라 트랜지스터 Qn4, Qn6의 콜렉터에, 콜렉터를 정전압 단자 V2에, 에미터를 정전류원 I4를 통해서 정전압 단자 V1에 접속한 바이폴라 트랜지스터 Qn8, 베이스를 바이폴라 트랜지스터 Qn7의 에미터에, 에미터를 정전류원 I5를 통해서 정전압 단자 V1에 접속한 바이폴라 트랜지스터 Qn9, 베이스를 바이폴라 트랜지스터 Qn8의 에미터에, 에미터를 정전류원 I6을 통해서 정전압 단자 V1에 접속한 바이폴라 트랜지스터 Qn10, 바이폴라 트랜지스터 Qn9, Qn10의 에미터를 접속하는 저항 R4, 한 쪽의 단자를 바이폴라 트랜지스터 Qn9, Qn10의 콜렉터에 접속하고, 다른 쪽의 단자를 공통으로 접속한 저항 R5, R6, 저항 R5, R6의 공통 단자와 정전압 단자 V2에 모두 접속하는 저항 R7과 용량 C1의 병렬 회로를 포함하여 구성된다.
이 LO 입력 버퍼 회로(47)의 구성에서, 바이폴라 트랜지스터 Qn9, Qn10의 콜렉터를 각각 출력 단자 Outp, Outn으로 하고, 제어 단자 Cnt1, Cnt2에 인가되는 전압의 전위차에 의해, 출력 단자 Outp, Outn에 나타나는 신호의 위상이 반전되고, 제어 단자 Cnt1, Cnt2에 인가되는 전압을 동일하게 하고, 제어 단자 Cnt3에 인가되 는 직류 전압과 정전압 단자 V2의 전압의 전위차가 pMOS 트랜지스터 Mp2의 임계값 전압을 초과하도록 설정한 경우에, 출력 단자 Outp, Outn에 나타나는 신호는 값이 서로 다른 직류 전압으로 되도록 제어되어 있다.
즉, 이 LO 입력 버퍼 회로(47)는, 입력 신호의 위상 반전이나 신호 감쇠를 제어 단자 Cnt1과 Cnt2와 Cnt3에 인가되는 직류 전압의 값에 의해 실시하는 입력 단과, 출력 신호 레벨을 설정하는 출력단에 의해 구성된다. 이 LO 입력 버퍼 회로(47)에는, 정상 입력 Inp, 역상 입력 Inn이 입력되고, 정상 출력 Outp, 역상 출력 Outn이 출력된다.
입력단은, npn형(이하 생략) 트랜지스터 Qn1과 Qn2의 에미터를 저항 R1을 통해서 결합한 차동 입력 회로와, 트랜지스터 Qn1과 Qn2의 콜렉터에 나타나는 신호 전류의 위상을 제어 단자 Cnt1과 Cnt2의 전위차에 의해 반전과 비반전시키는 기능을 갖는 트랜지스터 Qn3 내지 Qn6과, 부하 저항 R2와 R3에 의해 구성된다. p형 MOS 트랜지스터(이후 pMOS 트랜지스터) Mp2는, 제어 단자 Cnt3의 전위가 최대 전압 V2인지 최소 전압 V1인지에 따라 부하 저항 R3의 양단의 전위를 개방과 단락으로 절환하는 기능을 갖는다. pMOS 트랜지스터 Mp1은, 부하 저항 R2에 대하여 부하 저항 R3과 등량의 기생 용량을 공급하기 위해서 부가되어 있다. 입력단의 부하 저항에서 증폭된 신호 전압은, 에미터 팔로워 트랜지스터 Qn7과 Qn8에 의해 레벨 시프트된 후에, 에미터를 저항 R4에서 결합한 트랜지스터 Qn9와 Qn10으로 구성한 출력단의 입력 회로에 입력된다.
제어 단자 Cnt1과 Cnt2의 제어 단자 사이의 전위차에 0.5V 정도의 전위차를 발생시키고, 또한 제어 단자 Cnt3의 전위를 V2의 전위와 동일하게 한 경우, 출력단에서는, 트랜지스터 Qn9와 Qn10의 바이어스 전류의 합과 저항 R7의 값의 곱으로 결정되는 전위(=V2-(I5+I6)×R7))를 중심으로, 진폭(2×I5×R5)의 출력 진폭을 출력한다. 여기서, I5=I6, R5=R6을 가정하고 있다.
한편, 제어 단자 Cnt1과 Cnt2의 제어 단자 사이의 전위를 동일하게 하고, 또한 제어 단자 Cnt3의 전위를 V1의 전위와 동일하게 한 경우에는, 입력단의 신호 전류가 트랜지스터 Qn3 내지 Qn6의 공통 콜렉터에서 상쇄되고, 트랜지스터나 저항 등의 회로 소자가 변동없이 작성되어 있는 경우에는, 입력된 교류 신호는 현저하게 감쇠되어 부하 저항 R2와 R3의 출력은 직류 전위로 간주할 수 있다. 또한, 부하 저항 R3의 양단만이 단락되기 때문에, 트랜지스터 Qn8의 베이스 전위는 V2와 동 전위로 되고, 트랜지스터 Qn7의 베이스 전위는 V2-I1×R2로 나타낼 수 있는 전위를 취하게 된다. 트랜지스터 Qn9와 Qn10의 차동 입력 다이내믹 레인지는, I1×R2보다 작게 설정함으로써, 출력 트랜지스터 Qn9와 Qn10은 한 쪽이 도통 상태, 다른 쪽이 컷오프 상태로 되기 때문에, 그 출력 전위의 고전위의 값은 (V2-(2×I5×R7)), 저전위의 값은 (V2-(2×I5×(R5+R7))로 나타내는 직류 전위를 출력한다.
이 LO 입력 버퍼 회로(47)가 동작 가능한 전원 전압의 하한값((V2-V1)로 구해지는 전압의 최소값) VCCmin은, 트랜지스터의 도통 상태의 베이스·에미터간 전압을 (VBE=)0.8V, 콜렉터·에미터간의 포화 전압을 (VCEs=)0.2V로 하면，
VCCmin=VCEs+I5×R4+2×VBE
이고, I5×R4=0.3V로 하면, VCCmin=2.1V 정도이다. 이에 의해, 소비 전력에 영향 을 주는 전원 전압을 저감할 수 있다.
(제4 실시예)
도 4에 본 발명에 따른 주파수 신시사이저의 제4 실시예(LO 입력 버퍼 회로의 구성)를 도시한다. 도 4에 일례를 도시하는 LO 입력 버퍼 회로(47)의 회로 구성은, 도 3의 구성에서 트랜지스터를 npn형 바이폴라 트랜지스터로부터 n형 MOS 트랜지스터(이후 nMOS 트랜지스터)로 치환한 것이다. 기능에 대해서는 도 3의 구성과 동일하다고 하는 점 이외에, 이 회로 구성을 채용함으로써, 동작 전원 전압의 저감이 도모된다고 하는 이점이 있다.
즉, 이 LO 입력 버퍼 회로(47)는, nMOS 트랜지스터 Mn1, nMOS 트랜지스터 Mn2, 저항 R1, nMOS 트랜지스터 Mn3, nMOS 트랜지스터 Mn4, nMOS 트랜지스터 Mn5, nMOS 트랜지스터 Mn6, 저항 R2, 저항 R3, pMOS 트랜지스터 Mp1, pMOS 트랜지스터 Mp2, nMOS 트랜지스터 Mn7, nMOS 트랜지스터 Mn8, nMOS 트랜지스터 Mn9, nMOS 트랜지스터 Mn10, 저항 R4, 저항 R5, R6, 저항 R7과 용량 C1의 병렬 회로에 의해 구성되며, nMOS 트랜지스터 Qn9, Qn10의 콜렉터를 각각 출력 단자 Outp, Outn으로 하고, 제어 단자 Cnt1, Cnt2에 인가되는 전압의 전위차에 의해, 출력 단자 Outp, Outn에 나타나는 신호의 위상이 반전되고, 제어 단자 Cnt1, Cnt2에 인가되는 전압을 동일하게 하고, 제어 단자 Cnt3에 인가되는 직류 전압과 정전압 단자 V2의 전압의 전위차가 pMOS 트랜지스터 Mp2의 임계값 전압을 초과하도록 설정한 경우에, 출력 단자 Outp, Outn에 나타나는 신호는 값이 서로 다른 직류 전압으로 되도록 제어되어 있다.
이 LO 입력 버퍼 회로(47)가 동작 가능한 전원 전압의 하한값((V2-V1)로 구해지는 전압의 최소값) VDDmin은, 예를 들면, MOS 트랜지스터의 도통 상태의 게이트·소스간 전압을 (VGS=)0.4V, 드레인·소스간의 포화 전압을 (VDSs=)0.2V로 하면,
VDDmin=VDSs+I5×R4+2×VGS
이고, I5×R4=0.3V로 하면, VDDmin=1.3V로 바이폴라 트랜지스터를 이용한 경우에 대하여 약 40%의 전원 전압의 저감, 즉 소비 전력의 저감이 가능하게 된다.
(제5 실시예)
도 5에 본 발명에 따른 주파수 신시사이저의 제5 실시예(주파수 신시사이저를 포함하여 구성한 무선 통신기)를 도시한다. 도 5는 제1∼제4 실시예의 주파수 신시사이저를 포함하여 구성한 무선 통신기이다.
본 실시예의 무선 통신기는, 수신 신호를 입력받고, 이들을 직접적으로 저주파 신호로 변환하는 다이렉트 컨버젼 방식의 무선 수신기로서 구성된다. 저주파 신호는, 저주파 신호 동상 성분(i상 신호) 및 저주파 신호 직교 성분(Q상 신호)으로 이루어진다.
RF 입력 단자(321)로부터 입력된 주파수 RF의 수신 신호 Sig-RF를 증폭하는 저잡음 증폭기(301), 저잡음 증폭기(301)의 출력 신호의 불요파를 제거하는 대역 통과 필터(302), 대역 통과 필터(302)의 출력 신호를 상기 저주파 신호로 변환하는 다이렉트 컨버젼 믹서(303)가 구비된다.
다이렉트 컨버젼 믹서(303)에 대하여, 국부 발진 발생 회로(311)에서 생성되 는 국부 발진 신호가 공급된다. 국부 발진 신호는, 서로 90°위상이 다른, 즉 직교하고 있는 2개의 신호로 이루어진다. 다이렉트 컨버젼 믹서(303)로부터 저주파신호가 공통 출력으로서 출력되고, 저주파 신호 동상 성분 및 저주파 신호 직교 성분을 i신호, Q신호로서 차동 출력한다. 다이렉트 컨버젼 믹서(303)의 출력은, 증폭기(304a, 304b)에서 증폭되고 나서, 저역 통과 필터(305a, 305b)에서 불요파가 제거되고, 단간 용량(306a, 306b)을 거쳐 가변 이득 증폭기(307a, 307b)에서 다시 증폭된다. 가변 이득 증폭기(307a, 307b)로부터 i/Q 양 상의 신호 Data_i, Data_Q가 IF 출력 단자(322a, 322b)로부터 출력된다.
국부 발진 발생 회로(311)는, 제1∼제4 실시예의 주파수 신시사이저로부터 선택된 본 발명의 주파수 신시사이저에 의해 구성된다. 이에 의해, 무선 통신기에서는 넓은 주파수 범위의 입력 신호를 수신할 수 있는 것 외에, 낮은 위상 잡음의 국부 발진 신호를 발생할 수 있기 때문에, 수신 데이터의 식별 감도를 높일 수 있다.
(제6 실시예)
도 6에 본 발명에 따른 주파수 신시사이저의 제6 실시예(주파수 신시사이저를 포함하여 구성한 무선 통신기)를 도시한다. 도 6은 제1∼제4 실시예의 주파수 신시사이저로부터 선택된 본 발명의 주파수 신시사이저를 포함하여 구성한 다른 무선 통신기이다.
본 실시예의 무선 통신기는, 입력되는 변조 신호 Mod_i(변조 신호 동상 성분), 변조 신호 Mod_Q(변조 신호 직교 성분)를 직접적으로 무선 주파수의 송신 신 호 Sig-RF로 변환하는 다이렉트 컨버젼 방식의 무선 송신기로서 구성된다.
Mod 입력 단자(422a, 422b)로부터 입력된 변조 신호 Mod-i, Mod-Q는, 차동 형식으로 각각 가변 이득 증폭기(401a, 401b)에 입력된다. 가변 이득 증폭기(401a, 401b)의 출력 신호는 저역 통과 필터(402a, 402b)를 거쳐 불요파가 제거된다.
저역 통과 필터(402a, 402b)의 출력 신호는, 다이렉트 컨버젼 변조기(403)에 입력되어, 송신 신호로 변환된다. 다이렉트 컨버젼 변조기(403)로부터 출력된 송신 신호는, 가변 이득 증폭기(404)에서 증폭되고 나서 출력 증폭기(405)에 의해 증폭되어, 주파수 RF의 송신 신호 Sig-RF가 RF 출력 단자(421)로부터 출력된다.
이 송신기에서도, 다이렉트 컨버젼 변조기(403)에 대하여, 국부 발진 발생 회로(311)가 생성하는 국부 발진 신호가 공급된다. 전술한 바와 같이, 국부 발진 신호는, 서로 90°위상이 다른, 즉 직교하고 있는 2개의 신호로 이루어진다. 본 실시예에서도, 국부 발진 발생 회로(311)는 본 발명의 주파수 신시사이저에 의해 구성함으로써, 무선 통신기에서는 넓은 주파수 범위의 출력 신호를 송신할 수 있는 것 외에, 낮은 위상 잡음의 국부 발진 신호를 발생할 수 있기 때문에, 송신 데이터의 식별 감도를 높일 수 있다.
이상, 본 발명자에 의해 행해진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면, 상기 각 실시예에서, 본 발명의 효과는, 바이폴라 트랜지스터나 MOS 트랜지스터를 이용한 경우에만 발생하는 것이 아니라, 전계 효과 트랜지스터, 헤테로 접합 바이폴라 트랜지스터, 고전자 이동도 트랜지스터, 금속 반도체 접합 전계 효과 트랜지스터 등으로 치환해도 마찬가지의 효과가 얻어지는 것은 물론이다.
또한, 바이폴라 트랜지스터에 관해서는 npn형, MOS 트랜지스터는 부성(負性) 컨덕턴스에서 p형 및 n형을 이용한 CMOS형의 회로 구성을 나타냈지만, 전원 전압의 극성을 고려한 후에, pnp형 및 MOS 트랜지스터에서는 n형 및 p형으로 교체한 회로 구성에 있어서도 마찬가지의 효과가 얻어지는 것은 물론이다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
본 발명에 따르면, 4상 출력에 대하여 저위상 잡음을 실현할 수 있는 차동 출력 형식의 기준 신호 발생기에 기초하여, 주파수 멀티플레이어와 주파수 셀렉터와 믹서를 조합하여 구성함으로써, UWB 통신용의 14의 서브 밴드 중심 주파수에 대응하는 국부 발진 신호를, 저잡음 또한 저소비 전력으로 제공할 수 있다.

Claims (17)

  1. 단일의 주파수의 신호를 출력하는 기준 신호 발생기와,
    입력 신호의 주파수에 기초하여 서로 다른 주파수의 중간 신호를 1개 이상 생성하여 출력 신호로서 출력하고, 주파수 멀티플레이어 제어 신호에 의해 중간 신호 각각의 출력 혹은 출력 정지를 제어하는 주파수 멀티플레이어와,
    1개 이상의 입력 단자를 포함하고, 주파수 셀렉터 제어 신호에 의해 선택된 입력 신호를 출력하는 주파수 셀렉터와,
    2개의 입력 신호에 대하여 주파수 믹싱을 실시하여 출력 신호를 생성하는 믹서와,
    주파수 신시사이저 제어 단자를 포함한 주파수 신시사이저 제어 회로
    를 포함하고,
    상기 기준 신호 발생기의 출력을 상기 주파수 멀티플레이어의 입력으로 하고,
    상기 주파수 멀티플레이어의 1개 이상의 출력을 상기 주파수 셀렉터의 1개 이상의 입력으로 하고,
    상기 주파수 셀렉터의 출력과, 상기 주파수 멀티플레이어의 출력 중 1개의 출력을, 상기 믹서의 제1과 제2 입력으로 하고,
    상기 믹서의 출력을 주파수 신시사이저의 출력으로 하는 것을 특징으로 하는 주파수 신시사이저.
  2. 제1항에 있어서,
    상기 주파수 신시사이저 제어 단자에 입력되는 제어 신호에 의해, 그 출력 주파수를 제어하고, 상기 주파수 멀티플레이어와 상기 주파수 셀렉터의 동작 불요한 내부 회로의 전원을 부분적으로 차단하는 것을 특징으로 하는 주파수 신시사이저.
  3. 제1항에 있어서,
    상기 기준 신호 발생기는, 정상과 역상의 차동 신호를 출력하는 2개의 출력 단자를 포함하고,
    상기 주파수 멀티플레이어는, 정상과 역상의 차동 신호를 입력하는 2개의 입력 단자와, 입력 신호의 주파수에 기초하여 서로 다른 주파수를 갖는 1개 이상의 종류의 출력 신호 각각에 90°위상이 어긋난 4상 신호를 출력하는 4개의 출력 단자를 포함하고,
    상기 주파수 셀렉터는, 4상 신호를 입력 신호로 하는 4개의 입력 단자의 1개 이상의 조와 90°위상이 어긋난 4상 신호를 출력하는 1개의 출력 단자를 포함하고,
    상기 믹서는, 상기 주파수 멀티플레이어의 출력의 임의의 90°위상이 어긋난 4상 신호의 1조와 상기 주파수 셀렉터의 출력의 90°위상이 어긋난 4상 신호의 1조를 입력으로 하고, 그 출력 신호도 또한 90°위상이 어긋난 4상 신호의 1조를 4개의　출력 단자로부터 출력하는 것을 특징으로 하는 주파수 신시사이저.
  4. 제1항에 있어서,
    상기 주파수 멀티플레이어는,
    1개 이상의 서로 다른 분주수를 갖는 분주 회로를 포함하는 분주부와,
    상기 분주부에서 생성한 신호를 기준으로 주파수 믹싱에 의해 주파수의 가감산을 행하여 생성한 주파수의 신호를 출력으로 하는 믹서부를 포함하여 이루어지는 것을 특징으로 하는 주파수 신시사이저.
  5. 제4항에 있어서,
    상기 주파수 멀티플레이어의 분주부는,
    상기 주파수 멀티플레이어의 차동 입력 신호를 입력 신호로 하고 2분주하여 그 4상 신호를 출력하는 제1 경로와,
    상기 주파수 멀티플레이어의 차동 입력 신호를 입력 신호로 하고 4분주하여 그 4상 신호를 출력하는 제2 경로와,
    상기 주파수 멀티플레이어의 차동 입력 신호를 입력 신호로 하고 10분주하여 그 4상 신호를 출력하는 제3 경로와,
    상기 주파수 멀티플레이어의 차동 입력 신호를 입력 신호로 하고 20분주하여 그 4상 신호를 출력하는 제4 경로와,
    상기 주파수 멀티플레이어의 차동 입력 신호를 입력 신호로 하고 30분주하여 그 4상 신호를 출력하는 제5 경로를 포함하고,
    상기 주파수 멀티플레이어의 믹서부는,
    제1 믹서의 2개의 입력 중 제1 입력 단자를 상기 제2 경로의 출력 단자에 접속하고, 제2 입력 단자를 상기 제3 경로의 출력 단자에 접속하고, 상기 제1 믹서의 출력을 상기 주파수 멀티플레이어의 제1 출력으로 하고,
    제2 믹서의 2개의 입력 중 제1 입력 단자를 상기 제1 경로의 출력 단자에 접속하고, 제2 입력 단자를 상기 제4 경로의 출력 단자에 접속하고, 상기 제2 믹서의 출력을 상기 주파수 멀티플레이어의 제2 출력으로 하고,
    제3 믹서의 2개의 입력 중 제1 입력 단자를 상기 제2 믹서의 출력 단자에 접속하고, 제2 입력 단자를 상기 제3 경로의 출력 단자에 접속하고, 상기 제3 믹서의 출력을 상기 주파수 멀티플레이어의 제3 출력으로 하고,
    상기 제5 경로를 상기 주파수 멀티플레이어의 제4 출력으로 하는 것을 특징으로 하는 주파수 신시사이저.
  6. 제5항에 있어서,
    상기 믹서와, 상기 주파수 멀티플레이어의 믹서부를 구성하는 모든 믹서는,
    제1 및 제2 입력 단자와, 제1 출력 단자와, 믹서 출력 주파수 제어 단자를 포함하고,
    상기 제1 및 제2 입력 단자는 각각 4상 신호를 입력하기 위해 4개 설치되고,
    상기 제1 출력 단자도 각각 4상 신호를 출력하기 위해 4개 설치되고,
    상기 믹서 출력 주파수 제어 단자에 인가된 제어 신호에 의해, 각 믹서의 출 력 주파수가 가변으로 되는 것을 특징으로 하는 주파수 신시사이저.
  7. 제6항에 있어서,
    상기 믹서와, 상기 주파수 멀티플레이어의 믹서부를 구성하는 모든 믹서는,
    4개의 더블 밸런스드 믹서와, 2개의 RF 입력 버퍼 회로와, 2개의 LO 입력 버퍼 회로와, 2개의 IF 출력 버퍼 회로와, 1개의 가산 회로와, 1개의 감산 회로와, 1개의 전원 제어 회로와, 1개의 믹서 출력 주파수 제어 회로를 포함하고,
    각 믹서의 제1의 4상 입력(0°, 180°, 90°, 270°) 중, 위상 0°와 위상 180°를 제1 RF 입력 버퍼 회로의 차동 입력으로 하고, 위상 90°와 위상 270°를 제2 RF 입력 버퍼 회로의 차동 입력으로 하고,
    각 믹서의 제2의 4상 입력(0°, 180°, 90°, 270°) 중, 위상 0°와 위상 180°를 제1 LO 입력 버퍼 회로의 차동 입력으로 하고, 위상 90°와 위상 270°를 제2 LO 입력 버퍼 회로의 차동 입력으로 하고,
    각 믹서의 믹서 출력 주파수 제어 신호를 상기 믹서 출력 주파수 제어 회로의 제어 신호로 하고,
    상기 제1 RF 입력 버퍼 회로의 차동 출력을 제1과 제2 더블 밸런스드 믹서의 RF 입력으로 하고,
    상기 제2 RF 입력 버퍼 회로의 차동 출력을 제3과 제4 더블 밸런스드 믹서의 RF 입력으로 하고,
    상기 제1 LO 입력 버퍼 회로의 차동 출력을 상기 제1과 제3 더블 밸런스드 믹서의 LO 입력으로 하고,
    상기 제2 LO 입력 버퍼 회로의 차동 출력을 상기 제2와 제4 더블 밸런스드 믹서의 LO 입력으로 하고,
    상기 가산 회로의 2개의 차동 입력 중, 제1 차동 입력을 상기 제2 더블 밸런스드 믹서의 IF 차동 출력으로 하고, 제2 차동 입력을 상기 제3 더블 밸런스드 믹서의 IF 차동 출력으로 하고,
    상기 감산 회로의 2개의 차동 입력 중, 제1 차동 입력을 상기 제1 더블 밸런스드 믹서의 IF 차동 출력으로 하고, 제2 차동 입력을 상기 제4 더블 밸런스드 믹서의 IF 차동 출력으로 하고,
    상기 가산 회로와 상기 감산 회로의 각각의 차동 출력을 합한 4개의 출력 신호를 각 믹서의 4상 출력으로 하는 것을 특징으로 하는 주파수 신시사이저.
  8. 제7항에 있어서,
    상기 주파수 멀티플레이어의 믹서부를 구성하는 모든 믹서는,
    믹서 출력 주파수 제어 신호에 의해,
    2종의 입력 주파수(f1, f2)의 가산(f1+f2), 감산(f1-f2), 투과(f1)를 행한 주파수를 출력함과 함께,
    믹서 전원 제어 신호에 의해, 전원을 차단하여 동작에 필요한 전류 공급을 정지하는 것을 가능하게 하는 것을 특징으로 하는 주파수 신시사이저.
  9. 제7항에 있어서,
    상기 제1과 제2 LO 입력 버퍼 회로는,
    LO 입력 버퍼 제어 신호에 의해, 그 차동 출력의 신호의 위상을 반전하는 기능과, 그 차동 출력 각각에 서로 다른 직류 전위만을 출력하는 기능을 포함하고,
    상기 차동 출력을, 위상 비반전 상태, 위상 반전 상태, 직류 전위 출력 상태의 3상태로 절환하는 것을 특징으로 하는 주파수 신시사이저.
  10. 제1항에 있어서,
    상기 기준 신호 발생기의 출력 신호의 주파수를 fREF로 하고, 상기 주파수 셀렉터의 셀렉터 제어 신호와 상기 믹서의 믹서 출력 주파수 제어 신호의 제어를 조합함으로써, fREF의 7/60 내지 41/60의 범위에서，fREF×(2n+1)/60(여기서 n은, 3부터 20의 임의의 정수)의 주파수의 신호를 출력하는 것을 특징으로 하는 주파수 신시사이저.
  11. 제10항에 있어서,
    상기 기준 신호 발생기의 출력 신호의 주파수를 15840㎒로 하고, 상기 주파수 셀렉터의 셀렉터 제어 신호와 상기 믹서의 믹서 출력 주파수 제어 신호의 제어를 조합함으로써, 적어도, 3432, 3960, 4488, 5016, 5544, 6072, 6600, 7128, 7656, 8184, 8712, 9240, 9768, 10296(단위:㎒)의 출력 주파수를 발생시키는 것을 특징으로 하는 주파수 신시사이저.
  12. 제7항에 있어서,
    상기 제1과 제2 LO 입력 버퍼 회로는,
    제1 입력 단자에 베이스가 접속되고, 제1 정전류원을 통해서 제1 정전압 단자에 에미터가 접속된 제1 바이폴라 트랜지스터와,
    제2 입력 단자에 베이스가 접속되고, 제2 정전류원을 통해서 제1 정전압 단자에 에미터가 접속된 제2 바이폴라 트랜지스터와,
    상기 제1과 제2 바이폴라 트랜지스터의 에미터를 접속하는 제1 저항과,
    제1 제어 단자에 베이스가 접속되고, 상기 제1 바이폴라 트랜지스터의 콜렉터에 에미터가 접속된 제3 바이폴라 트랜지스터와,
    제2 제어 단자에 베이스가 접속되고, 상기 제1 바이폴라 트랜지스터의 콜렉터에 에미터가 접속된 제4 바이폴라 트랜지스터와,
    상기 제2 제어 단자에 베이스가 접속되고, 상기 제2 바이폴라 트랜지스터의 콜렉터에 에미터가 접속된 제5 바이폴라 트랜지스터와,
    상기 제1 제어 단자에 베이스가 접속되고, 상기 제2 바이폴라 트랜지스터의 콜렉터에 에미터가 접속된 제6 바이폴라 트랜지스터와,
    상기 제3과 제5 바이폴라 트랜지스터의 콜렉터에 공통으로 한 쪽의 단자를 접속하고, 제2 정전압 단자에 다른 쪽의 단자를 접속한 제2 저항과,
    상기 제4와 제6 바이폴라 트랜지스터의 콜렉터에 공통으로 한 쪽의 단자를 접속하고, 상기 제2 정전압 단자에 다른 쪽의 단자를 접속한 제3 저항과,
    게이트와 소스를 상기 제2 정전압 단자에, 드레인을 상기 제3과 제5 바이폴라 트랜지스터의 콜렉터에 공통으로 접속한 제1 pMOS 트랜지스터와,
    게이트를 제3 제어 단자에, 소스를 상기 제2 정전압 단자에, 드레인을 상기 제4와 제6 바이폴라 트랜지스터의 콜렉터에 공통으로 접속한 제2 pMOS 트랜지스터와,
    베이스를 상기 제3과 제5 바이폴라 트랜지스터의 콜렉터에, 콜렉터를 상기 제2 정전압 단자에, 에미터를 제3 정전류원을 통해서 상기 제1 정전압 단자에 접속한 제7 바이폴라 트랜지스터와,
    베이스를 상기 제4와 제6 바이폴라 트랜지스터의 콜렉터에, 콜렉터를 상기 제2 정전압 단자에, 에미터를 제4 정전류원을 통해서 상기 제1 정전압 단자에 접속한 제8 바이폴라 트랜지스터와,
    베이스를 상기 제7 바이폴라 트랜지스터의 에미터에, 에미터를 제5 정전류원을 통해서 상기 제1 정전압 단자에 접속한 제9 바이폴라 트랜지스터와,
    베이스를 상기 제8 바이폴라 트랜지스터의 에미터에, 에미터를 제6 정전류원을 통해서 상기 제1 정전압 단자에 접속한 제10 바이폴라 트랜지스터와,
    상기 제9와 제10 바이폴라 트랜지스터의 에미터를 접속하는 제4 저항과,
    한 쪽의 단자를 상기 제9와 제10 바이폴라 트랜지스터의 콜렉터에 접속하고, 다른 쪽의 단자를 공통으로 접속한 제5와 제6 저항과,
    상기 제5와 제6 저항의 공통 단자와 상기 제2 정전압 단자에 모두 접속하는 제7 저항과 제1 용량의 병렬 회로를 포함하고,
    상기 제9와 제10 바이폴라 트랜지스터의 콜렉터를 각각 제1과 제2 출력 단자로 하고,
    상기 제1과 제2 제어 단자에 인가되는 전압의 전위차에 의해, 상기 제1과 제2 출력 단자에 나타나는 신호의 위상이 반전되고,
    상기 제1과 제2 제어 단자에 인가되는 전압을 동일하게 하고, 상기 제3 제어 단자에 인가되는 직류 전압과 상기 제2 정전압 단자의 전압의 전위차가 상기 제2 pMOS 트랜지스터의 임계값 전압을 초과하도록 설정한 경우에, 상기 제1과 제2 출력 단자에 나타나는 신호는 값이 서로 다른 직류 전압으로 되는 것을 특징으로 하는 주파수 신시사이저.
  13. 제7항에 있어서,
    상기 제1과 제2 LO 입력 버퍼 회로는,
    제1 입력 단자에 게이트가 접속되고, 제1 정전류원을 통해서 제1 정전압 단자에 소스가 접속된 제1 nMOS 트랜지스터와,
    제2 입력 단자에 게이트가 접속되고, 제2 정전류원을 통해서 제1 정전압 단자에 소스가 접속된 제2 nMOS 트랜지스터와,
    상기 제1과 제2 nMOS 트랜지스터의 소스를 접속하는 제1 저항과,
    제1 제어 단자에 게이트가 접속되고, 상기 제1 nMOS 트랜지스터의 드레인에 소스가 접속된 제3 nMOS 트랜지스터와,
    제2 제어 단자에 게이트가 접속되고, 상기 제1 nMOS 트랜지스터의 드레인에 소스가 접속된 제4 nMOS 트랜지스터와,
    상기 제2 제어 단자에 게이트가 접속되고, 상기 제2 nMOS 트랜지스터의 드레인에 소스가 접속된 제5 nMOS 트랜지스터와,
    상기 제1 제어 단자에 게이트가 접속되고, 상기 제2 nMOS 트랜지스터의 드레인에 소스가 접속된 제6 nMOS 트랜지스터와,
    상기 제3과 제5 nMOS 트랜지스터의 드레인에 공통으로 한 쪽의 단자를 접속하고, 제2 정전압 단자에 다른 쪽의 단자를 접속한 제2 저항과,
    상기 제4와 제6 nMOS 트랜지스터의 드레인에 공통으로 한 쪽의 단자를 접속하고, 상기 제2 정전압 단자에 다른 쪽의 단자를 접속한 제3 저항과,
    게이트와 소스를 상기 제2 정전압 단자에, 드레인을 상기 제3과 제5 nMOS 트랜지스터의 드레인에 공통으로 접속한 제1 pMOS 트랜지스터와,
    게이트를 제3 제어 단자에, 소스를 상기 제2 정전압 단자에, 드레인을 상기 제4 및 제6 nMOS 트랜지스터의 드레인에 공통으로 접속한 제2 pMOS 트랜지스터와,
    게이트를 상기 제3과 제5 nMOS 트랜지스터의 드레인에, 드레인을 상기 제2 정전압 단자에, 소스를 제3 정전류원을 통해서 상기 제1 정전압 단자에 접속한 제7 nMOS 트랜지스터와,
    게이트를 상기 제4와 제6 nMOS 트랜지스터의 드레인에, 드레인을 상기 제2 정전압 단자에, 소스를 제4 정전류원을 통해서 상기 제1 정전압 단자에 접속한 제8 nMOS 트랜지스터와,
    게이트를 상기 제7 nMOS 트랜지스터의 소스에, 소스를 제5 정전류원을 통해 서 상기 제1 정전압 단자에 접속한 제9 nMOS 트랜지스터와,
    게이트를 상기 제8 nMOS 트랜지스터의 소스에, 소스를 제6 정전류원을 통해서 상기 제1 정전압 단자에 접속한 제10 nMOS 트랜지스터와,
    상기 제9와 제10 nMOS 트랜지스터의 소스를 접속하는 제4 저항과,
    한 쪽의 단자를 상기 제9와 제10 nMOS 트랜지스터의 드레인에 접속하고, 다른 쪽의 단자를 공통으로 접속한 제5와 제6 저항과,
    상기 제5와 제6 저항의 공통 단자와 상기 제2 정전압 단자에 모두 접속하는 제7 저항과 제1 용량의 병렬 회로를 포함하고,
    상기 제9와 제10 nMOS 트랜지스터의 드레인을 각각 제1과 제2 출력 단자로 하고,
    상기 제1과 제2 제어 단자에 인가되는 전압의 전위차에 의해, 상기 제1과 제2 출력 단자에 나타나는 신호의 위상이 반전되고,
    상기 제1과 제2 제어 단자에 인가되는 전압을 동일하게 하고, 상기 제3 제어 단자에 인가되는 직류 전압과 상기 제2 정전압 단자의 전압의 전위차가 상기 제2 pMOS 트랜지스터의 임계값 전압을 초과하도록 설정한 경우에, 상기 제1과 제2 출력 단자에 나타나는 신호는 값이 서로 다른 직류 전압으로 되는 것을 특징으로 하는 주파수 신시사이저.
  14. 서로 주파수가 다른 복수의 주파수 밴드의 신호가 입력되고, 제어 신호에 의해 선택된 주파수 밴드의 신호를 출력하는 주파수 셀렉터를 포함하고,
    상기 복수의 주파수 밴드는, 소정수의 주파수 밴드마다 복수의 밴드 그룹으로 나누어지고,
    상기 주파수 셀렉터의 전단에서는, 상기 복수의 밴드 그룹으로부터 1개의 밴드 그룹이 선택되고,
    상기 주파수 셀렉터의 후단에서는, 상기 선택된 1개의 밴드 그룹으로부터 1개의 주파수 밴드가 선택되는 것을 특징으로 하는 주파수 신시사이저.
  15. 제14항에 있어서,
    상기 밴드 그룹은, 중심의 주파수 밴드와 그 상하의 주파수 밴드를 포함하고,
    상기 주파수 셀렉터의 후단에서는, 상기 중심의 주파수 밴드로부터 상기 상하의 주파수 밴드가 분류되는 것을 특징으로 하는 주파수 신시사이저.
  16. 제15항에 있어서,
    MB-OFDM 방식을 이용한 UWB 무선 통신에 이용되고,
    상기 복수의 주파수 밴드는, 제1 주파수 밴드부터 제14 주파수 밴드까지 나누어지고, 이들 주파수 밴드는 3개의 주파수 밴드마다 밴드 그룹화되어, 제1부터 제3, 제4부터 제6, 제7부터 제9, 제10부터 제12, 제13과 제14로 형성되는 5개의 밴드 그룹으로 구성되는 것을 특징으로 하는 주파수 신시사이저.
  17. 제16항에 있어서,
    상기 주파수 밴드의 각각의 중심 주파수는, 낮은 주파수부터 순서대로，3432, 3960, 4488, 5016, 5544, 6072, 6600, 7128, 7656, 8184, 8712, 9240, 9768, 10296(단위:㎒)인 것을 특징으로 하는 주파수 신시사이저.
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