KR100886645B1 - 클럭 버퍼 회로 및 그를 포함하는 반도체 메모리 장치 - Google Patents

클럭 버퍼 회로 및 그를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 외부 클럭을 버퍼링하여 내부 클럭을 생성하는 클럭 버퍼 회로를 포함하는 반도체 메모리 장치에 관한 것으로서, 외부 클럭을 버퍼링하여 상기 외부 클럭의 라이징에 대응되는 라이징 내부 클럭을 생성하는 라이징 클럭 버퍼; 및 상기 외부 클럭을 버퍼링하여 상기 외부 클럭의 폴링에 대응되는 폴링 내부 클럭을 생성하는 폴링 클럭 버퍼;를 포함하며, 상기 외부 신호가 상기 라이징 내부 클럭과 상기 폴링 내부 클럭에 동기되어 내부 회로로 입력됨을 특징으로 한다.

Description

클럭 버퍼 회로 및 그를 포함하는 반도체 메모리 장치{CLOCK BUFFER CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}
도 1은 종래의 클럭 버퍼 회로를 나타내는 블럭도.
도 2는 리드 동작시 어드레스 래치 동작에서 외부 환경에 의해 클럭의 듀티가 틀어질 때 종래의 클럭 버퍼 회로에 의한 셋업 및 홀드 타임 마진을 설명하기 위한 파형도.
도 3은 본 발명의 클럭 버퍼 회로를 포함하는 반도체 메모리 장치를 나타내는 블럭도.
도 4는 도 3의 래치 회로(240)가 어드레스 래치 회로(240)일 경우 래치 회로(240)의 상세 구성을 나타내는 블럭도.
도 5는 본 발명의 반도체 메모리 장치의 리드 동작시 어드레스 래치 동작을 설명하기 위한 파형도.
도 6은 리드 동작시 어드레스 래치 동작에서 외부 환경에 의해 클럭의 듀티가 틀어질 때 본 발명의 클럭 버퍼 회로에 의한 셋업 및 홀드 타임 마진을 설명하기 위한 파형도.
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하기는, 외부 클럭을 버퍼링하여 내부 클럭을 생성하는 클럭 버퍼 회로를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 클럭 버퍼 회로는 외부 클럭을 버퍼링하여 내부 클럭을 생성하는 회로이다. 기존에는 모든 외부 신호가 내부 클럭의 라이징에 동기되어 반도체 메모리 장치의 내부로 입력되는 구조이므로, 내부 클럭의 라이징 에지만이 셋업 및 홀드 타임의 중요한 요소였다. 그런데, 고속 동작이 필요하면서 클럭의 한 주기 내에 많은 동작을 구현하기 위해 외부 신호가 내부 클럭의 라이징 및 폴링 에지에 동기되어 입력되는 듀얼 데이터 레이트(Double Data Rate:DDR) 방식이 요구된다.
DDR 방식의 반도체 메모리 장치에서 종래의 클럭 버퍼 회로는 도 1과 같이 구성될 수 있다.
도 1을 참조하면, 차동 증폭부(100)는 외부 클럭 CLK과 반전 외부 클럭 CLKB을 차동 증폭하여 외부 클럭 CLK과 동위상의 클럭 CLK_AMP으로 출력한다. 차동 증폭부(100)에서 출력된 클럭 CLK_AMP은 지연 반전부(120)를 통해 지연 및 반전되어 내부 클럭 ICLK과 반전 내부 클럭 ICLKB으로 출력된다. 여기서, 반전 외부 클럭 CLKB 및 반전 내부 클럭 ICLKB은 각각 외부 클럭 CLK 및 내부 클럭 ICLK과 위상이 반대인 신호이다.
그리고, 어드레스, 커맨드, 및 데이터 등 중 어느 하나는 이와 같이 지연 반전부(120)에서 생성된 내부 클럭 ICLK과 반전 내부 클럭 ICLKB의 라이징 에지에 동기되어 래치된다. 이때, 외부 신호가 내부 클럭의 라이징 및 폴링 에지에 동기되어 입력되는 방식에서는 내부 클럭 ICLK의 폴링 에지도 래치를 위한 셋업 및 홀드 타임에 관여하게 되므로, 래치에 대한 셋업 및 홀드 타임의 마진이 줄어들 수밖에 없다.
한편, 내부 클럭 ICLK과 반전 내부 클럭 ICLKB의 펄스 폭은 외부 환경 요소, 즉, PVT(Process, Voltage, Temperature)에 따라 변하게 되므로, 폴링 에지에서의 입력 신호 래치에 영향을 주는 요소가 된다.
리드 동작을 위한 어드레스 래치를 예를 들면, 도 2에 도시된 바와 같이, 외부 클럭 CLK의 소정 라이징 에지(T1)에서 액티브 명령 ACT이 입력되고 다음 라이징 에지(T2)에서 리드 명령(RD)이 입력되면, 라이징 에지(T1)에서부터 어드레스 ADDR가 순차적으로 Ar1, Af1, Ar2, Af2로 입력된다.
외부 클럭 CLK에 동기되어 입력된 어드레스 ADDR는 버퍼링되어 내부 어드레스 IADDR로 제공되고, 내부 어드레스 IADDR의 Ar1, Ar2는 지연 반전부(120)에서 출력된 어드레스용 내부 클럭 ICLK의 라이징 에지에서 각각 래치되어 내부 어드레스 IADDR_LAT로 제공된다.
그리고, 1/2 tCK 이후 내부 어드레스 IADDR_LAT의 Ar1, Ar2와 내부 어드레스 IADDR의 Af1, Af2는 반전 내부 클럭 ICLKB의 라이징 에지에서 각각 래치되어 반전 내부 클럭 ICLKB의 라이징 에지에 정렬된 RIADDR, FIADDR로 제공된다.
이때, 도 2와 같이 외부 환경에 의해 내부 클럭 ICLK의 펄스 폭이 줄어들면, 내부 클럭 ICLK을 반전한 반전 내부 클럭 ICLKB의 라이징 에지에서 내부 어드레스 IADDR의 Af1, Af2 래치에 대한 셋업 및 홀드 타임의 마진이 줄어든다.
즉, 종래의 입력 버퍼 회로는 차동 증폭부(100)에서 생성된 CLK_AMP을 지연 반전부(120)를 통하여 지연 및 반전하여 내부 클럭 ICLK과 반전 내부 클럭 ICLKB으로 출력한다. 따라서, 외부 환경에 의해 내부 클럭 ICLK의 펄스 폭이 줄어들면, 내부 클럭 ICLK을 반전한 반전 내부 클럭 ICLKB의 라이징 에지에서의 래치 동작에 대한 셋업 및 홀드 마진이 줄어들어 동작 신뢰성이 낮아질 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 외부 신호가 내부 클럭의 라이징 및 폴링 에지에 동기되어 입력되는 반도체 메모리 장치에서 상기 내부 클럭 펄스에 의한 변수를 줄임으로써 입력 신호의 래치 마진을 확보하고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 클럭 버퍼 회로는, 외부 신호 동기를 위한 내부 클럭을 생성하는 회로로서, 외부 클럭과 반전 외부 클럭을 버퍼링하여 상기 외부 클럭의 라이징에 대응되는 라이징 내부 클럭을 생성하는 라이징 클럭 버퍼; 및 상기 외부 클럭과 상기 반전 외부 클럭을 버퍼링하여 상기 반전 외부 클럭의 라이징에 대응되는 폴링 내부 클럭을 생성하는 폴링 클럭 버퍼;를 포함함을 특징으로 한다.
여기서, 상기 외부 신호는 어드레스, 커맨드, 및 데이터 중 어느 하나임이 바람직하다.
상기 구성에서, 상기 라이징 클럭 버퍼는, 상기 외부 클럭과 상기 반전 외부 클럭을 차동 증폭하여 상기 외부 클럭과 동위상의 클럭을 출력하는 비반전 차동 증폭부; 및 상기 비반전 차동 증폭부의 출력 클럭을 지연시켜 외부 신호의 내부 동기에 이용되는 라이징 내부 클럭으로 출력하는 제 1 지연부;를 포함함이 바람직하다.
또한, 상기 폴링 클럭 버퍼는, 상기 외부 클럭과 상기 반전 외부 클럭을 차동 증폭하여 상기 반전 외부 클럭과 동위상의 클럭을 출력하는 반전 차동 증폭부; 및 상기 반전 차동 증폭부의 출력 클럭을 지연시켜 상기 외부 신호의 내부 동기에 이용되는 폴링 내부 클럭으로 출력하는 제 2 지연부;를 포함함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는, 외부 신호가 외부 클럭의 라이징 및 폴링 에지에 동기되어 입력되는 장치로서, 외부 클럭을 버퍼링하여 상기 외부 클럭의 라이징에 대응되는 라이징 내부 클럭을 생성하는 라이징 클럭 버퍼; 상기 외부 클럭을 버퍼링하여 상기 외부 클럭의 폴링에 대응되는 폴링 내부 클럭을 생성하는 폴링 클럭 버퍼; 및 상기 외부 신호를 상기 라이징 및 폴링 내부 클럭의 라이징 에지에 동기되게 래치하여 정렬하는 래치 회로;를 포함함을 특징으로 한다.
상기 구성에서, 상기 라이징 클럭 버퍼는, 상기 외부 클럭과 상기 외부 클럭을 반전한 반전 외부 클럭을 차동 증폭하여 상기 외부 클럭과 동위상의 클럭을 출력하는 비반전 차동 증폭부; 및 상기 비반전 차동 증폭부의 출력 클럭을 지연시켜 상기 라이징 내부 클럭으로 출력하는 제 1 지연부;를 포함함이 바람직하다.
또한, 상기 폴링 클럭 버퍼는, 상기 외부 클럭과 상기 외부 클럭을 반전한 반전 외부 클럭을 차동 증폭하여 상기 반전 외부 클럭과 동위상의 클럭을 출력하는 반전 차동 증폭부; 및 상기 반전 차동 증폭부의 출력 클럭을 지연시켜 상기 폴링 내부 클럭으로 출력하는 제 2 지연부;를 포함함이 바람직하다.
여기서, 상기 외부 신호가 외부에서 입력되는 어드레스이면, 상기 래치 회로는, 상기 외부 신호를 버퍼링하여 내부 신호를 생성하는 어드레스 버퍼; 상기 라이징 내부 클럭으로써 상기 내부 신호를 래치하는 제 1 래치부; 및 상기 폴링 내부 클럭으로써 상기 제 1 래치부의 출력 신호와 상기 내부 신호를 래치하여 상기 내부 신호를 상기 폴링 내부 클럭의 라이징 에지에 정렬시키는 제 2 래치부;를 포함이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명의 반도체 메모리 장치는 외부 클럭의 라이징에 대응되는 라이징 내부 클럭과 외부 클럭의 폴링에 대응되는 폴링 내부 클럭을 따로 생성하고, 상기 라이징 내부 클럭의 라이징 에지와 상기 폴링 내부 클럭의 라이징 에지에 동기되어 어드레스, 커맨드, 데이터 등의 래치를 수행한다.
구체적으로, 본 발명의 반도체 메모리 장치는 도 3에 도시된 바와 같이, 외부 클럭 CLK와 반전 외부 클럭 CLKB를 버퍼링하여 외부 클럭 CLK의 라이징(또는 반전 외부 클럭 CLKB의 폴링)에 대응되는 라이징 내부 클럭 RICLK을 생성하는 라이징 클럭 버퍼(200), 외부 클럭 CLK와 반전 외부 클럭 CLKB를 버퍼링하여 반전 외부 클럭 CLKB의 라이징(또는 외부 클럭 CLK의 폴링)에 대응되는 폴링 내부 클럭 FICLK을 생성하는 폴링 클럭 버퍼(220), 및 외부 신호 IN를 라이징 내부 클럭 RICLK과 폴링 내부 클럭 FICLK의 라이징 에지에서 래치하여 내부 라이징 신호 RINN와 내부 폴링 신호 FINN로 출력하는 래치 회로(240)를 포함한다.
여기서, 라이징 클럭 버퍼(200)는 비반전 차동 증폭부(200)와 지연부(202)를 포함하며, 폴링 클럭 버퍼(220)는 반전 차동 증폭부(222)와 지연부(224)를 포함한다.
비반전 차동 증폭부(202)는 외부 클럭 CLK과 반전 외부 클럭 CLKB을 차동 증폭하여 외부 클럭 CLK과 동위상의 클럭 CLK_AMP을 출력한다. 여기서, 비반전 차동 증폭부(200)는 외부 클럭 CLK을 비반전 입력 단자로 입력받고 반전 외부 클럭 CLKB을 반전 입력 단자로 입력받아서, 외부 클럭 CLK과 반전 외부 클럭 CLKB의 차에 이득을 곱한 클럭 CLK_AMP을 출력하는 연산 증폭기로 구성될 수 있다.
그리고, 지연부(204)는 비반전 차동 증폭부(202)에서 출력된 클럭 CLK_AMP을 지연시켜 라이징 내부 클럭 RICLK으로 출력한다. 상기 지연부(204)는 클럭 CLK_AMP을 공통으로 입력받는 다수의 인버터 체인으로 구성될 수 있으며, 상기 인버터 체인에서 어드레스, 커맨드, 및 데이터 등의 동기를 위한 클럭들을 생성한다. 도 3의 라이징 내부 클럭 RICLK은 상기 인버터 체인에서 출력되는 클럭들 중 어느 하나를 의미한다.
반전 차동 증폭부(222)는 외부 클럭 CLK과 반전 외부 클럭 CLKB을 차동 증폭하여 반전 외부 클럭 CLKB과 동위상의 클럭 CLKB_AMP을 출력한다. 여기서, 반전 차동 증폭부(222)는 반전 외부 클럭 CLKB을 비반전 입력 단자로 입력받고 반전 외부 클럭 CLK을 반전 입력 단자로 입력받아서, 반전 외부 클럭 CLKB과 외부 클럭 CLK의 차에 이득을 곱한 클럭 CLKB_AMP을 출력하는 연산 증폭기로 구성될 수 있다.
그리고, 지연부(224)는 반전 차동 증폭부(224)에서 출력된 클럭 CLKB_AMP을 지연시켜 폴링 내부 클럭 FICLK으로 출력한다. 상기 지연부(224)는 클럭 CLKB_AMP을 공통으로 입력받는 다수의 인버터 체인으로 구성될 수 있으며, 상기 인버터 체인에서 어드레스, 커맨드, 및 데이터 등의 동기를 위한 클럭들을 생성한다. 도 3의 폴링 내부 클럭 FICLK은 상기 인버터 체인에서 출력되는 클럭들 중 어느 하나를 의미한다.
이와 같이 라이징 클럭 버퍼(200)에서 출력된 라이징 내부 클럭 RICLK과 폴링 클럭 버퍼(220)에서 출력된 폴링 내부 클럭 FICLK은 래치 회로(240)로 입력되어 외부 신호 IN를 래치하는데 이용된다.
라이징 내부 클럭 RICLK과 폴링 내부 클럭 FICLK이 어드레스 래치에 이용되는 경우, 어드레스 경로에 위치하는 래치 회로(240)는 도 4와 같이 어드레스 버퍼(242)와 세 개의 래치부(244,246,248)로 구성될 수 있다.
구체적으로, 도 4를 참조하면, 어드레스 버퍼(242)는 외부에서 입력되는 신호 INN, 즉, 외부 어드레스를 버퍼링하여 내부 어드레스 INN로 출력한다.
래치부(244)는 내부 어드레스 INN를 라이징 내부 클럭 RICLK의 라이징 에지에 동기시켜 래치하여서 내부 어드레스 INN_LAT로 출력한다.
래치부(246)는 래치부(244)에서 출력된 내부 어드레스 INN_LAT를 폴링 내부 클럭 FICLK의 라이징 에지에 동기시켜 래치하여서 라이징 내부 어드레스 RINN로 출력한다.
래치부(248)는 내부 어드레스 INN를 폴링 내부 클럭 FICLK의 라이징 에지에 동기시켜 래치하여서 폴링 내부 어드레스 FINN로 출력한다.
이하, 본 발명의 반도체 메모리 장치에서 출력된 라이징 내부 클럭 RICLK과 폴링 내부 클럭 FICLK으로써 리드 동작을 위한 어드레스 래치를 수행할 때, 도 5를 참조하여 어드레스 래치 동작을 상세히 살펴보기로 한다.
우선, 외부 클럭 CLK의 소정 라이징 에지(T1)에서 액티브 명령 ACT이 입력되고 다음 라이징 에지(T2)에서 리드 명령(RD)이 입력되면, 라이징 에지(T1)에서부터 어드레스 IN가 순차적으로 Ar1, Af1, Ar2, Af2로 입력된다.
입력된 어드레스 IN는 어드레스 버퍼(242)를 통해 버퍼링되어 외부 클럭 CLK의 라이징 에지에 동기되는 내부 어드레스 INN로 제공되고, 내부 어드레스 INN의 Ar1, Ar2는 래치부(244)를 통해 라이징 내부 클럭 RICLK의 라이징 에지에서 각각 래치되어 내부 어드레스 INN_LAT로 제공된다.
그리고, 라이징 내부 클럭 RICLK을 기준으로 1/2 tCK 이후 내부 어드레스 INN_LAT의 Ar1, Ar2는 래치부(246)를 통해 폴링 내부 클럭 FICLK의 라이징 에지에서 래치되어 라이징 내부 어드레스 RINN로 출력된다.
이와 동시에, 내부 어드레스 INN의 Af1, Af2는 래치부(248)를 통해 폴링 내부 클럭 FICLK의 라이징 에지에서 래치되어 폴링 내부 어드레스 FINN로 출력된다.
즉, 라이징 내부 어드레스 RINN의 Ar1, Ar2와 폴링 내부 어드레스 FINN의 Af1, Af2는 폴링 내부 클럭 FICLK의 라이징 에지에 각각 정렬된다.
이와 같이, 본 발명의 반도체 메모리 장치는 외부 클럭 CLK의 라이징에 대응되는 라이징 내부 클럭 RICLK과 외부 클럭 CLK의 폴링에 대응되는 폴링 내부 클럭 FICLK을 따로 생성하여 어드레스, 커맨드, 및 데이터 등의 래치에 이용한다.
따라서, 도 6에 도시된 바와 같이, 외부 환경에 의해 클럭의 듀티가 틀어지더라도 외부 신호를 래치하는데 이용되는 라이징 내부 클럭 RICLK의 라이징 에지와 폴링 내부 클럭 FICLK의 라이징 에지의 간격은 항상 외부 클럭의 펄스 폭과 동일하게 유지될 수 있다.
그리고, 라이징 내부 클럭 RICLK의 라이징 에지와 폴링 내부 클럭 FICLK의 라이징 에지의 간격이 항상 외부 클럭의 펄스 폭과 동일하게 유지됨에 따라, 고속으로 동작하는 DDR 방식의 반도체 메모리 장치에서 외부 입력 신호의 래치 마진이 충분히 확보될 수 있는 효과가 있다.
이와 같이, 본 발명은 DDR 방식의 반도체 메모리 장치에 적용되어 외부 클럭의 라이징 및 폴링에 대응되는 내부 클럭들을 따로 생성하여 래치 동작에 이용함으로써, 래치 동작에 대한 셋업 및 홀드 마진을 충분히 확보하여 동작 신뢰성을 개선할 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (9)

  1. 외부 신호 동기를 위한 내부 클럭을 생성하는 반도체 메모리 장치의 클럭 버퍼 회로에 있어서,
    외부 클럭과 반전 외부 클럭을 버퍼링하여 상기 외부 클럭의 라이징에 대응되는 라이징 내부 클럭을 생성하는 라이징 클럭 버퍼; 및
    상기 외부 클럭과 상기 반전 외부 클럭을 버퍼링하여 상기 반전 외부 클럭의 라이징에 대응되는 폴링 내부 클럭을 생성하는 폴링 클럭 버퍼;를 포함함을 특징으로 하는 클럭 버퍼 회로.
  2. 제 1 항에 있어서,
    상기 외부 신호는 어드레스, 커맨드, 및 데이터 중 어느 하나임을 특징으로 하는 클럭 버퍼 회로.
  3. 제 1 항에 있어서,
    상기 라이징 클럭 버퍼는,
    상기 외부 클럭과 상기 반전 외부 클럭을 차동 증폭하여 상기 외부 클럭과 동위상의 클럭을 출력하는 비반전 차동 증폭부; 및
    상기 비반전 차동 증폭부의 출력 클럭을 지연시켜 외부 신호의 내부 동기에 이용되는 라이징 내부 클럭으로 출력하는 제 1 지연부;를 포함함을 특징으로 하는 클럭 버퍼 회로.
  4. 제 1 항에 있어서,
    상기 폴링 클럭 버퍼는,
    상기 외부 클럭과 상기 반전 외부 클럭을 차동 증폭하여 상기 반전 외부 클럭과 동위상의 클럭을 출력하는 반전 차동 증폭부; 및
    상기 반전 차동 증폭부의 출력 클럭을 지연시켜 상기 외부 신호의 내부 동기에 이용되는 폴링 내부 클럭으로 출력하는 제 2 지연부;를 포함함을 특징으로 하는 클럭 버퍼 회로.
  5. 외부 신호가 외부 클럭의 라이징 및 폴링 에지에 동기되어 입력되는 반도체 메모리 장치에 있어서,
    외부 클럭을 버퍼링하여 상기 외부 클럭의 라이징에 대응되는 라이징 내부 클럭을 생성하는 라이징 클럭 버퍼;
    상기 외부 클럭을 버퍼링하여 상기 외부 클럭의 폴링에 대응되는 폴링 내부 클럭을 생성하는 폴링 클럭 버퍼; 및
    상기 외부 신호를 상기 라이징 및 폴링 내부 클럭의 라이징 에지에 동기되게 래치하여 정렬하는 래치 회로;를 포함함을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 라이징 클럭 버퍼는,
    상기 외부 클럭과 상기 외부 클럭을 반전한 반전 외부 클럭을 차동 증폭하여 상기 외부 클럭과 동위상의 클럭을 출력하는 비반전 차동 증폭부; 및
    상기 비반전 차동 증폭부의 출력 클럭을 지연시켜 상기 라이징 내부 클럭으로 출력하는 제 1 지연부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 폴링 클럭 버퍼는,
    상기 외부 클럭과 상기 외부 클럭을 반전한 반전 외부 클럭을 차동 증폭하여 상기 반전 외부 클럭과 동위상의 클럭을 출력하는 반전 차동 증폭부; 및
    상기 반전 차동 증폭부의 출력 클럭을 지연시켜 상기 폴링 내부 클럭으로 출력하는 제 2 지연부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 외부 신호는 외부에서 입력되는 어드레스임을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 래치 회로는,
    상기 외부 신호를 버퍼링하여 내부 신호를 생성하는 어드레스 버퍼;
    상기 라이징 내부 클럭으로써 상기 내부 신호를 래치하는 제 1 래치부; 및
    상기 폴링 내부 클럭으로써 상기 제 1 래치부의 출력 신호와 상기 내부 신호를 래치하여 상기 내부 신호를 상기 폴링 내부 클럭의 라이징 에지에 정렬시키는 제 2 래치부;를 포함함을 특징으로 하는 반도체 메모리 장치.
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