KR20070104384A - 반도체 발광 소자 및 그 제법 - Google Patents
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Abstract
반도체 적층부와 기판내에서 전반사를 반복하여 감쇠하는 광을 유효하게 취출하고, 외부 양자 효율을 향상시킨 구조의 질화물 반도체 발광 소자 및 그 제법을 제공한다. 예를 들어 사파이어 등으로 이루어지는 기판(1)의 표면에 질화물 반도체로 이루어지는 제1 도전형층 및 제2 도전형층을 포함하는 반도체 적층부(6)가 설치되고, 그 반도체 적층부(6)의 표면측의 제1 도전형층(예를 들어 p형층(5))에 전기적으로 접속하여 제1 전극(예를 들어 p측 전극(8))이 설치되고, 제2 도전형층(예를 들어 n형층(3))에 전기적으로 접속하여 제2 전극(예를 들어 n측 전극(9))이 형성되어 있다. 그리고, 반도체 적층부(6)의 적어도 칩 주위에 있어서, 반도체 적층부가 기둥 형상으로 빼곡히 늘어선 기둥 형상부(6a)가 잔존하고, 기둥 형상부(6a)의 주위는 n형층(3)이 노출하도록, 반도체 적층부(6)의 일부가 에칭에 의해 제거되어 있다.
Description
본 발명은 기판상에, 질화물 반도체가 적층되는 청색계(자외선에서 황색)의 광을 발생하는 반도체 발광 소자 및 그 제법에 관한 것이다. 보다 상세하게, 적어도 칩의 주위에서 적층되는 반도체 적층부의 하층의 도전형층을 노출시키는 영역에, 적층되는 반도체 적층부를 빼곡히 늘어선 형상으로 잔존시키는 것에 의해, 노출하는 하층 반도체층에 요철(凹凸)을 형성하고, 기판측으로부터 반사하여 온 광을 외부로 취출하기 쉽게 한 구조의 질화물 반도체를 이용한 반도체 발광 소자 및 그 제법에 관한 것이다.
종래, 청색계의 광을 발광하는 반도체 발광 소자는, 예를 들어 도 7에 나타낸 바와 같이, 사파이어(sapphire) 기판(31)상에, GaN 등으로 이루어지는 저온 버퍼층(32), GaN 등으로 이루어지는 n형층(33)과, 밴드갭 에너지가 n형층(33)의 것보다 작게 발광 파장을 정하는 재료, 예를 들어 InGaN계(In과 Ga의 비율이 여러 가지 변할 수 있음을 의미함, 이하 동일) 화합물 반도체로 이루어지는 활성층(발광층)(34)과, GaN 등으로 이루어지는 p형층(35)이 적층되어 반도체 적층부(36)가 형성되고, 그 표면에 투광성 도전층(37)을 개재하고, p측(상부) 전극(38)이 설치되 고, 적층된 반도체 적층부(36)의 일부가 에칭되어 노출한 n형층(33)의 표면에 n측(하부) 전극(39)이 설치되는 것으로 형성되어 있다. 또한, n형층(33) 및 p형층(35)은 캐리어의 가둠 효과를 향상시키기 위해, 활성층측에 AlGaN계(Al과 Ga의 비율이 여러 가지 바뀔 수 있음을 의미함, 이하 동일) 화합물 등 밴드갭 에너지가 더욱 큰 반도체층이 이용되는 일이 있다.
이 n측 전극(39)을 형성하기 위해, 반도체 적층부(36)의 일부가 에칭되고, 하층 반도체층인 n형층(33)을 노출시키지만, 이 때에 도 7에 나타낸 바와 같이, 칩 주위도 폭 A가 동시에 에칭된다. 이 칩 주위를 에칭하는 것은 질화물 반도체가 딱딱하여 다이싱(dicing) 또는 스크라이브(scribe)를 하기 어렵기 때문에, 발광층 형성부에 크랙(crack) 등을 일으키지 않도록 드라이 에칭에 의해 발광층 형성부를 분리하기 위함이다. 그 때문에, 기판을 다이싱할 때의 위치 편차 등의 허용 오차를 고려하면, 칩 주위의 폭 A는 칩의 크기 B가 400㎛ 각 정도에 대해서, 25 ~ 40㎛ 정도로 된다.
한편, 질화물 반도체도 다른 화합물 반도체 등과 동양(同樣)으로, 굴절율은 2.5 정도로 공기의 굴절율 1보다 훨씬 크다. 그 때문에, 질화물 반도체층의 발광층에서 발광한 광이, 반도체 적층에서부터 공기중으로 출사할 때에 전(全)반사를 일으키기 쉽고, 반도체 적층부에서부터 밖으로 취출하지 않으므로, 반도체 적층부내에서의 반사를 반복하여 감쇠하는 광이 많아서, 광의 취출 효율이 10%의 단위로 되어 현저하게 낮다. 이와 같은 문제를 해결하기 위해, GaP계나 AlGaInP계, AlGaAs계 등의 화합물 반도체에서는, 예를 들어 도 8에 나타낸 바와 같이, 칩의 주위에 요철 을 형성하고, 반도체 적층부에서부터 외부로 광이 나오기 쉽게 하는 연구가 이루어지고 있다(예를 들어 특허 문헌 1 참조). 즉, 도 8에 있어서, n형 GaP 기판(41)상에, n형 GaP층(42)과 p형 GaP층(43)이 에피택셜 성장되어 반도체 적층부(44)가 형성되고, 그 표면에 예를 들어 3층 구조로 이루어지는 p측 전극(46), GaP 기판(41)의 이면에 n측 전극(47)이 형성되고, 다이싱하여 칩화된 후에, 예를 들어 염산에 의한 에칭에 의해 LED 칩의 표면에 요철(44a)을 형성하는 조면화(粗面化) 처리가 행해지고 있다.
특허 문헌 1 : 일본 특개 2000-299494호 공보
상술한 바와 같이, 발광층을 형성하도록 반도체층을 적층한 반도체 적층부에서 발광한 광은 반도체 적층부에서부터 밖으로 방사되는 것에 의해 이용할 수 있는 것이지만, 반도체의 굴절율은 공기의 굴절율보다 상당히 크기 때문에, 전반사하는 확률이 높고, 외부로 취출하기 어려워서, 외부 양자 효율을 높일 수 없다. 한편, LED 칩의 외주면에 요철을 형성함으로써, 표면의 요철에 의해 전반사하지 않으므로 외부로 취출하기 쉽게 되지만, 질화물 반도체는 화학적으로 매우 안정한 재료로, 웨트(wet) 에칭에 의해 표면을 조면화할 수 없다. 또한, 질화물 반도체 발광 소자는 질화물 반도체층, 특히 p형 질화물 반도체층의 캐리어 농도를 올리기 어렵기 때문에, 상술한 도 7에 나타낸 바와 같이, 반도체 적층부(36)의 표면에 투광성 도전층(37)이 설치되고, 상기 투광성 도전층(37)은 얇은 Au나 Au-Ni 합금 등으로 형성되어 있기 때문에 웨트 에칭은 가능하지만, 상기 투광성 도전층(37)은 원래 전류를 확산시키기 위해서 설치되어 있으므로, 에칭을 하면 전류를 확산시키는 기능이 떨 어지고, 에칭을 고려하여 두껍게 형성하면 광을 투과시키기 어려워져서, 결국 외부 양자 효율이 저하된다고 하는 문제가 있다.
본 발명은 이와 같은 문제를 해결하여, 반도체 적층부와 기판내에서 전반사를 반복하여 감쇠시키는 일 없이, 광을 유효하게 취출하고, 외부 양자 효율을 향상시킬 수 있는 구조의 질화물 반도체 발광 소자 및 그 제법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 칩 중심부의 반도체 적층부(메사 구조부)로부터 출사 되는 측면 방향의 광을 감쇠, 흡수시키는 일 없이, 광을 유효하게 취출하고, 외부 양자 효율을 더욱 향상시킬 수 있는 구조의 질화물 반도체 발광 소자 및 그 제법을 제공하는 것이다.
본 발명에 의한 반도체 발광 소자는 기판과; 질화물 반도체로 이루어지고 제1 도전형층 및 제2 도전형층을 포함하고, 상기 기판상에 설치되는 반도체 적층부와; 상기 반도체 적층부의 표면측의 상기 제1 도전형층에 전기적으로 접속하여 설치되는 제1 전극과; 상기 제2 도전형층에 전기적으로 접속하여 설치되는 제2 전극을 가지는 반도체 발광 소자로서, 적어도 칩 주위에 있어서 상기 제2 도전형층이 노출하도록 상기 반도체 적층부의 일부가 에칭되는 것에 의해, 상기 반도체 적층부의 메사 구조부가 형성되는 동시에, 상기 메사 구조부의 주위에 상기 반도체 적층부가 기둥 형상으로 빼곡히 늘어서 잔존하는 기둥 형상부가 형성되어 있다. 이 기둥 형상부는 0.5 ~ 5㎛의 높이로 형성되는 것이 바람직하고, 또 인접하는 열에서 반(半)칩 어긋나서 배치된 구조 등으로 형성할 수 있다.
여기에 질화물 반도체란, III족 원소인 Ga와 V족 원소인 N의 화합물 또는 III족 원소인 Ga의 일부 또는 전부가 Al, In 등의 다른 III족 원소와 치환한 것 및/또는 V족 원소인 N의 일부가 P, As 등의 다른 V족 원소와 치환한 화합물(질화물)로 이루어지는 반도체를 말한다.
상기 메사 구조부의 측벽과 상기 기둥 형상부의 간격이 적어도 0.5㎛ 이상 설정되는 것에 의해, 메사 구조로 발광한 광의 방사를 차단하기 어려워지기 때문에 바람직하다. 또, 상기 반도체 적층부가 상기 제1 도전형층과 제2 도전형층의 사이에 활성층을 가지고, 상기 기둥 형상부의 높이가 상기 활성층의 위치보다 낮아지도록 꼭대기부가 에칭되어 있는 것에 의해, 메사 구조의 활성층에서 발광한 광의 방사를 더욱 차단하기 어려워지기 때문에 바람직하다.
상기 기판이 절연성 기판으로 이루어지고, 상기 반도체 적층부의 일부가 에칭에 의해 제거되어 상기 제2 도전형층을 노출시키고, 상기 노출한 제2 도전형층의 표면에 상기 제2 전극이 설치되고, 상기 제2 전극의 주위에도 상기 기둥 형상의 반도체 적층부가 빼곡히 늘어서도록 형성되어도 되고, 상기 기판이 반도체 기판인 경우에는 칩의 주위에만 기둥 형상의 반도체 적층부가 빼곡히 늘어서도록 잔존시키고, 상기 제2 전극이 상기 반도체 기판의 이면에 형성되어도 된다.
본 발명에 의한 반도체 발광 소자의 제법은 웨이퍼 형상 기판 표면에 발광층을 형성하도록 질화물 반도체층을 적층하여 반도체 적층부를 형성하고, 상기 반도체 적층부가 형성된 웨이퍼 형상 기판을 분할하여 칩화함으로써 발광 소자 칩을 형성하는 반도체 발광 소자의 제법으로서, 상기 웨이퍼 형상 기판을 칩으로 분할하는 부분의 상기 반도체 적층부를, 기둥 형상의 반도체 적층부로 이루어지는 기둥 형상부가 빼곡히 늘어서 잔존하도록 마스크를 형성하고, 상기 기판측의 도전형의 반도체층이 노출할 때까지 에칭함으로써 반도체 적층부로 이루어지는 메사 구조부의 주위에 기둥 형상부를 형성하고, 그 후에 상기 기둥 형상부의 부분에서 상기 기판을 분할하는 것을 특징으로 한다.
상기 반도체 적층부를 n형층과 활성층과 p형층의 더블 헤테로(hetero) 구조로 형성하고, 상기 기둥 형상부의 높이가 상기 활성층의 위치보다 낮아지도록, 상기 기둥 형상부의 꼭대기부를 추가로 에칭하는 것이 보다 바람직하다.
질화물 반도체를 이용한 발광 소자에서, 질화물 반도체가 웨트 에칭에서는 대부분 에칭되지 않는 매우 딱딱한 재료이기 때문에, 변형 취함 에칭을 포함한 다이서에 의한 소자 분리를 할 수 없다. 그 때문에, 소자 분리를 하는 부분의 반도체 적층부에 드라이 에칭에 의해 분리 그루브(groove)를 형성하고, 기판을 다이싱 또는 스크라이브하여 칩화를 도모하고 있다. 본 발명에서는 분리 그루브 부분을 완전하게 그루브로서 형성하는 것이 아니라, 기둥 형상의 반도체 적층부를 빼곡히 늘어서 잔존하도록 에칭하고 있기 때문에, 기판측에서 반사한 광은 이 기둥 형상 부분에 들어가면 좁은 영역에서 입사각이 변하기 때문에 외부로 광이 나오기 쉬워져서, 이른바 광의 취출 효율을 향상시킬 수 있다. 즉, 기판이나 반도체 적층부의 사각 영역내에서 전반사를 반복하고 있으면, 입사각이 별로 변하지 않아서 전반사를 반복하기 쉽고, 또한 반도체층을 통과하는 거리도 길어지기 때문에 감쇠하기 쉽지만, 좁은 영역에서 반사를 반복하면 입사각도 변하기 쉽고, 감쇠하기 전에 외부로 나오기 쉽다. 그 결과, 외부 양자 효율이 큰 폭으로 향상한다.
또한, 상기 기둥 형상의 반도체 적층부(기둥 형상부)는 종래의 반도체 적층부의 칩 주위를 에칭하는 공정에서, 기둥 형상 부분을 에칭하지 않게 하는 마스크를 형성할 뿐, 완전히 동일한 프로세스로 형성할 수 있기 때문에, 공정 수 증가에도 연결되지 않고, 비용이 상승되는 일 없이 외부 양자 효율을 향상시킬 수 있다.
또, 칩 중심부의 반도체 적층부(메사 구조부)에서 발생한 광은 기판측이나 표면측뿐만 아니라 측면측에도 방출되게 되지만, 상술한 바와 같이 기둥 형상의 반도체 적층부를 에칭에 의해 형성한 경우, 기둥 형상의 반도체 적층부의 높이가 칩 중심부의 반도체 적층부의 높이와 동일하게 되기 때문에, 측면으로부터 나온 광은 기둥 형상의 반도체 적층부에 의해서 차단되고 감쇠되게 되거나, 기둥 형상의 반도체 적층부안에 측면광이 입사함으로써 광 흡수를 일으키게 된다. 그러나, 본 발명과 같이, 기둥 형상부의 설치 위치를 떼어 놓거나 기둥 형상부의 높이를, 메사 구조부의 활성층의 위치보다 낮아지도록 추가로 기둥 형상부의 꼭대기부를 에칭 제거함으로써, 메사 구조부에서부터 횡방향으로 나온 광이 기둥 형상의 반도체 적층부에 의해서 차단되거나, 또는 기둥 형상의 반도체 적층부에 흡수되는 일이 없어지기 때문에, 광의 취출 효율을 더욱 향상시킬 수 있다. 그 결과, 외부 양자 효율이 더욱 향상한다.
도 1은 본 발명에 의한 반도체 발광 소자의 일 실시 형태의 단면 및 평면의 설명도이다.
도 2는 도 1의 기둥 형상부의 높이를 바꾸었을 때 휘도의 변화를 나타내는 도면이다.
도 3은 본 발명에 의한 반도체 발광 소자의 기둥 형상부에 의해 광이 취출하기 쉽게 되는 것을 설명하는 도면이다.
도 4는 본 발명에 의한 반도체 발광 소자의 다른 실시 형태를 나타내는 단면 설명도이다.
도 5는 도 4에 나타나는 구조로 함으로써 광이 취출하기 쉽게 되는 것을 설명하는 도면이다.
도 6은 본 발명에 의한 반도체 발광 소자의 다른 실시 형태를 나타내는 단면 설명도이다.
도 7은 종래의 질화물 반도체를 이용한 LED의 사시 설명도이다.
도 8은 종래의 GaP를 이용한 LED로 표면에 요철을 설치한 예의 단면 설명도이다.
<부호의 설명>
1 기판
3 n형층
4 활성층
5 p형층
6 반도체 적층부
6a 기둥 형상 반도체 적층부(기둥 형상부)
7 투광성 도전층
8 p측 전극
9 n측 전극
10 메사 구조부
다음에, 도면을 참조하여 본 발명의 반도체 발광 소자 및 그 제법에 대해 설명을 한다. 도 1에는 청색계의 발광에 적합한 질화물 반도체층이 사파이어 기판상에 적층되는 본 발명에 의한 반도체 발광 소자의 일 실시 형태의 단면 및 평면의 설명도가 나타나 있다.
본 발명에 의한 반도체 발광 소자는 도 1에 나타낸 바와 같이, 예를 들어 사파이어(Al2O3 단결정) 등으로 이루어지는 기판(1)의 표면에 질화물 반도체로 이루어지는 제1 도전형층 및 제2 도전형층을 포함하는 반도체 적층부(6)가 설치되고, 그 반도체 적층부(6)의 표면측의 제1 도전형층(예를 들어 p형층(5))에 전기적으로 접속하여 제1 전극(예를 들어 p측 전극(8))이 설치되고, 제2 도전형층(예를 들어 n형층(3))에 전기적으로 접속하여 제2 전극(예를 들어 n측 전극(9))이 형성되어 있다. 그리고, 반도체 적층부(6)의 적어도 칩 주위에 있어서, n형층(3)이 노출하도록 반도체 적층부(6)의 일부가 에칭되는 것에 의해, 반도체 적층부(6)의 메사 구조부(10)가 형성되는 동시에, 메사 구조부(10)의 주위에 반도체 적층부가 기둥 형상 으로 빼곡히 늘어선 기둥 형상의 반도체 적층부(이하, 간단히 기둥 형상부라고 함)(6a)가 형성되고, 기둥 형상부(6a)의 주위는 n형층(3)이 노출하고 있다.
도 1에 나타나는 예에서는 기판(1)에 절연성 기판인 사파이어 기판이 이용되고 있다. 그 때문에, 반도체 적층부(6)의 일부가 에칭에 의해 제거되고, 하층의 도전형층인 n형층(3)을 노출시키고, 그 표면에 n측 전극(9)이 형성되어 있다. 그러나, 후술하는 도 4에 나타낸 바와 같이, 기판(1)으로서는 SiC와 같은 반도체 기판을 이용할 수도 있다. 이 경우에도, 웰에서부터 발광 소자 칩으로 분할하는 경우에, 미리 분할 부분을 드라이 에칭에 의해 분리해 두는 것이 발광층에 크랙 등의 문제를 일으키는 일 없이 내부 양자 효율이 뛰어난 발광 소자를 제조할 수 있어서 바람직하고, 이와 같은 에칭을 할 때에, 기둥 형상으로 빼곡히 늘어서 반도체 적층부(6)가 잔존하는 마스크를 형성해 두는 것만으로, 간단하게 기둥 형상부(6a)를 형성할 수 있다.
반도체 적층부(6)는 예를 들어 다음과 같은 구조로 형성된다. 예를 들어 GaN으로 이루어지는 저온 버퍼층(2)이 0.005 ~ 0.1㎛ 정도, Si를 도핑한 GaN 또는 AlGaN계 화합물로 이루어지는 n형층(3)이 1 ~ 10㎛ 정도, 예를 들어 1 ~ 3nm의 In0.13Ga0.87N 으로 이루어지는 웰층과 10 ~ 20nm의 GaN으로 이루어지는 배리어층이 3 ~ 8쌍 적층되는 다중 양자 우물(MQW) 구조의 활성층(4)이 0.05 ~ 0.3㎛ 정도, p형의 GaN 또는 AlGaN계 화합물 반도체로 이루어지는 p형층(5)이 0.2 ~ 1㎛ 정도, 각각 차례로 적층되는 것으로 구성되어 있다. 또한, 도 1에 나타나는 예에서는 n형 층(3) 및 p형층(5)을 모두 1층으로 구성하는 예로 나타내고 있으나, 예를 들어 활성층측에 AlGaN계 화합물로 이루어지는 캐리어를 가두기 쉬운 장벽층(밴드갭 에너지가 큰 층)과, 활성층(4)과 반대측에 캐리어 농도를 올리기 쉬운 GaN 컨택트층의 복층으로 할 수도 있고, 추가로 저온 버퍼층상에 언도핑 또는 n형 등의 고온 버퍼층이나, 각 층간의 변형을 완화하는 초격자층(超格子層) 등의 다른 층을 개재시킬 수 있다. 또 이것들을 다른 질화물 반도체층으로 형성할 수도 있다.
더욱, 상기 예에서는 n형층(3)과 p형층(5)에서 활성층(4)이 협지(挾持)된 더블 헤테로 접합 구조이지만, n형층과 p형층이 직접 접합하는 pn 접합 구조의 것이어도 된다. 또, 활성층(4)도 상술한 MQW 구조에 한정하지 않고, 단일 양자 우물 구조(SQW) 또는 벌크 구조로 할 수도 있다.
이 반도체 적층부(6)의 칩 중심부에 메사 구조부(10)가 형성되도록, 칩 주위 및 n측 전극의 형성 부분을 에칭하여, n형층(3)을 노출시킨다. 이 때, n측 전극(9)의 형성 장소는 그 면적만큼 완전하게 에칭하지만, 칩 주위 및 n측 전극(9)의 주위의 반도체 적층부(6)는 전면적으로 에칭하는 일은 없고, 도 1에 나타낸 바와 같이, 기둥 형상부(6a)가 빼곡히 늘어서 잔존하도록 에칭한다. 이 기둥 형상부(6a)는 굵기가 수 ㎛ 정도, 예를 들어 직경이 5㎛φ 이고, 그 간격이 수 ㎛ 정도, 예를 들어 2㎛(피치가 7㎛)의 크기로 형성된다. 또한, 도면에서는 칩 주위에 2열로 기둥 형상부(6a)가 형성된 도면으로 되어 있으나, 실제로는 기둥 형상부(6a)의 인접하는 열은 반칩 어긋나서 상술한 크기 및 피치로 형성되고, 칩 주위의 폭이 25 ~ 40㎛ 정도이기 때문에, 칩 주위에 4열 이상은 형성된다.
그러나, 기둥 형상부(6a)의 크기 및 그 간격, 배열 등은 이 예로 한정되는 것이 아니며, 자유롭게 패턴을 바꾸는 것이 가능하다. 이 경우, 기둥 형상부(6a)의 피치는 작고, 수를 많이 하는 것이 광을 취출하기 쉽다. 그러나, 발광하는 칩 중심부(메사 구조부)에 가장 가까운 기둥 형상부는 메사 구조부로부터 0.5㎛ 이하의 거리로 하면 거리가 너무 가깝기 때문에, 후술하는 바와 같이 메사 구조부에서 발광하여 횡방향으로 나오는 광을 차단하여 감쇠시키게 되기 때문에, 0.5㎛ 이상 이간하여 배치하는 것이 바람직하다.
이 기둥 형상부(6a)의 높이는 반도체 적층부(6)의 표면에서부터 n형층(3)이 노출할 때까지 행해지기 때문에, 0.1 ~ 10㎛ 정도, 바람직하게는 0.5 ~ 5㎛ 정도, 보다 바람직하게는 1 ~ 2.5㎛ 정도의 높이에 형성된다. 깊을수록 휘도의 향상에는 바람직하지만, 너무 깊게 해도 휘도의 향상에 그 만큼의 효과는 나타나지 않고, 또 에칭 레이트는 0.13㎛/분 정도로 너무 깊게 하면 에칭의 시간이 걸리기 때문에, 1 ~ 2.5㎛ 정도의 깊이로 하는 것이 가장 효과적이다.
즉, 본 발명자 등은 상술한 반도체 적층부(6)의 구조로 발광 소자를 형성하고, 상술한 패턴으로 기둥 형상부(6a)의 높이를 여러 가지 변화시켰을 때 휘도의 변화를 조사했다. 또한, 이 높이의 변화는 n형층(3)을 10㎛ 정도의 두께로 형성해 두고, 그 n형층(3)으로의 에칭 깊이를 바꾸는 것으로 변화시켰다. 이 기둥 형상부(6a)의 높이, 즉 에칭의 깊이를 1㎛ 내지 2.5㎛ 사이에서 변화시켰을(횡축) 때 각각의 출력을, 칩 주위를 완전하게 에칭하여 기둥 형상부(6a)를 형성하지 않고 n형층(3)을 주위의 전면에서 노출시켰을 때의 출력으로 나눈 값(종축)으로 도 2에 도시되어 있다. 도 2로부터 분명하게 알 수 있는 바와 같이, 기둥 형상부(6a)가 높을수록 휘도가 향상하는 경향이 있으나, 1 ~ 1.5㎛ 정도의 높이로 하면 급격하게 휘도가 향상하고, 기둥 형상부(6a)를 형성하지 않는 경우에 비해 1.2배 이상으로 향상하지만, 그 후의 휘도의 상승은 완만하게 된다. 한편, 상기 기둥 형상부의 높이를 너무 높게 하면, n형층(3)이 얇아져서, 직류 저항의 증대로 이어지고, p형층 등을 두껍게 하여 그 높이를 높게 하면, 에피택셜 성장 시간이 많아져서, 에칭 시간도 더욱 길어지기 때문에, 비용이 상승된다고 하는 문제가 있다. 그 때문에, 상술한 바와 같이, 1 ~ 2.5㎛ 정도의 높이로 하는 것이 가장 바람직하다.
또, 상기 기둥 형상부(6a)의 평면 형상은 도 1에 나타나는 원형이 아니어도, 삼각형이나 사각형 등의 다각 형상이어도 관계없다. 그러나, 원형이면 항상 입사각을 작게 하기 쉽기 때문에, 기둥 형상부(6a)로부터 광이 밖으로 나오기 쉬워서 바람직하다.
이와 같은 기둥 형상부(6a)를 형성하는데에는, 종래의 칩 주위 및 n측 전극(9)을 형성하기 위한 드라이 에칭과 동양으로 드라이 에칭으로 행할 수 있으나, 그 때의 SiO2 등의 절연막 또는 포토레지스트 등에 의해 형성하는 마스크에, 상술한 바와 같은 크기 및 피치의 기둥 형상부(6a)의 패턴을 형성해 두면, 드라이 에칭을 행함으로써, 원하는 패턴으로 기둥 형상부(6a)를 형성하는 것이 가능하다. 드라이 에칭은 예를 들어 염소와 사염화 규소의 가스를 에천트로 하여 플라즈마 에칭을 행하는 것으로 형성할 수 있다.
이 반도체 적층부(6)상에, 예를 들어 Ga를 도핑하여 비저항을 5×10-4Ω·cm정도로 한 Zn0로 이루어지는 투광성 도전층(7)이 0.1 ~ 10㎛ 정도, 예를 들어 0.5㎛ 정도 설정되어 있다. 그리고, 적층된 반도체 적층부(6)의 일부가 에칭에 의해 제거되어 노출하는 n형층(3)상에, 오믹 컨택트용의 n측 전극(9)이 0.01㎛ 정도 두께의 Ti막과 0.25㎛ 정도 두께의 Al막을 적층한 후 600℃ 정도로 신터링(sintering)함으로써 합금층으로서 형성되고, 투광성 도전층(7) 위의 일부에, 0.1㎛ 정도 두께의 Ti막과 0.3㎛ 정도 두께의 Au막의 적층 구조에 의해 p측 전극(8)이 형성되어 있다. 그리고, 표면에 p측 전극(8) 및 n측 전극(9)의 표면을 제외하고, 전면에 도시하지 않는 SiO2 등의 패시베이션막이 설치되어 있다. 투광성 도전층(7)은 ZnO에 한정되는 것이 아니고, ITO나 Ni와 Au의 2 ~ 100nm 정도의 얇은 합금층이어도 광을 투과시키면서, 전류를 칩 전체에 확산시킬 수 있다.
본 발명에 의하면, 도 3에 기둥 형상부(6a)의 일부의 확대도가 도시된 바와 같이, 활성층(4)에서 발광하여 기판측으로 진행된 광 또는 표면측으로 진행되어 표면에서 전반사한 광의 일부는 질화물 반도체층과 기판(1)의 계면 또는 기판 이면에서 전반사하여 표면측에 되돌아오지만, 그 광 중에서 기둥 형상부(6a)로 향한 광 P는 기둥 형상부(6a)내에 들어가서 기둥 형상부(6a)의 측면에서 굴절하여 밖으로 나오는 광(P1)이나, 기둥 형상부(6a)에서 전반사를 하여 그 후 표면으로 나오는 광(P2)이 많아지지만, 기둥 형상부(6a)가 없으면 노출한 n형층(3)의 표면에서 재차 전반사를 하고(R) 반도체층 또는 기판(1)내에서 전반사를 반복하여, 감쇠하는 것이 많아진다. 즉, 종래는 n측 전극(9)을 형성하는 부분, 및 칩 주위의 칩으로의 분할 부분은 반도체 적층부(6)의 일부를 드라이 에칭에 의해 에칭하여 n형층(3)을 노출시키고 있으나, 기둥 형상부(6a)가 없어서 평탄면이면, 그 부분으로 향한 광은 도 3의 R로 나타낸 바와 같이 전반사하기 쉽다. 그러나, 기둥 형상부(6a)에 비집고 들어가면, 가는 영역이고, 또 노출면과 기둥 형상부(6a)의 측면과는 90˚방향이 변하기 때문에, 외부로 나오기 쉬워진다.
상술한 바와 같이, 종래의 칩 주위는 웰로부터의 분할전에 드라이 에칭에 의해 n형층(3)을 노출시키고 있다. 이것은 다이싱 또는 스크라이브를 하려고 하면, 질화물 반도체는 매우 딱딱한 재료이기 때문에, 다이싱 등의 때에 크랙이 들어가기 쉽고, 활성층에 크랙이 들어가면 내부 양자 효율이 매우 저하하기 때문에, 그것을 방지하기 위함이다. 한편, 본 발명과 같이, 다이싱 부분에 기둥 형상부(6a)가 빼곡히 늘어서 있으면, 그 기둥 형상부(6a)에 크랙이 들어갈 가능성이 있다. 그러나, 기둥 형상부(6a)는 상면에 투광성 도전층(7)은 설치되지 않고, 발광에는 기여하지 않는 부분이며, 크랙이 들어가도 문제가 없는 동시에, 기둥 형상부(6a)는 빼곡히 늘어서 독립하고 있기 때문에, 그 크랙이 투광성 도전층(7)의 하측의 활성층(4)측으로 뻗을 걱정은 전혀 없다. 그 때문에, 아무 지장도 없이, 기둥 형상부(6a)를 빼곡히 늘어선 형상으로 잔존시킬 수 있다. 그 결과, 도 2에 나타낸 바와 같이, 기둥 형상부(6a)를 형성하지 않는 경우에 비해, 그 휘도가 1.13 ~ 1.3배로 향상한다.
상술한 예에서는 칩 주위 및 n측 전극(9)의 주위에만 기둥 형상부(6a)를 형성하는 예이었으나, 발광 면적을 감소시켜 이 기둥 형상부의 면적을 크게 할 수도 있다. 이 경우, 발광 면적은 작아지지만, 그 만큼 입력도 작아지고, 결국 내부 양자 효율(입력에 대한 발광 출력의 비율)은 변하지 않고, 그 발광한 광을 기둥 형상부로부터 보다 많이 취출할 수 있고, 발광한 광의 취출 효율은 큰 폭으로 향상한다. 그 결과, 전체적으로 휘도를 향상시킬 수 있다.
다음에, 도 1에 나타나는 반도체 발광 소자의 제법에 대하여 설명을 한다. 예를 들어 유기 금속 화학 기상 성장법(MOCVD법)에 의해, 캐리어 가스인 H2와 함께 트리메틸 갈륨(TMG), 암모니아(NH3), 트리메틸 알루미늄(TMA), 트리메틸 인듐(TMIn) 등의 반응 가스 및 n형으로 하는 경우의 불순물 가스로서의 SiH4, p형으로 하는 경우의 불순물 가스로서의 시클로 펜타지 에틸 마그네슘(Cp2Mg) 또는 디메틸 아연(DMZn) 등의 필요한 가스를 공급하여 차례로 성장한다.
우선, 예를 들어 사파이어로 이루어지는 절연 기판(1)상에, 예를 들어 400 ~ 600℃ 정도의 저온으로, GaN층으로 이루어지는 저온 버퍼층(2)을 0.005 ~ 0.1㎛ 정도 성막한 후, 온도를 600 ~ 1200℃ 정도의 고온으로 올리고, n형 GaN으로 이루어지는 n형층(장벽층)(3)을 1 ~ 10㎛ 정도 성막한다. 다음에, 성장 온도를 400 ~ 600℃의 저온으로 내리고, 예를 들어 1 ~ 3nm의 In0 .13Ga0 .87N 으로 이루어지는 웰층과 10 ~ 20nm의 GaN으로 이루어지는 배리어층이 3 ~ 8쌍 적층되는 다중 양자 우물(MQW) 구조의 활성층(4)을 0.05 ~ 0.3㎛ 정도 성막한다. 그 다음에, 성장 장치내의 온도를 600 ~ 1200℃ 정도로 올리고, GaN으로 이루어지는 p형층(5)을 0.2 ~ 1㎛ 정도 적층한다.
그 후, 표면에 SiN 등의 보호막을 설치하고 p형 불순물의 활성화를 위하여, 400 ~ 800℃ 정도로 10 ~ 60분 정도의 어닐을 행하고, 포토레지스트를 전(全)면에 도포하고, 포토리소그래피 공정에 의해 패터닝을 하여 반도체 적층부(6)의 에칭하는 부분(칩 주위 및 n측 전극 형성 부분)을 노출시킨다. 이 때, 칩 주위와 n측 전극 형성 장소의 주위는 기둥 형상부(6a)가 형성되도록 포토레지스트막을 패터닝하여 마스크를 형성한다. 그 후, 유도 결합형 플라즈마 에칭 장치에 넣고, 예를 들어 염소 가스를 50sccm, 사염화 규소 가스를 5sccm 흘리고, 에칭중의 장치내 압력을 0.6Pa 에 고정하고 상부 코일로의 RF 파워를 150W 정도, 플라즈마 당김을 위한 하부 전극의 RF 파워를 50W 로 했다. 그 결과, 마스크에 덮이지 않고 노출하고 있는 칩 주위의 기둥 형상부(6a)의 주위 및 n측 전극의 형성 장소의 반도체 적층부(6)가 에칭되고, n형층(3)이 노출한다. 이 때의 에칭 레이트는 0.13㎛/분 정도이고 20분 정도에서 2.5㎛의 에칭 깊이로 되었다. 상술한 마스크의 패터닝에 의해, 기둥 형상부(6a)의 패턴을 자유롭게 선정할 수 있다.
그 후, 예를 들어 Ga 도핑의 ZnO층을 MBE, 스퍼터, 진공 증착, PLD, 이온 도금 등의 방법에 의해 0.5㎛ 정도 성막함으로써 투광성 도전층(7)을 형성한다. 그리고, 리프트 오프법에 의해, 상술한 에칭에 의해 노출한 n형층(3)의 표면에 0.01㎛ 두께의 Ti막과 0.25㎛ 두께의 Al막을 형성하고, 600℃ 정도의 열처리를 함으로써 신터링하여 합금화하고, n측 전극(9)으로 한다. 또, 투광성 도전층(7)상의 일부에 동양으로 리프트 오프법에 의해, Ti막을 0.1㎛ 두께, Au막을 0.3㎛ 성막하여 p측 전극(8)을 형성한다. 그 결과, 도 1에 나타나는 구조의 LED 칩이 형성된다.
상술한 예에서는 기판이 절연성 기판인 사파이어 기판의 예이었기 때문에, n측 전극(9)을 형성하는데, 반도체 적층부(6)의 일부를 에칭하여 n형층(3)을 노출시키고, 그것과 동시에 칩 주위 및 n측 전극의 주위에 기둥 형상부(6a)를 형성했다. 그러나, 기판이 SiC와 같은 반도체 기판의 경우에도, 칩 주위에 기둥 형상부를 빼곡히 늘어서게 하는 것이, 칩으로 분할할 때의 활성층의 보호 및 외부 양자 효율 향상의 관점에서 바람직하다. 그 예가 도 6에 나타나 있다. 이 예에서는 기판이 절연성 기판이 아니라 반도체이기 때문에, 반도체 적층부의 일부를 에칭에 의해 제거하여 노출하는 n형층(3)에 전극을 형성하는 것이 아니라, 반도체 기판(1)의 이면에 n측 전극(9)이 형성되어 있을뿐, 그 이후는 상술한 예와 동일하다.
즉, SiC 기판(11)상에, 상술한 바와 같이, 저온 버퍼층(2), n형층(3), 활성층(4), p형층(5)으로 이루어지는 반도체 적층부(6)가 형성되고, 그 칩 주위가 에칭됨으로써, 기둥 형상부(6a)가 빼곡히 늘어서 형성되어 있다. 이 경우, p측 전극(8)은 칩의 거의 중앙부의 투광성 도전층(7)의 표면에 상술한 재료로 형성되고, n측 전극(9)은 SiC 기판(1) 이면의 전면에, 예를 들어 Ni막을 성막함으로써 형성된다.
상술한 각 예에서는 기둥 형상부의 높이가 칩 중앙부와 동일한 높이인 예이지만, 도 4에 나타낸 바와 같이, 기둥 형상부(6a)의 꼭대기부가 추가로 에칭에 의해 제거되어 있는 것이 보다 광의 취출 효율이 향상하여, 외부 양자 효율이 향상한다. 구체적으로, 기둥 형상부(6a)를 구성하는 제1 도전형층(p형층)(5), 활성층(4)을 에칭으로 제거함으로써 제2 도전형층(n형층)(3)을 노출시킨다. 또, 칩 중심부의 메사 구조부(10)에서 발광하여 측면(10a)으로부터 나오는 광을 차단하여 감쇠되지 않게 하기 위해서는 칩 중심부의 메사 구조부(10)에 근접하는 기둥 형상부(6a)와 메사 구조부(10)의 측면(10a)을 0.5㎛ 이상 이간하여 배치하는 것이 더욱 바람직하다.
즉, 도 5(a)에 메사 구조부(10)에 근접하는 기둥 형상부(6a) 일부의 확대도가 도시된 바와 같이, 활성층(4)에서 발광한 광은 표면측으로 진행되는 광(Q1)이나 기판측으로 진행되는 광(Q2) 등 사방으로 진행되고, 최종적으로 표면측, 반도체 적층부(6)으로 기판(1)의 측면, 기둥 형상부(6a) 등을 통과하여 출사된다. 한편, 측면 방향으로 진행하는 광(Q3)은 측면(10a)으로부터 출사하게 되지만, 측면(10a)의 바로 옆의 근접하는 위치에 기둥 형상부(6a)가 존재하면, 충분히 광이 퍼지기 전에 기둥 형상부(6a)에 의해 차단되게 되어 감쇠해 버린다. 구체적으로, 기둥 형상부(6a)가 메사 구조부(10)의 측면(10a)으로부터 0.5㎛ 이하의 거리에 배치하면 그 영향은 크다는 것이 실험적으로 확인되었다. 따라서, 메사 구조부(10)의 측면(10a)으로부터 적어도 0.5㎛ 이상 이간시켜서 기둥 형상부(6a)를 배치하는 것이 바람직하다.
또, 기둥 형상부(6a)내도 n형층(3), 활성층(4), p형층(5)으로 구성되어 있고, 메사 구조부(10)의 측면(10a)으로부터 출사한 광이 기둥 형상부(6a)내에 입사하면, 기둥 형상부(6a)내의 활성층(4)에도 입사하고, 상기 기둥 형상부(6a)내의 활성층(4)에 있어서 광 흡수를 일으켜 버려서, 측면(10a)으로부터 출사한 광(Q3)은 충분히 외부로 방출되지 않게 되고, 외부 양자 효율이 향상하지 않는다. 여기서, 기둥 형상부(6a)내의 활성층(4)에서의 광 흡수를 막기 위하여, 또 메사 구조부(10)의 활성층(4)에서 발광하여 직접 옆으로 나오는 광이 기둥 형상부(6a)에 차단되지 않게 하기 위하여, 도 5(b)에 나타낸 바와 같이, 기둥 형상부(6a)의 높이를 메사 구조부(10)의 발광층(활성층(4))의 위치보다 낮게 하고, 기둥 형상부(6a)를, 기둥 형상부(6a)의 n형층(3)이 노출할 때까지 에칭에 의해 제거하는 것이 바람직하다. 이것에 의해, 측면(10a)으로부터 출사한 광(Q3)이 기둥 형상부(6a)에서 차단되는 일도 흡수되는 일도 없어져서, 외부 양자 효율이 더욱 향상한다.
이와 같은 반도체 발광 소자를 제작하는데에는 기둥 형상부(6a)의 형성 이외의 점은 상술한 도 1에 나타나는 반도체 발광 소자와 동양이다. 즉, 도 1에 도시된 반도체 발광 소자의 제법과 동양으로, 반도체층을 적층하여 어닐 처리한 후, 기판(1)측의 도전형의 반도체층이 노출할 때까지 에칭하여 기둥 형상부(6a)를 형성한 후, 다시 기둥 형상부(6a)만이 노출하여 메사 구조부(10) 등이 피복되도록 마스크를 형성하고, 기둥 형상부(6a)의 꼭대기부를 n형층(3)이 노출할 때까지 에칭한다. 그 이후는 도 1에 나타나는 반도체 발광 소자와 동양이므로, 그 설명을 생략한다.
보다 구체적으로, n형층(3)을 노출시키는 동시에 기둥 형상부(6a)를 형성하는 프로세스를 거친 후, 다시 포토레지스트를 전면에 도포하고, 포토리소그래피 공정에 의해 패터닝을 하여 기둥 형상부(6a)만을 노출시키고, 메사 구조부(10)를 덮는 마스크(도시하지 않음)를 형성한다. 그 후, 재차 유도 결합형 플라즈마 에칭 장치에 넣고, 예를 들어 염소 가스를 50sccm, 사염화 규소 가스를 5sccm 흘리고, 에칭중의 장치내 압력을 0.6Pa 에 고정하고 상부 코일로의 RF 파워를 150W 정도, 플 라즈마 당김을 위한 하부 전극의 RF 파워를 50W로 하였다. 그 결과, 마스크에 덮이지 않고 노출하고 있는 칩 주위의 기둥 형상부(6a)중의 p형층(5), 활성층(4)이 에칭되어 n형층(3)이 노출한다. 이것에 의해, 도 1의 소자보다 기둥 형상부(6a)의 높이를 낮게 형성할 수 있다. 그 후는 도 1의 반도체 발광 소자와 동양의 처리를 행함으로써 도 4에 나타나는 구조의 반도체 발광 소자가 얻어진다.
또한, 메사 구조부(10)만을 덮도록 마스크를 형성하고 에칭하면, 기둥 형상부(6a) 주위의 노출한 n형층(3)도 추가로 에칭되게 되지만, n형층(3)은 충분히 두껍기 때문에 문제는 없으며, 기둥 형상부의 높이(길이)를 동일한 길이로 유지하면서, 꼭대기부의 위치를 낮게 할 수 있기 때문에 바람직하다. 그러나, 메사 구조부(10)를 마스크로 덮을 때에, 기둥 형상부(6a)의 주위의 노출한 n형층(3)의 표면도 덮도록 마스크를 형성함으로써, 기둥 형상부(6a)의 꼭대기부만을 에칭할 수 있다. 이 경우에는 노출한 n형층이 추가로 에칭되는 일이 없기 때문에, n형층의 막 두께가 얇아도 문제는 없다.
액정 표시장치의 백라이트 등, 각종 광원, 신호기나 전등 대체용의 조명 장치 등, 각종 전자 기기에 이용할 수 있다.
Claims (9)
- 기판과, 질화물 반도체로 이루어지고 제1 도전형층 및 제2 도전형층을 포함하고, 상기 기판위에 설치되는 반도체 적층부와, 상기 반도체 적층부의 표면측의 상기 제1 도전형층에 전기적으로 접속하여 설치되는 제1 전극과, 상기 제2 도전형층에 전기적으로 접속하여 설치되는 제2 전극을 가지는 반도체 발광 소자로서,적어도 칩 주위에 있어서 상기 제2 도전형층이 노출하도록 상기 반도체 적층부의 일부가 에칭되는 것에 의해, 상기 반도체 적층부의 메사 구조부가 형성되는 동시에, 상기 메사 구조부의 주위에 상기 반도체 적층부가 기둥 형상으로 빼곡히 늘어서 잔존하는 기둥 형상부가 형성되어 이루어지는 반도체 발광 소자.
- 청구항 1에 있어서,상기 기둥 형상부의 높이가 0.5 ~ 5㎛의 높이로 형성되어 이루어지는 반도체 발광 소자.
- 청구항 1 또는 청구항 2에 있어서,상기 기둥 형상부가 인접하는 열에서 반(半)칩 어긋나서 배치된 구조인 반도체 발광 소자.
- 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,상기 메사 구조부의 측벽과 상기 기둥 형상부의 간격이 적어도 0.5㎛ 이상 설정되어 이루어지는 반도체 발광 소자.
- 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,상기 반도체 적층부가 상기 제1 도전형층과 제2 도전형층의 사이에 활성층을 가지고, 상기 기둥 형상부의 높이가 상기 활성층의 위치보다 낮아지도록 꼭대기부가 에칭되어 이루어지는 반도체 발광 소자.
- 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,상기 기판이 절연성 기판으로 이루어지고, 상기 반도체 적층부의 일부가 에칭에 의해 제거되어 상기 제2 도전형층을 노출시키고, 상기 노출한 제2 도전형층의 표면에 상기 제2 전극이 설치되고, 상기 제2 전극의 주위에도 상기 기둥 형상부가 빼곡히 늘어서도록 형성되어 이루어지는 반도체 발광 소자.
- 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,상기 기판이 반도체 기판으로 이루어지고, 상기 제2 전극이 상기 반도체 기판의 이면에 형성되어 이루어지는 반도체 발광 소자.
- 웨이퍼 형상 기판 표면에 발광층을 형성하도록 질화물 반도체층을 적층하여 반도체 적층부를 형성하고, 상기 반도체 적층부가 형성된 웨이퍼 형상 기판을 분할 하여 칩화함으로써 발광 소자 칩을 형성하는 반도체 발광 소자의 제법으로서,상기 웨이퍼 형상 기판을 칩에 분할하는 부분의 상기 반도체 적층부를, 기둥 형상의 반도체 적층부로 이루어지는 기둥 형상부가 빼곡히 늘어서 잔존하도록 마스크를 형성하고,상기 기판측의 도전형의 반도체층이 노출할 때까지 에칭함으로써 반도체 적층부로 이루어지는 메사 구조부의 주위에 기둥 형상부를 형성하고,그 후에 이 기둥 형상부의 부분에서 상기 기판을 분할하는 것을 특징으로 하는 질화물 반도체 발광 소자의 제법.
- 청구항 8에 있어서,상기 반도체 적층부를 n형층과 활성층과 p형층의 더블 헤테로 구조로 형성하고, 상기 기둥 형상부의 높이가 상기 활성층의 위치보다 낮아지도록, 상기 기둥 형상부의 꼭대기부를 추가로 에칭하는 질화물 반도체 발광 소자의 제법.
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