KR20070101423A - 하부전극의 제조방법 및 이를 이용한 강유전체 커패시터의제조 방법 - Google Patents

하부전극의 제조방법 및 이를 이용한 강유전체 커패시터의제조 방법 Download PDF

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Abstract

손상을 최소화 할 수 있는 하부전극의 제조 방법 및 이를 이용한 강유전체 커패시터의 제조 방법이 개시된다. 개구를 포함하는 몰드막 패턴을 형성한다. 상기 몰드막 패턴 및 상기 개구에 노출된 기판의 표면상에 실질적으로 균일한 두께를 갖는 하부전극용 노블 금속막을 형성한다. 상기 개구를 매몰하면서 상기 노블 금속막을 덮는 희생막을 형성한다. 상기 노블 금속막의 표면이 노출되도록 희생막을 화학적 기계 연마하여 상기 개구 내에 존재하는 희생막 패턴을 형성한다. 상기 노블 금속막과 상기 희생막 패턴이 실질적으로 동일한 식각 선택비를 갖는 식각 공정을 수행한다. 그 결과 실린더 형상을 갖는 강유전체 커패시터의 하부 전극이 형성된다. 상술한 방법으로 형성된 하부전극을 포함하는 강유전체 커패시터는 패턴의 식각 손상을 방지할 수 있어 강유전체 패턴의 열화를 방지할 수 있다.

Description

하부전극의 제조방법 및 이를 이용한 강유전체 커패시터의 제조 방법{Method of manufacturing a lower electrode and method of manufacturing a ferroelectric capacitor using the same}
도 1은 종래의 강유전체 커패시터의 구조를 나타내는 단면도이다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 커패시터의 하부 전극의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 8 내지 도 14는 본 발명의 일 실시예에 따른 강유전체 커패시터의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 110 : 몰드막 패턴
125 : 하부 전극 135 : 희생막 패턴
본 발명은 하부전극 및 커패시터의 제조 방법에 관한 것으로, 보다 상세하게는 강유전체 커패시터의 하부전극 제조방법 및 이를 이용한 강유전체 커패시터의 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 전원 공급이 중단되었을 경우에 저장된 데이터를 상실하는 휘발성 반도체 메모리 장치와 전원 공급이 중단되는 경우에도 저장된 데이터가 상실되지 않는 불휘발성 반도체 메모리 장치로 크게 구분된다. 상기 휘발성 반도체 메모리 장치로는 DRAM(Dynamic Random Access Memory) 장치나 SRAM(Static Random Access Memory) 장치 등을 들 수 있으며, 상기 불휘발성 반도체 메모리 장치로는 EPROM(Erasable Programmable Read Only Memory) 장치, EEPROM(Electrically Erasable Programmable Read Only Memory) 장치 또는 플래시(flash) 메모리 장치 등이 개발되어 있다.
이에 비하여, FRAM(Ferroelectric Random Access Memory) 장치는 읽기 쓰기가 모두 가능한 휘발성인 RAM 장치의 특성과 불휘발성인 ROM 장치의 특성을 모두 가지고 있다. 상기 FRAM 장치에 있어서, 현재의 제조 기술 수준이 DRAM 장치에 미치지 못하기 때문에 FRAM 장치의 동작 속도가 DRAM 장치에 비하여 상대적으로 떨어지지만, FRAM 장치는 전원 공급이 중단되어도 강유전체가 가지고 있는 자발 분극 특성 때문에 저장된 정보가 지워지지 않는 우수한 정보 보존의 특성을 지닌다. 또한, 상기 FRAM 장치는 EPROM 장치나 EEPROM 장치에 비하여 낮은 전력으로 구동시킬 수 있으며, 정보의 입출력 횟수를 현저하게 증가시킬 수 있는 장점도 가진다.
상기 FRAM 장치의 제조를 위하여, 개발되어 있는 강유전체는 크게 두 종류로 구분된다. 그 하나는 PZT[Pb(Zr, Ti)O3] 계열의 강유전체이며, 다른 하나는SBT(SrBi2Ta2O9) 계열의 강유전체이다. PZT 계열의 강유전체의 경우에는 약 650℃ 정도의 상대적으로 낮은 온도에서 제조할 수 있으며, 잔류 분극이 크다는 장점을 가지만, PZT 계열의 강유전체는 분극 반전을 반복할 경우에 강유전체 박막의 피로 현상이 심각해지며, 유해한 납(Pb)을 함유하고 있다는 단점을 지닌다. SBT계열의 강유전체는 백금(Pt) 전극을 사용하여 약 1,000회 이상의 분극 반전을 거듭하여도 피로 현상이 나타나지 않으며, 분극-전압 이력곡선(P-V hysteresis)의 특정 방향 선호(imprint) 현상이 없다는 장점을 가진다. 그러나, SBT 계열의 강유전체는 결정화를 위하여 약 800℃ 이상의 고온에서 열처리를 해야 한다는 단점을 가진다.
그러나, 일반적인 강유전체 커패시터는 도 1에 도시된 바와 같이 식각 저지막(15)이 형성된 몰드막 패턴(11)에 포함된 개구(미도시) 내에 형성된 하부 전극(12) 및 몰드막 패턴의 제거 없이 하부전극 및 식각저지막(15) 상에서 실질적으로 균일한 두께를 갖는 강유전체 패턴(13) 및 상기 개구를 매몰하면서 상기 강유전체 패턴상에 형성된 상부 전극(14)을 포함하는 구조를 갖는다.
그러나 상기 구조를 갖는 커패시터에서 노블 금속을 포함하는 하부 전극을 형성하기 위해서는 상기 식각저지막이 노출될 때까지 하부 전극용 금속막과 그 상부에 존재하는 희생막을 전면식각 공정 또는 화학적 연마하여 제거하는 공정을 수행하였다. 그러나 상기 전면 식각 공정은 기판 내에 형성된 막질의 균일도를 저하시키는 문제점을 초래한다. 또한, 상기 금속막은 화학적으로 이온화에너지가 수소의 이온화에너지보다 크고, 산 및 산화제에 의해 산화되지 않는 노블 금속으로 이루어져 있기 때문에 화학적 기계연마 공정에 대하여 제거속도가 현저하게 낮은 문제점을 갖는다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 하부전극용 노블 금속막을 화학적 기계연마 공정의 식각저지막으로 이용하여 강유전체 커패시터의 하부전극을 제조하는 방법을 제공하는데 있다.
또한, 본원 발명의 다른 목적은 상술한 하부전극 제조 방법을 이용한 강유전체 커패시터를 제조하는 방법을 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 하부전극의 제조 방법에 있어서, 개구를 포함하는 몰드막 패턴을 형성한다. 상기 몰드막 패턴 및 상기 개구에 노출된 기판의 표면상에 실질적으로 균일한 두께를 갖는 하부전극용 노블 금속막을 형성한다. 상기 개구를 매몰하면서 상기 노블 금속막을 덮는 희생막을 형성한다. 상기 노블 금속막의 표면이 노출되도록 희생막을 화학적 기계 연마하여 상기 개구 내에 존재하는 희생막 패턴을 형성한다. 상기 노블 금속막과 상기 희생막 패턴이 실질적으로 동일한 식각 선택비를 갖는 식각 공정을 수행한다. 그 결과 실린더 형상을 갖는 강유전체 커패시터의 하부 전극이 형성된다.
또한, 상술한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 강유전체 커패시터의 제조 방법에 있어서, 콘택 패드를 포함하는 절연구조물 상에 콘택 패드를 노출시키는 개구를 포함하는 몰드막 패턴을 형성한다. 상기 몰드막 패턴 및 상기 개구에 노출된 콘택 패드의 표면상에 실질적으로 균일한 두께를 갖는 하부전극용 노블 금속막을 형성한다. 상기 개구를 매몰하면서 상기 노블 금속막을 덮는 희생막을 형성한다. 상기 노블 금속막의 표면이 노출되도록 희생막을 화학적 기계연마하여 상기 개구 내에 존재하는 희생막 패턴을 형성한다. 상기 노블 금속막과 상기 희생막 패턴이 실질적으로 동일한 식각 선택비를 갖는 식각 공정을 수행하여 실린더 형상의 하부 전극을 형성한다. 상기 하부 전극 상에 존재하는 희생막 패턴을 제거한다. 상기 몰드막 패턴 및 하부 전극 상에 실질적으로 균일한 두께를 갖는 강유전체층을 형성한다. 상기 강유전체증 상에 상부 전극을 형성한다. 그 결과 강유전체 커패시터가 완성된다.
본 발명에 따르면 하부전극용 노블 금속막 상에 존재하는 희생막을 화학적 기계 연마한 후 형성된 희생막 패턴과 노블 금속막이 실질적으로 동일한 식각 선택비를 갖는 식각 공정을 수행함으로써 하부 전극을 형성할 수 있다. 즉, 노블 금속막을 식각저지막으로 이용하여 희생막을 화학적 기계연마함으로써 기판에 형성된 막의 균일도를 향상시킬 수 있다. 또한, 희생막 패턴을 제거하기 전에 화학적 기계연마 공정시 제거가 어려운 노블 금속막의 식각 공정을 통해 하부전극을 형성할 수 있기 때문에 하부 전극의 측하부가 손상되는 문제점을 미연에 방지할 수 있다.
따라서, 노블 금속을 하부전극으로 사용하는 강유전체 커패시터의 전기적 특성을 향상시킬 수 있다. 또한, 상기 강유전체 커패시터를 구비하는 FRAM 장치와 같은 반도체 장치의 신뢰성을 충분하게 확보할 수 있다.
이하, 본 발명에 따른 바람직한 실시예들에 따른 강유전체 커패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법을 첨부된 도면들을 참조하여 상세하 게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면들에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 또한, 첨부된 도면들에 있어서, 실질적으로 동일하거나 유사한 부재들에 대해서는 동일하거나 유사한 참조 부호를 사용한다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 패턴, 구조물 또는 전극들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴, 구조물 또는 전극들을 구분하기 위한 것이다. 따라서, "제1", "제2" 및/또는 "제3"은 각 층(막), 영역, 패드, 패턴, 구조물 또는 전극들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
하부전극의 제조
도 2 내지 도 7은 본 발명의 일 실시예에 따른 커패시터의 하부 전극의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 2를 참조하면, 기판 상에 개구를 포함하는 몰드막 패턴을 형성한다.
구체적으로 상기 기판(100) 상에 산화물을 증착하여 몰드막(미도시)을 형성한다. 상기 몰드막은 비피에스지(BPSG), 피에스지(PSG), 유에스지(USG), 에스오지(SOG), 피이-테에오스(PE-TEOS) 등과 같은 산화물 또는 질화물을 이용하여 형성할 수 있다. 일 예로서, 상기 몰드막은 실리콘 산화물을 포함하는 것이 바람직하다.
이어서, 상기 몰드막 상에 식각 마스크 패턴(미도시)을 형성한 후 상기 마스크 패턴에 노출된 몰드막을 선택적으로 이방성 식각하여 몰드막에 상기 기판의 표면을 노출시키는 개구(115)들을 형성한다. 그 결과 개구(115)가 형성됨으로 인해 상기 몰드막은 몰드막 패턴(110)으로 형성된다. 이후 마스크 패턴은 제거된다.
도 3을 참조하면, 상기 몰드막 패턴(110) 및 상기 개구(115)에 노출된 기판(100) 상에 실질적으로 균일한 두께를 갖는 하부전극용 노블 금속막(120)을 형성한다.
상기 노블 금속막은 개구(115)에 의해 노출되는 몰드막 패턴(110)의 측면, 기판 및 몰드막 패턴 상면에 형성된다. 상기 하부전극용 노블 금속막(120)에 적용되는 금속의 예로서는 이리듐, 백금, 루테늄, 팔라듐, 금, 백금-망간 합금, 이리듐-루테늄 합금 등을 들 수 있다. 이들은 단독 또는 혼합하여 적용할 수 있다. 일 예로서, 상기 노블 금속막을 형성하기 전에 베리어 금속막(미도시)을 더 형성할 수 있다. 상기 베리어 금속막의 예로서는 티타늄/티타늄 질화막을 들 수 있다.
도 4를 참조하면, 상기 노블 금속막을 덮는 희생막(130)을 형성한다.
상기 희생막(130)은 상기 노블 금속막(120)이 형성된 개구(115)들을 매몰하면서 상기 노블 금속막(120)의 상면을 덮도록 형성된다. 일 예로서, 상기 희생막은 비정질 탄소물질을 증착하여 형성할 수 있고, 다른 예로서, 희생막은 포토레지스트를 도포하여 형성할 수 있다. 특히, 상기 희생막(130)은 건식 식각 공정을 수행할 경우 상기 노블 금속막과 실질적으로 동일한 식각 선택비를 갖는 물질로 형성된 희생막인 것이 바람직하다.
도 5를 참조하면, 화학적 기계 연마공정을 수행하여 희생막 패턴(135)을 형성한다.
구체적으로 희생막 패턴(135)은 상기 희생막을 노블 금속막(120)의 상면이 노출될 때까지 화학적 기계 연마함으로써 형성되며, 상기 노블 금속막(120)이 형성된 개구(115) 내에 존재한다. 상기 화학적 기계 연마공정시 상기 노블 금속막은 상기 희생막에 대하여 상대적으로 낮은 식각 속도를 갖는다. 즉, 상기 노블 금속막(120)은 식각저지막으로 사용된다.
도 6을 참조하면, 노블 금속막(120)과 상기 희생막 패턴(135)에 전면 식각 공정을 수행하여 실린더 형상을 갖는 하부 전극(125)을 형성한다.
여기서, 상기 노블 금속막은 화학적으로 이온화에너지가 크고, 산 및 산화제에 의해 산화되지 않는 노블 금속으로 이루어져 있어 화학적 기계연마 공정에 대하여 제거속도가 현저하게 낮은 문제점을 갖는다. 이 때문에 본원 발명에서는 상기 노블 금속막을 화학적 기계 연마시 제거하지 않고 별도의 전면 식각공정을 수행하 여 노블 금속막 패턴을 식각하는 공정을 수행한다.
일 예로서, 상기 전면 식각공정은 노블 금속막과 상기 희생막 패턴이 실질적으로 동일한 식각 선택비를 갖도록 수행한다. 다른 예로서, 전면 식각공정은 상기 노블 금속막이 상기 희생막 패턴보다 높은 식각율을 갖도록 수행한다.
그 결과 상기 전면 식각공정에 몰드막 패턴의 상면에 존재하는 노블금속막이 제거됨으로 인해 실린더 형상을 갖는 하부 전극(125)이 형성된다. 이와 동시에 상기 하부 전극이 형성된 개구(115)내에는 식각된 희생막 패턴(135)이 형성된다.
도 7을 참조하면, 상기 하부 전극(125)이 형성된 개구(115)에 존재하는 식각된 희생막 패턴을 제거한다. 상기 식각된 희생막 패턴의 제거는 산소가스 및 탄화불소 가스를 포함하는 공정가스를 이용하여 에싱 공정을 수행하여 제거하는 것이 바람직하다. 그 결과, 상기 하부 전극(125)은 손상 및 변형 없이 기판 상에 형성된다.
강유전체 커패시터의 제조
도 8 내지 도 14는 본 발명의 일 실시예에 따른 강유전체 커패시터의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 8을 참조하면, 기판(200) 상에 하부 구조물을 형성한다. 상기 하부 구조물은 기판(200)에 형성된 제1 및 제2 불순물 영역(235, 240), 게이트 구조물(230), 제1 패드(250), 제2 패드(255), 비트라인(270) 패턴 또는 트랜지스터 등을 포함한다.
이를 구체적으로 설명하면, 셸로우 트렌치 소자 분리(STI) 공정을 수행하여 반도체 기판(200) 상에 소자 분리막(205)을 형성하여 기판(200)을 액티브 영역 및 필드 영역으로 구분한다.
이어서, 열 산화법, 화학기상증착 공정 또는 원자층적층 공정으로 소자 분리막(205)이 형성된 기판(200) 상에 게이트 절연막을 형성한다. 여기서, 상기 게이트 절연막은 실리콘 산화막(SiO2)일 수 도 있고, 상기 실리콘 산화막 보다 높은 유전율을 갖는 물질로 이루어진 박막일 수 도 있다.
상기 게이트 절연막 상에 제1 도전막 및 게이트 마스크를 순차적으로 형성한다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 이후 게이트 전극으로 패터닝된다. 이어서, 상기 게이트 마스크를 식각마스크로 이용하여 상기 제1 도전막 및 상기 게이트 절연막을 순차적으로 패터닝한다. 이에 따라, 기판(200) 상에는 각기 게이트 절연막 패턴, 게이트 전극 및 게이트 마스크를 포함하는 게이트 구조물(230)들로 형성된다.
이어서, 게이트 구조물(230)들이 형성된 기판(200) 상에 실리콘 질화막을 형성한 후, 이를 이방성 식각하여 각 게이트 구조물(230)들의 양 측벽에 게이트 스페이서(225)를 형성한다.
상기 게이트 스페이서(225)가 형성된 게이트 구조물(230)들을 이온 주입 마스크로 이용하여 게이트 구조물(230)들 사이에 노출되는 기판(200)에 이온 주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써 기판(200)에 소오스/드레인 영역에 해당되는 제1 불순물 영역(235) 및 제2 불순물 영역(240)을 형성한다.
제1 불순물 영역 및 제2 불순물 영역들(235, 240)은 커패시터를 위한 제1 패드(250)와 비트 라인을 위한 제2 패드(250)가 각기 접촉되는 커패시터 콘택 영역 및 비트 라인 콘택 영역으로 구분된다. 게이트 구조물(230)들을 덮으면서 기판(200)의 전면에 산화물로 이루어진 제1 층간절연막(245)을 형성한다. 제1 층간절연막(245)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물로 형성된다.
이어서, 화학기계적연마 공정을 수행하여 제1 층간절연막(245)의 상부를 제거함으로써, 제1 층간절연막(245)의 상면을 평탄화시킨다. 본 발명의 일 실시예에 있어서, 제1 층간절연막(245)은 게이트 마스크(220)의 상면으로부터 소정의 높이를 갖게 형성된다.
이어서, 평탄화 공정이 수행된 제1 층간절연막(245) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간절연막(245)을 부분적으로 이방성 식각함으로써, 제1 층간절연막(245)을 관통하여 제1 및 제2 불순물 영역(235, 240)을 노출시키는 제1 콘택홀들(도시되지 않음)을 형성한다. 상기 제1 콘택홀들은 게이트 구조물(230)들에 대하여 자기 정렬(self-alignment)되면서 제1 및 제2 불순물 영역(235, 240)을 노출시킨다. 이후, 상기 제2 포토레지스트 패턴을 애싱 및/또는 스트립 공정을 통하여 제거한 후, 상기 제1 콘택홀들을 매몰하면서 제1 층간절연막(245)을 덮는 제2 도전막을 형성한다. 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성할 수 있다.
이어서, 제1 층간절연막(245)의 상면이 노출될 때까지 제2 도전막을 화학 기 계적 연마 공정 또는 에치백 공정을 수행함으로써 상기 제1 콘택홀들 내에 구비되는 자기 정렬 콘택(SAC) 패드인 제1 패드(250)와 제2 패드(255)를 형성한다. 이에 따라, 제1 패드(250)는 커패시터 콘택 영역에 전기적으로 접촉되며, 제2 패드(255)는 비트 라인 콘택 영역에 전기적으로 접촉된다.
이어서, 제1 및 제2 패드(250, 255)를 포함하는 제1 층간절연막(245) 상에 제2 층간절연막(260)을 형성한다. 제2 층간절연막(260)은 후속하여 형성되는 비트 라인(미도시)과 제1 패드(250)를 전기적으로 절연시키는 역할을 한다. 이어서, 제2 층간절연막(260)에 상기 제1 층간절연막(260)에 매몰된 제2 패드(255)를 노출시키는 제2 콘택홀을 형성한다. 제2 콘택홀은 후속하여 형성되는 비트 라인과 제2 패드(255)를 서로 전기적으로 연결하기 위한 비트 라인 콘택홀에 해당한다.
이어서, 제2 콘택홀을 통해 상기 제2 패드와 전기적으로 연결되는 비트 라인(270)을 형성한다. 비트 라인(270)은 대체로 금속/금속 화합물로 구성된 제1 층 및 금속으로 이루어진 제2 층으로 이루어진다. 이어서, 상기 비트 라인(270)이 형성된 제2 층간절연막(260)을 덮는 제3 층간절연막(275)을 형성한다.
이어서, 제3 층간절연막(275) 및 제2 층간절연막(260)을 부분적으로 식각함으로써, 제1 패드(250)들을 노출시키는 제3 콘택홀(미도시)들을 형성한다.
이어서, 제3 콘택홀들을 매몰하면서 제3 층간절연막(275) 상에 제4 도전막을 형성한 후, 화학기계적 연마공정을 수행하여 제3 콘택홀들에 존재하는 제3 패드(280)를 형성한다. 제3 패드(280)는 대체로 불순물로 도핑된 폴리실리콘으로 이루어지며, 제1 패드(250)와 후속하여 형성되는 하부 전극(미도시)을 서로 연결시키 는 역할을 한다.
도 9를 참조하면, 하부 구조물을 덮으면서 기판(200) 상에 절연 구조물(300)을 형성한다. 절연 구조물(300)은 적어도 하나의 층간 절연막(290)과 식각방지막(295)을 포함한다. 상기 식각방지막(295)은 약 10 내지 200Å 정도의 두께로 형성되며, 상기 이후 형성되는 몰드막에 대하여 상대적으로 낮은 식각율을 갖고, 이후 강유전체층의 불안정한 성장 및 부 반응을 방지하기 위한 실리콘 질화물이나 금속 질화물(TiO2, Al2O3)로 형성된다.
이어서, 절연 구조물(300)을 부분적으로 식각하여 상기 제3 패드(280)를 노출시키는 제4 콘택홀(도시되지 않음)을 형성한 후, 상기 콘택홀 내에 구비되는 제4 패드(305)를 형성한다. 즉, 상기 절연 구조물을 관통하여 상기 제3 패드와 전기적으로 연결되는 제4 패드(305)가 된다. 상기 제4 패드(305)는 티타늄 알루미늄 질화물(TiAlN) 또는 이리듐 금속을 포함한다.
도 10을 참조하면, 상기 제4 패드(305) 및 절연 구조물(300) 상에 산화물을 증착하여 몰드막(미도시)을 형성한다. 상기 몰드막은 BPSG, PSG, USG, SOG, PE-TEOS 등과 같은 산화물 또는 질화물을 도포하여 형성할 수 있다. 추가적으로 상기 몰드막 상에 식각방지막(미도시)을 더 형성할 수 있다.
이어서, 몰드막 상에 마스크 패턴(미도시)을 형성한 후 상기 마스크 패턴에 노출된 몰드막을 선택적으로 이방성 식각하여 몰드막에 상기 제4 패드(305)의 표면을 노출시키는 개구(315)들을 형성한다. 그 결과 몰드막은 개구(315)가 형성됨으로 인해 몰드막 패턴(310)으로 형성된다. 이후 마스크 패턴은 제거된다.
도 11을 참조하면, 상기 몰드막 패턴(310) 및 상기 개구(315)에 노출된 기판(200) 상에 실질적으로 균일한 두께를 갖는 하부전극용 노블 금속막(320)을 형성한다. 상기 하부전극용 노블 금속막(320)에 적용되는 금속의 예로서는 이리듐, 백금, 루테늄, 팔라듐, 금, 백금-망간 합금, 이리듐-루테늄 합금 등을 들 수 있다. 이들은 단독 또는 혼합하여 적용할 수 있다. 이어서, 상기 노블 금속막을 덮는 희생막(325)을 형성한다. 상기 희생막(330)은 상기 노블 금속막(320)이 형성된 개구(315)들을 매몰하는 동시에 상기 노블 금속막(320)의 상면을 덮도록 형성된다. 일 예로서, 상기 희생막은 비정질 탄소를 증착하여 형성할 수 있고, 다른 예로서, 희생막은 포토레지스트를 도포하여 형성할 수 있다.
도 12를 참조하면, 화학적 기계 연마공정을 수행하여 희생막 패턴을 형성한 후 노블 금속막(320)과 상기 희생막 패턴(335)에 전면 식각 공정을 수행하여 실린더 형상을 갖는 하부 전극(325)을 형성한다.
구체적으로 희생막 패턴(335)은 상기 희생막을 노블 금속막(320)의 상면이 노출될 때까지 화학적 기계 연마함으로써 형성되며, 상기 노블 금속막(320)이 형성된 개구(315) 내에 존재한다. 상기 화학적 기계 연마공정시 상기 노블 금속막은 상기 희생막(330)에 대하여 상대적으로 낮은 식각 속도를 갖는다. 즉, 상기 노블 금속막(320)은 식각저지막으로 사용된다.
여기서, 상기 노블 금속막은 화학적으로 이온화에너지가 크고 산 및 산화제에 의해 산화되지 않는 노블 금속으로 이루어져 있어 화학적 기계연마 공정에 대하 여 제거속도가 현저하게 낮은 문제점을 갖는다. 이 때문에 본원 발명에서는 상기 노블 금속막을 화학적 기계 연마시 제거하지 않고 별도의 전면 식각공정을 수행하여 노블 금속막 패턴을 식각하는 공정을 수행한다. 그 결과 상기 전면 식각공정에 몰드막 패턴의 상면에 존재하는 노블금속막이 제거됨으로 인해 실린더 형상을 갖는 하부 전극(325)이 형성된다. 이후, 별도의 에싱 공정을 수행하여 상기 식각된 희생막 패턴을 제거한다. 상기 식각된 희생막 패턴의 제거는 산소가스 및 탄화불소 가스를 포함하는 공정가스를 이용하여 에싱 공정을 수행하여 제거하는 것이 바람직하다.
도 13을 참조하면, 상기 하부 전극(325) 및 몰드막 패턴 상에 실질적으로 균일한 두께를 갖는 강유전체층(340) 및 상부 전극용 금속막(350)을 순차적으로 형성한다.
구체적으로 상기 강유전체층(340)은 유기금속 화학 기상 증착(MOCVD) 공정, 졸-겔 공정, 원자층 적층(ALD) 공정 또는 화학 기상 증착(CVD) 공정을 이용하여 형성한다. 강유전체층(340)은 PZT, SBT, BLT, PLZT 또는 BST 등의 강유전체를 사용하여 형성된다.
또한, 강유전체층(340)은 칼슘, 란탄, 망간 내지 비스무스가 도핑된 PZT, SBT, BLT, PLZT 또는 BST를 사용하여 형성된다. 또한, 강유전체층(340)은 티타늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 아연 산화물 또는 하프늄 산화물 등을 사용하여 형성된다. 바람직하게는, 강유전체층(340)은 하부 전극(325) 및 몰드막 패턴(310) 상에 PZT를 유기 금속 화학 기상 증착(MOCVD) 공정으로 증착하여 형성된 다. 상기 강유전체층(340)을 형성하는 단계에 있어서, 기판(200)이 수용된 반응 챔버는 약 350∼650℃ 정도의 온도 및 약 1∼10Torr 정도의 압력으로 유지된다.
이어서, 강유전체층(340) 상에 실질적으로 균일한 두께를 갖는 상부 전극용 금속막(350)을 형성한다. 상기 금속막은 이리듐, 백금, 루테늄, 팔라듐, 금, 백금-망간 합금, 이리듐-루테늄 합금, 이리듐 산화물, 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO) 등을 사용하여 형성된다.
이어서, 강유전체층(340) 및 상부 전극용 금속막(350)을 산소 가스, 질소 가스 또는 이들의 혼합 가스 분위기 하에서 급속 열처리 공정(RTP)으로 열처리하여 상부 전극영 금속막(350) 및 강유전체층(340)을 구성하는 물질들을 결정화시킨다. 상기 급속 열처리 공정은 약 500∼650℃ 정도의 온도에서 약 30초∼3분 동안 진행된다.
도 14를 참조하면, 상부 전극용 금속막(350) 상에 식각 마스크(미도시)를 형성한다. 상기 식각 마스크는 상기 상부 전극용 금속막(350) 상에 형성되고, 상기 금속막(350)을 상부 전극(355)으로, 강유전체층을 강유전체 패턴(345)으로 분리하기 위해 적용된다.
이어서, 상기 식각 마스크에 노출된 상부 전극용 전극막(350) 및 강유전체층(340)을 순차적으로 식각함으로써 강유전체 패턴(345) 및 상부 전극(355)들이 형성된다. 그 결과 하부 전극(325), 강유전체 패턴(345) 및 상부 전극(355)을 포함하는 강유전체 커패시터가 완성된다. 즉 강유전체 커패시터를 포함하는 FRAM 장치와 같은 반도체 메모리 장치가 완성된다.
본 발명에 따르면 하부 전극용 노블 금속막을 식각저지막으로 이용하여 희생막만을 화학적 기계연마함으로써 기판에 형성된 막들의 균일도를 향상시킬 수 있다. 또한, 화학적 기계연마 공정시 제거가 어려운 노블 금속막을 후속 식각 공정을 통해 하부전극을 형성할 수 있기 때문에 형성되는 하부 전극에서의 측 하부가 손상되는 문제점을 미연에 방지할 수 있다. 따라서, 노블 금속으로 이루어진 하부전극이 적용되는 강유전체 커패시터의 전기적 특성을 향상시킬 수 있다. 또한, 상기 강유전체 커패시터를 구비하는 FRAM 장치와 같은 반도체 장치의 신뢰성을 충분하게 확보할 수 있다.
상술한 바에 있어서, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 개구를 포함하는 몰드막 패턴을 형성하는 단계;
    상기 몰드막 패턴 및 상기 개구에 노출된 기판의 표면상에 실질적으로 균일한 두께를 갖는 하부전극용 노블 금속막을 형성하는 단계;
    상기 개구를 매몰하면서 상기 노블 금속막을 덮는 희생막을 형성하는 단계;
    상기 노블 금속막의 표면이 노출되도록 희생막을 화학적 기계연마하여 상기 개구 내에 존재하는 희생막 패턴을 형성하는 단계; 및
    상기 노블 금속막과 상기 희생막 패턴이 실질적으로 동일한 식각 선택비를 갖는 전면 식각공정을 수행하여 실린더 형상의 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 하부전극 형성 방법.
  2. 제1항에 있어서, 상기 노블 금속막은 백금, 루테늄, 로듐, 오스뮴, 이리듐 등의 이루진 군으로부터 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 하부전극 형성 방법.
  3. 제1항에 있어서, 상기 희생막은 비정질 탄소 또는 포토레지스트를 포함하는 것을 특징으로 하는 하부전극 형성 방법.
  4. 콘택 패드를 포함하는 절연구조물 상에 콘택 패드를 노출시키는 개구를 포함 하는 몰드막 패턴을 형성하는 단계;
    상기 몰드막 패턴 및 상기 개구에 노출된 콘택 패드의 표면상에 실질적으로 균일한 두께를 갖는 하부전극용 노블 금속막을 형성하는 단계;
    상기 개구를 매몰하면서 상기 노블 금속막을 덮는 희생막을 형성하는 단계;
    상기 노블 금속막의 표면이 노출되도록 희생막을 화학적 기계연마하여 상기 개구 내에 존재하는 희생막 패턴을 형성하는 단계;
    상기 노블 금속막과 상기 희생막 패턴이 실질적으로 동일한 식각 선택비를 갖는 전면 식각공정을 수행하여 실린더 형상의 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 존재하는 희생막 패턴을 제거하는 단계;
    상기 몰드막 패턴 및 하부 전극 상에 실질적으로 균일한 두께를 갖는 강유전체층을 형성하는 단계; 및
    상기 강유전체증 상에 상부 전극을 형성하는 단계를 포함하는 강유전체 커패시터를 포함하는 반도체 소자의 제조방법.
  5. 제4항에 있어서, 상기 패드를 형성하는 단계는,
    상기 절연 구조물에 개구를 형성하는 단계;
    상기 개구를 매몰하면서 상기 절연 구조물 상에 도전막을 형성하는 단계; 및
    연마 공정을 수행하여 도전막을 제거함으로써 상기 개구를 부분적으로 매립하는 상기 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 커패시터를 포함하는 반도체 소자의 제조방법.
  6. 제4항에 있어서, 산소가스 및 탄화불소 가스를 포함하는 공정가스를 이용하여 에싱 공정을 수행함으로써 상기 희생막 패턴을 제거하는 것을 특징으로 하는 강유전체 커패시터를 포함하는 반도체 소자의 제조방법.
  7. 제4항에 있어서, 상기 하부 전극은 백금, 루테늄, 로듐, 오스뮴, 이리듐 등의 이루진 군으로부터 선택된 적어도 하나의 물질을 포함하고, 상기 상부 전극은 백금, 루테늄, 로듐, 오스뮴, 이리듐 등의 이루진 군으로부터 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 강유전체 커패시터를 포함하는 반도체 소자의 제조방법.
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