KR20070052808A - 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법 - Google Patents
강유전체 커패시터를 포함하는 반도체 장치의 제조 방법 Download PDFInfo
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Abstract
향상된 특성을 갖는 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법이 개시된다. 기판 상에 하부 구조물 및 절연 구조물을 형성한다. 상기 절연 구조물을 관통하는 패드와 상기 패드와 연결되는 실린더 형상의 하부 전극을 형성한다. 상기 절연 구조물 및 하부 전극 상에 실리적으로 균일한 두께를 갖는 강유전체층, 상부 전극층 및 식각 마스크를 형성한다. 상기 상부 전극층 및 강유전체층을 식각하여 상기 상부 전극 및 강유전체 패턴을 형성한 후 상부 전극을 절연시키는 절연막 패턴을 형성함으로서 강유전체 커패시터를 완성한다. 상술한 방법은 절연막 패턴을 형성할 때 강유전체 패턴의 식각 손상을 방지할 수 있어 강유전체 패턴의 열화를 방지할 수 있다.
Description
도 1은 종래의 강유전체 커패시터의 구조를 나타내는 단면도이다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 강유전체 커패시터의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
<도면의 주요 부분에 대한 부호의 설명>
320 : 하부 전극 345 : 강유전체 패턴
355 : 상부 전극 370 : 상부 절연막 패턴
380 ; 상부 금속 배선
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 강유전적 및 전기적 특성을 갖는 강유전체 커패시터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 전원 공급이 중단되었을 경우에 저장된 데이터를 상실하는 휘발성 반도체 메모리 장치와 전원 공급이 중단되는 경우에도 저 장된 데이터가 상실되지 않는 불휘발성 반도체 메모리 장치로 크게 구분된다. 상기 휘발성 반도체 메모리 장치로는 DRAM(Dynamic Random Access Memory) 장치나 SRAM(Static Random Access Memory) 장치 등을 들 수 있으며, 상기 불휘발성 반도체 메모리 장치로는 EPROM(Erasable Programmable Read Only Memory) 장치, EEPROM(Electrically Erasable Programmable Read Only Memory) 장치 또는 플래시(flash) 메모리 장치 등이 개발되어 있다.
이에 비하여, FRAM(Ferroelectric Random Access Memory) 장치는 읽기 쓰기가 모두 가능한 휘발성인 RAM 장치의 특성과 불휘발성인 ROM 장치의 특성을 모두 가지고 있다. 상기 FRAM 장치에 있어서, 현재의 제조 기술 수준이 DRAM 장치에 미치지 못하기 때문에 FRAM 장치의 동작 속도가 DRAM 장치에 비하여 상대적으로 떨어지지만, FRAM 장치는 전원 공급이 중단되어도 강유전체가 가지고 있는 자발 분극 특성 때문에 저장된 정보가 지워지지 않는 우수한 정보 보존의 특성을 지닌다. 또한, 상기 FRAM 장치는 EPROM 장치나 EEPROM 장치에 비하여 낮은 전력으로 구동시킬 수 있으며, 정보의 입출력 횟수를 현저하게 증가시킬 수 있는 장점도 가진다.
상기 FRAM 장치의 제조를 위하여, 개발되어 있는 강유전체는 크게 두 종류로 구분된다. 그 하나는 PZT[Pb(Zr, Ti)O3] 계열의 강유전체이며, 다른 하나는SBT(SrBi2Ta2O9) 계열의 강유전체이다. PZT 계열의 강유전체의 경우에는 약 650℃ 정도의 상대적으로 낮은 온도에서 제조할 수 있으며, 잔류 분극이 크다는 장점을 가지만, PZT 계열의 강유전체는 분극 반전을 반복할 경우에 강유전체 박막의 피로 현상이 심각해지며, 유해한 납(Pb)을 함유하고 있다는 단점을 지닌다. SBT계열의 강유전체는 백금(Pt) 전극을 사용하여 약 1,000회 이상의 분극 반전을 거듭하여도 피로 현상이 나타나지 않으며, 분극-전압 이력곡선(P-V hysteresis)의 특정 방향 선호(imprint) 현상이 없다는 장점을 가진다. 그러나, SBT 계열의 강유전체는 결정화를 위하여 약 800℃ 이상의 고온에서 열처리를 해야 한다는 단점을 가진다.
그러나, 일반적인 강유전체 커패시터는 도 1에 도시된 바와 같이 식각 저지막(112)이 형성된 몰드막 패턴(110)에 포함된 개구(미도시) 내에 형성된 하부 전극(120) 및 몰드막 패턴의 제거 없이 하부전극 및 식각저지막 상에서 실질적으로 균일한 두께를 갖는 강유전체 패턴(130) 및 상기 개구를 매몰하면서 상기 강유전체 패턴상에 형성된 상부 전극(140)을 포함하는 구조를 갖는다. 이렇게 상부 전극의 상면과 강유전체 패턴의 단부의 높이 차이가 낮은 구조를 갖는 강유전체 커패시터는 이후 상부 전극을 서로 절연시키는 상부 절연막 패턴(미도시)을 형성하기 위한 화학적 기계연마 공정에서 상기 강유전체가 노출되는 문제점이 발생한다. 상기 노출된 강유전체 패턴은 이후 공정에서 손상되어 강유전체 커패시터의 데이터 센싱 마진(data sensing margin)도 크게 감소시킨다. 또한, 강유전체 패턴에 식각 손상이 됨으로 인해 강유전체 패턴으로부터 누설 전류가 증가하며 강유전체 패턴의 데이터 보존 특성이 저하되는 등과 같이 강유전체 커패시터의 강유전적 및 전기적 특성도 크게 열화되는 문제가 발생한다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 상부 전극의 상면과 강유 전체 패턴의 단부가 높은 단차를 갖는 강유전체 커패시터를 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위한, 본 발명의 바람직한 실시예에 따른 강유전체 커패시터를 포함하는 반도체 소자의 제조 방법에 있어서, 기판 상에 하부 구조물을 형성한다. 상기 하부 구조물 상에 절연 구조물을 형성한다. 상기 절연 구조물을 관통하여 상기 하부 구조물에 접촉되는 패드를 형성한다. 상기 절연 구조물 및 상기 패드 상에 형성되고, 상기 패드와 전기적으로 연결되는 적어도 하나의 실린더 형상을 갖는 하부 전극을 형성한다. 상기 절연 구조물 및 하부 전극 상에 실리적으로 균일한 두께를 갖는 강유전체층을 형성한다. 상기 강유전체증 상이 실질적으로 균일한 두께를 갖는 상부 전극층을 형성한다. 상기 상부 전극층 상에 식각 마스크를 형성한다. 상기 식각 마스크에 노출된 상기 상부 전극층 및 강유전체층을 순차적으로 식각하여 상기 상부 전극 및 강유전체 패턴을 형성한다. 상기 결과물을 덮는 절연막을 형성한 후 상기 절연막의 상부에 화학적 기계연마 공정을 수행하여 상기 상부 전극의 표면을 노출시키고, 상기 상부 전극을 절연시키는 절연막 패턴을 형성한다. 그 결과 강유전체 커패시터가 완성된다.
본 발명에 따르면, 상기 강유전체 커패시터는 실린더 형상의 3차원 적인 구조를 가지고 있을 뿐만 아니라 보호막 패턴이 추가적으로 개재되어 있어 상기 상부 절연막 패턴을 형성하기 위한 화학적 기계연마 공정시 강유전체 패턴층의 손상을 미연해 방지할 수 있다. 즉, 페리 영역에 인접한 강유전체 커패시터는 셀 영역과 페리 영역에서 단차가 발생하더라도 상부 절연막 패턴을 형성하기 위한 화학적 기계연마 공정을 수행할 때 상기 강유전체 패턴의 단부가 노출되어 손상되는 문제점이 초래되지 않는다.
따라서, 강유전체층으로부터 누설 전류가 발생하는 것을 방지할 수 있으므로 강유전체 커패시터의 전기적 특성을 향상시킬 수 있다. 또한, 상기 강유전체 커패시터를 구비하는 FRAM 장치와 같은 반도체 장치의 신뢰성을 충분하게 확보할 수 있다.
또한, 실린더 구조로 인한 강유전체층의 유효 면적 확장으로 상기 강유전체 커패시터의 데이터 센싱 마진을 보다 크게 확보할 수 있으며, 데이터 보존력 또는 분극 보존력 등과 같은 강유전적 특성이 개선된 강유전체 커패시터를 형성할 수 있는 할 수 있다.
이하, 본 발명에 따른 바람직한 실시예들에 따른 강유전체 커패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면들에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 또한, 첨부된 도면들에 있어서, 실질적으로 동일하거나 유사한 부재들에 대해서는 동일하거나 유사한 참조 부호를 사용한다. 본 발명에 있어서, 각 층(막), 영역, 패드, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 패턴, 구조물 또는 전극들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴, 구조물 또는 전극들을 구분하기 위한 것이다. 따라서, "제1", "제2" 및/또는 "제3"은 각 층(막), 영역, 패드, 패턴, 구조물 또는 전극들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 강유전체 커패시터의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 2는 기판 상에 하부 구조물을 형성하는 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 기판(200) 상에 하부 구조물을 형성한다. 상기 하부 구조물은 기판(200)에 형성된 제1 및 제2 불순물 영역(235, 240), 게이트 구조물(230), 제1 패드(250), 제2 패드(255), 비트라인(270) 패턴 또는 트랜지스터 등을 포함한다.
이를 구체적으로 설명하면, 셸로우 트렌치 소자 분리(STI) 공정을 수행하여 반도체 기판(200) 상에 소자 분리막(205)을 형성하여 기판(200)을 액티브 영역 및 필드 영역으로 구분한다.
이어서, 열 산화법, 화학기상증착 공정 또는 원자층적층 공정으로 소자 분리막(205)이 형성된 기판(200) 상에 게이트 절연막을 형성한다. 여기서, 상기 게이트 절연막은 실리콘 산화막(SiO2)일 수 도 있고, 상기 실리콘 산화막 보다 높은 유전율을 갖는 물질로 이루어진 박막일 수 도 있다.
상기 게이트 절연막 상에 제1 도전막 및 게이트 마스크를 순차적으로 형성한다. 상기 제1 도전막은 불순물로 도핑된 폴리실리콘으로 구성되며, 이후 게이트 전극으로 패터닝된다. 이어서, 상기 게이트 마스크를 식각마스크로 이용하여 상기 제1 도전막 및 상기 게이트 절연막을 순차적으로 패터닝한다. 이에 따라, 기판(200) 상에는 각기 게이트 절연막 패턴, 게이트 전극 및 게이트 마스크를 포함하는 게이트 구조물(230)들로 형성된다.
이어서, 게이트 구조물(230)들이 형성된 기판(200) 상에 실리콘 질화막을 형성한 후, 이를 이방성 식각하여 각 게이트 구조물(230)들의 양 측벽에 게이트 스페이서(225)를 형성한다.
상기 게이트 스페이서(225)가 형성된 게이트 구조물(230)들을 이온 주입 마스크로 이용하여 게이트 구조물(230)들 사이에 노출되는 기판(200)에 이온 주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행함으로써 기판(200)에 소오스/드레인 영역에 해당되는 제1 불순물 영역(235) 및 제2 불순물 영역(240)을 형성한다.
제1 불순물 영역 및 제2 불순물 영역들(235, 240)은 커패시터를 위한 제1 패 드(250)와 비트 라인을 위한 제2 패드(250)가 각기 접촉되는 커패시터 콘택 영역 및 비트 라인 콘택 영역으로 구분된다. 게이트 구조물(230)들을 덮으면서 기판(200)의 전면에 산화물로 이루어진 제1 층간절연막(245)을 형성한다. 제1 층간절연막(245)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물로 형성된다.
이어서, 화학기계적연마 공정을 수행하여 제1 층간절연막(245)의 상부를 제거함으로써, 제1 층간절연막(245)의 상면을 평탄화시킨다. 본 발명의 일 실시예에 있어서, 제1 층간절연막(245)은 게이트 마스크(220)의 상면으로부터 소정의 높이를 갖게 형성된다.
이어서, 평탄화 공정이 수행된 제1 층간절연막(245) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간절연막(245)을 부분적으로 이방성 식각함으로써, 제1 층간절연막(245)을 관통하여 제1 및 제2 불순물 영역(235, 240)을 노출시키는 제1 콘택홀들(도시되지 않음)을 형성한다. 상기 제1 콘택홀들은 게이트 구조물(230)들에 대하여 자기 정렬(self-alignment)되면서 제1 및 제2 불순물 영역(235, 240)을 노출시킨다. 이후, 상기 제2 포토레지스트 패턴을 애싱 및/또는 스트립 공정을 통하여 제거한 후, 상기 제1 콘택홀들을 매몰하면서 제1 층간절연막(245)을 덮는 제2 도전막을 형성한다. 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성할 수 있다.
이어서, 제1 층간절연막(245)의 상면이 노출될 때까지 제2 도전막을 화학 기계적 연마 공정 또는 에치백 공정을 수행함으로써 상기 제1 콘택홀들 내에 구비되 는 자기 정렬 콘택(SAC) 패드인 제1 패드(250)와 제2 패드(255)를 형성한다. 이에 따라, 제1 패드(250)는 커패시터 콘택 영역에 전기적으로 접촉되며, 제2 패드(255)는 비트 라인 콘택 영역에 전기적으로 접촉된다.
이어서, 제1 및 제2 패드(250, 255)를 포함하는 제1 층간절연막(245) 상에 제2 층간절연막(260)을 형성한다. 제2 층간절연막(260)은 후속하여 형성되는 비트 라인(미도시)과 제1 패드(250)를 전기적으로 절연시키는 역할을 한다. 이어서, 제2 층간절연막(260)에 상기 제1 층간절연막(260)에 매몰된 제2 패드(255)를 노출시키는 제2 콘택홀을 형성한다. 제2 콘택홀은 후속하여 형성되는 비트 라인과 제2 패드(255)를 서로 전기적으로 연결하기 위한 비트 라인 콘택홀에 해당한다.
이어서, 제2 콘택홀을 통해 상기 제2 패드와 전기적으로 연결되는 비트 라인(270)을 형성한다. 비트 라인(270)은 대체로 금속/금속 화합물로 구성된 제1 층 및 금속으로 이루어진 제2 층으로 이루어진다. 이어서, 상기 비트 라인(270)이 형성된 제2 층간절연막(260)을 덮는 제3 층간절연막(275)을 형성한다.
이어서, 제3 층간절연막(275) 및 제2 층간절연막(260)을 부분적으로 식각함으로써, 제1 패드(250)들을 노출시키는 제3 콘택홀(미도시)들을 형성한다.
이어서, 제3 콘택홀들을 매몰하면서 제3 층간절연막(275) 상에 제4 도전막을 형성한 후, 화학기계적 연마공정을 수행하여 제3 콘택홀들에 존재하는 제3 패드(280)를 형성한다. 제3 패드(280)는 대체로 불순물로 도핑된 폴리실리콘으로 이루어지며, 제1 패드(250)와 후속하여 형성되는 하부 전극(미도시)을 서로 연결시키는 역할을 한다.
도 3 하부 구조물을 덮는 절연 구조물을 형성하는 방법을 설명하기 위한 단면도이다.
도 3을 참조하면, 하부 구조물을 덮으면서 기판(200) 상에 절연 구조물(300)을 형성한다. 절연 구조물(300)은 적어도 하나의 층간 절연막(290)과 식각방지막(295)을 포함한다. 상기 식각방지막(295)은 약 10 내지 200Å 정도의 두께로 형성되며, 상기 이후 형성되는 몰드막에 대하여 상대적으로 낮은 식각율을 갖고, 이후 강유전체층의 불안정한 성장 및 부 반응을 방지하기 위한 실리콘 질화물이나 금속 질화물(TiO2, Al2O3)로 형성된다.
도 4는 절연 구조물의 개구에 형성되는 제4 패드를 형성하는 방법을 설명하기 위한 단면도이다.
도 4를 참조하면, 절연 구조물(110)을 부분적으로 식각하여 상기 제3 패드(280)를 노출시키는 제4 콘택홀(도시되지 않음)을 형성한 후, 상기 콘택홀 내에 구비되는 제4 패드(305)를 형성한다. 즉, 상기 절연 구조물을 관통하여 상기 제3 패드와 전기적으로 연결되는 제4 패드(305)가 된다. 상기 제4 패드(305)는 티타늄 알루미늄 질화물(TiAlN) 또는 이리듐 금속을 포함한다.
도 5는 몰드막 패턴을 형성하는 방법을 설명하기 위한 단면도이다.
도 5를 참조하면, 상기 제4 패드(305) 및 절연 구조물(300) 상에 산화물을 증착하여 몰드막(미도시)을 형성한다. 상기 몰드막은 BPSG, PSG, USG, SOG, PE-TEOS 등과 같은 산화물 또는 질화물을 도포하여 형성할 수 있다. 추가적으로 상기 몰드막 상에 식각방지막(미도시)을 더 형성할 수 있다. 본 실시예서는 상기 몰드막은 질화물을 포함하는 것이 바람직하다.
이어서, 몰드막 상에 마스크 패턴(미도시)을 형성한 후 상기 마스크 패턴에 노출된 몰드막을 선택적으로 이방성 식각하여 몰드막에 상기 제4 패드(305)의 표면을 노출시키는 개구(315)들을 형성한다. 그 결과 몰드막은 개구(315)가 형성됨으로 인해 몰드막 패턴(310)으로 형성된다. 이후 마스크 패턴은 제거된다.
도 6은 하부 전극 및 버퍼막 패턴을 형성하는 방법을 설명하기 위한 단면도이다.
도 6을 참조하면, 상기 개구에 의해 노출되는 몰드막 패턴의 측멱, 저면, 제4 패드의 상면 및 상기 몰드막 패턴 상면에 하부 전극층(미도시)을 실리적으로 균일한 두께를 갖도록 형성한다. 상기 하부 전극층은 이리듐, 백금, 루테늄, 팔라듐, 금, 백금-망간 합금, 이리듐-루테늄 합금, 이리듐 산화물, 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO) 등을 사용하여 형성된다.
이어서, 상기 하부 전극층이 형성된 개구부(315)들을 매몰하는 버퍼막(미도시)을 형성한다. 일 예로 버퍼막은 산화물을 증착하여 형성할 수 있고, 다른 예로 포토레지스트를 도포하여 형성할 수 있다. 이어서, 화학 기계적 연마 공정을 수행하여 상기 몰드막 패턴의 상면이 노출될 때까지 상기 결과물들을 식각함으로써 개구(315)들의 내벽에 구비되는 실린더 형상을 갖는 하부 전극(320)이 형성된다. 이와 동시에 상기 하부전극이 형성된 개구(315)들 내에는 버퍼막 패턴(330)이 형성된 다.
도 7을 참조하면, 상기 몰드막 패턴(310) 및 버퍼막 패턴(330)을 순차적으로 제거한다. 그 결과 상기 절연 구조물 상에는 상기 제4 콘택과 전기적으로 연결되고, 실린더 구조를 갖는 하부 전극(320)이 형성된다.
도 8은 강유전체층 및 상부전극층을 형성하는 방법을 설명하기 위한 단면도이다
도 8을 참조하면, 상기 하부 전극(320) 및 절연 구조물 상에 실질적으로 균일한 두께를 갖는 강유전체층(340) 및 상부 전극층(350)을 순차적으로 형성한다.
구체적으로 상기 강유전체층(340)은 유기금속 화학 기상 증착(MOCVD) 공정, 졸-겔 공정, 원자층 적층(ALD) 공정 또는 화학 기상 증착(CVD) 공정을 이용하여 형성한다. 강유전체층(340)은 PZT, SBT, BLT, PLZT 또는 BST 등의 강유전체를 사용하여 형성된다. 또한, 강유전체층(340)은 칼슘, 란탄, 망간 내지 비스무스가 도핑된 PZT, SBT, BLT, PLZT 또는 BST를 사용하여 형성된다. 또한, 강유전체층(340)은 티타늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 아연 산화물 또는 하프늄 산화물 등을 사용하여 형성된다. 바람직하게는, 강유전체층(340)은 하부 전극층(320) 및 절연 구조물(300) 상에 PZT를 유기 금속 화학 기상 증착(MOCVD) 공정으로 증착하여 형성된다. 상기 강유전체층(340)을 형성하는 단계에 있어서, 기판(200)이 수용된 반응 챔버는 약 350∼650℃ 정도의 온도 및 약 1∼10Torr 정도의 압력으로 유지된다.
이어서, 강유전체층(340) 상에 실질적으로 균일한 두께를 갖는 상부 전극층 (350)을 형성한다. 상기 상부 전극은 이리듐, 백금, 루테늄, 팔라듐, 금, 백금-망간 합금, 이리듐-루테늄 합금, 이리듐 산화물, 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO) 등을 사용하여 형성된다.
이어서, 강유전체층(340) 및 상부 전극층(350)을 산소 가스, 질소 가스 또는 이들의 혼합 가스 분위기 하에서 급속 열처리 공정(RTP)으로 열처리하여 상부 전극층(350) 및 강유전체층(340)을 구성하는 물질들을 결정화시킨다. 상기 급속 열처리 공정은 약 500∼650℃ 정도의 온도에서 약 30초∼3분 동안 진행된다.
도 9는 식각 마스크, 상부 전극 및 강유전체 패턴을 형성하는 방법을 설명하기 위한 단면도이다
도 9를 참조하면, 상부 전극층(350) 상에 식각 마스크(360)를 형성한다. 구체적으로 상기 식각 마스크(360)는 상기 상부 전극층(350) 상에 형성되고, 상기 상부 전극층(350)을 상부 전극(355)으로, 강유전체층을 강유전체 패턴(345)으로 분리하기 위해 적용된다.
본 발명의 일 실시예에 따른 상기 식각 마스크(360)는 포토레지스트 패턴으로 이루어진 식각 마스크이다. 상기 식각 마스크는 포토레지스트막을 형성한 후 상기 포토레지스트막에 사진 식각공정을 수행하여 형성된다.
본 발명의 따른 다른 실시예에 따르면, 상기 식각 마스크(360) 하부에 보호막 패턴(362)이 더 개재될 수 있다. 상기 보호막 패턴의 형성방법을 설명하면, 전극층 상에 실질적으로 동일한 두께를 갖는 보호막을 형성한 후 상기 보호막 상에 포토레지스트막을 형성한다. 여기서, 상기 보호막은 실리콘 산화막 또는 실리콘 실화막인 것이 바람직하다. 이어서, 상기 포토레지스트막에 사진 식각공정을 수행하여 식각 마스크인 포토레지스트 패턴을 형성한 후 상기 식각 마스크에 노출된 보호막을 식각한다. 그 결과 식각 마스크와 상부 전극층 사이에는 보호막 패턴(362)이 형성된다. 상기 보호막 패턴(362)은 이후 화학적 기계연마 공정시 상부 전극 및 강유전체 층의 손상을 방지하는 역할을 한다.
이어서, 상기 식각 마스크(360)에 노출된 상부 전극층(350) 및 강유전체층(340)을 순차적으로 식각함으로써 강유전체 패턴(345) 및 하부 전극(355)들이 형성된다. 그 결과 하부 전극(320), 강유전체 패턴(345) 및 상부 전극(355)을 포함하는 강유전체 커패시터가 완성된다.
도 10은 상부 절연막 및 상부 배선을 형성하는 방법을 설명하기 위한 단면도이다.
도 10을 참조하면, 강유전체 커패시터를 형성한 후 상기 식각 마스크를 제거한다. 이어서, 상기 결과물을 덮는 상부 절연막을 형성한다. 상기 상부 절연막은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물로 형성된다.
이어서, 상기 상부 절연막을 상기 상부 전극(355)의 표면을 노출될 때까지 에치백 공정 또는 화학적 기계연마 공정을 수행한다. 그 결과 상기 강유전체 커패시터 사이에 존재하고, 각각의 강유전체 커패시터의 상부 전극들을 절연시키는 상부 절연막 패턴(370)이 형성된다.
상기와 같은 방법으로 형성된 강유전체 커패시터는 실린더 형상을 3차원 적 인 구조를 가지고 있을 뿐만 아니라 보호막 패턴(362)이 추가적으로 개재되어 있어 상기 상부 절연막 패턴(370)을 형성하기 위한 화학적 기계연마 공정을 수행할 때 강유전체 패턴(345)을 손상을 미연해 방지할 수 있다. 즉, 페리 영역에 인접한 강유전체 커패시터는 셀 영역과 페리 영역에서 단차가 발생하더라도 상부 절연막 패턴을 형성하기 위한 화학적 기계연마 공정을 수행할 때 상기 강유전체 패턴(345)이 노출되어 손상되는 문제점이 초래되지 않는다.
도 10을 참조하면, 강유전체 커패시터를 절연시키는 상부 절연막 패턴(370) 상에 상기 강유전체 커패시터에 포함된 상부 전극(355)에 접촉되는 상부 금속 배선(380)을 형성하여 FRAM 장치와 같은 반도체 메모리 장치를 완성한다.
본 발명에 따른 강유전체 커패시터는 실린더 형상의 3차원 적인 구조를 가지고 있을 뿐만 아니라 보호막 패턴이 추가적으로 개재되어 있어 상기 상부 절연막 패턴을 형성하기 위한 화학적 기계연마 공정시 강유전체 패턴의 손상을 미연해 방지할 수 있다. 즉, 페리 영역에 인접한 강유전체 커패시터는 셀 영역과 페리 영역에서 단차가 발생하더라도 상부 절연막 패턴을 형성하기 위한 화학적 기계연마 공정을 수행할 때 상기 강유전체 패턴이 노출되어 손상되는 문제점이 초래되지 않는다.
따라서, 강유전체 패턴으로부터 누설 전류가 발생하는 것을 방지할 수 있으므로 강유전체 커패시터의 전기적 특성을 향상시킬 수 있다. 또한, 상기 강유전체 커패시터를 구비하는 FRAM 장치와 같은 반도체 장치의 신뢰성을 충분하게 확보할 수 있다.
상술한 바에 있어서, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (6)
- 기판 상에 하부 구조물을 형성하는 단계;상기 하부 구조물 상에 절연 구조물을 형성하는 단계;상기 절연 구조물을 관통하여 상기 하부 구조물에 접촉되는 패드를 형성하는 단계;상기 절연 구조물 및 상기 패드 상에 형성되고, 상기 패드와 전기적으로 연결되는 적어도 하나의 실린더 형상을 갖는 하부 전극을 형성하는 단계;상기 절연 구조물 및 하부 전극 상에 실리적으로 균일한 두께를 갖는 강유전체층을 형성하는 단계;상기 강유전체증 상이 실질적으로 균일한 두께를 갖는 상부 전극층을 형성하는 단계;상기 상부 전극층 상에 식각 마스크를 형성하는 단계;상기 식각 마스크에 노출된 상기 상부 전극층 및 강유전체층을 식각하여 상기 상부 전극 및 강유전체 패턴을 형성하는 단계;상기 결과물을 덮는 절연막을 형성하는 단계; 및상기 절연막의 상부에 화학적 기계연마 공정을 수행하여 상기 상부 전극의 표면을 노출시키고, 상기 상부 전극을 절연시키는 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 커패시터를 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 하부 전극을 형성하는 단계는,상기 절연 구조물 및 상기 패드 상에 개구를 갖는 몰드막 패턴을 형성하는 단계;상기 개구부 측벽, 저면 및 상기 몰드막 패턴의 표면상에 실리적으로 균일한 두께를 갖는 하부 전극층을 형성하는 단계;상기 개구부가 충분하게 매립되도록 상기 하부 전극층이 형성된 몰드막 패턴 상에 버퍼막을 형성하는 단계;상기 몰드막 패턴의 상면이 노출되도록 상기 결과물을 화학기계적 연마하여 하부전극 및 상기 하부전극 내에 잔류하는 버퍼막 패턴을 형성하는 단계; 및상기 몰드막 패턴 및 버퍼막 패턴을 제거하는 단계를 포함하는 강유전체 커패시터를 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 패드를 형성하는 단계는,상기 절연 구조물에 상기 하부 구조물을 노출시키는 개구를 형성하는 단계;상기 개구을 채우면서 상기 절연 구조물 상에 도전층을 형성하는 단계; 및상기 도전층을 제거하여 상기 개구를 부분적으로 매립하는 상기 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 커패시터를 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 식각 마스크를 형성하기 전에,상기 상부전극층 상에 보호막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 상부 전극을 형성한 후, 상기 식각 마스크를 제거하는 단계를 더 수행하는 것을 특징으로 하는 강유전체 커패시터를 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 상부 절연막 패턴을 형성한 이후에,상기 상부 절연막 패턴 상에 상기 상부 전극과 전기적으로 연결되는 금속 배선을 형성하는 단계를 더 수행하는 것을 특징으로 하는 강유전체 커패시터를 포함하는 반도체 소자의 제조방법.
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| KR1020050110500A KR20070052808A (ko) | 2005-11-18 | 2005-11-18 | 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법 |
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| KR1020050110500A KR20070052808A (ko) | 2005-11-18 | 2005-11-18 | 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법 |
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|---|---|
| KR20070052808A true KR20070052808A (ko) | 2007-05-23 |
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| KR1020050110500A KR20070052808A (ko) | 2005-11-18 | 2005-11-18 | 강유전체 커패시터를 포함하는 반도체 장치의 제조 방법 |
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| KR (1) | KR20070052808A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8716035B2 (en) | 2009-08-25 | 2014-05-06 | Electronics And Telecommunications Research Institute | Nonvolatile memory cell and method of manufacturing the same |
-
2005
- 2005-11-18 KR KR1020050110500A patent/KR20070052808A/ko not_active Application Discontinuation
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| US8716035B2 (en) | 2009-08-25 | 2014-05-06 | Electronics And Telecommunications Research Institute | Nonvolatile memory cell and method of manufacturing the same |
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