JP4282842B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであり、特に、２Ｔｒ＋２Ｃ型或いは１Ｔｒ＋１Ｃ型のＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）に用いられる強誘電体膜のヒステリシス特性の劣化を防止するための処理方法に特徴のある半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、各種の情報を記録するためにＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）、或いは、ＦＬＡＳＨ（フラッシュ・メモリ）等の半導体記憶装置が用いられており、この内、ＤＲＡＭは読出、書込の速度が速く、また、耐用年数が長いという特長を有するが、揮発性であるため、リフレッシュ動作が必要となり、そのために、常に電源電圧とつながっていなくてはならない。
【０００３】
また、ＳＲＡＭは、電源電圧につなげている限りメモリ内容は消えず、且つ、読出及び書込の速度が速いという特長があるが、セル面積が大きくＤＲＡＭの３〜４倍を要し、高集積化に向かないという問題があり、一方、ＦＬＡＳＨは、不揮発性メモリであるため、リフレッシュ動作を必要としないが、書込速度が遅く、且つ、耐用年数が短いという問題がある。
例えば、書込速度がＤＲＡＭの１００ｎ秒程度に対して、１〜１０ｍ秒を要し、また、耐用年数は、ＤＲＡＭの１０15回に対して、１０5 回程度と大幅に短くなるという問題がある。
【０００４】
近年、この様な問題を全て解決するメモリとして、即ち、リフレッシュ動作の必要がなく、動作速度が速く、且つ、耐用年数の長いメモリとして強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）が注目されている。
このＦｅＲＡＭは、強誘電体膜の分極特性を利用した不揮発性メモリであるためリフレッシュ動作を必要とせず、また、書込及び読出速度がＤＲＡＭと同程度であり、且つ、耐用年数も１０12回以上とＦＬＡＳＨより長いという特長がある。
【０００５】
このＦｅＲＡＭに用いられる強誘電体膜材料としては、ＰＺＴ（ＰｂＺｒx Ｔｉ1-x Ｏ3 ）やＰＬＺＴ（ＬａドープＰＺＴ）等のＰｂを含むペロブスカイト酸化物、或いは、ＳＢＴ等のＢｉ系層状ペロブスカイト酸化物が使用されている。
この様なメモリセルを構成する強誘電体キャパシタに用いる強誘電体薄膜は、スパッタリング法やゾル−ゲル（Ｓｏｌ−Ｇｅｌ）法等によって形成されているので、図１０を参照して従来のＦｅＲＡＭを説明する。
【０００６】
図１０（ａ）参照
図１０（ａ）は従来のＦｅＲＡＭの概略的要部断面図であり、まず、ｎ型シリコン基板４１の所定領域にｐ型ウエル領域４２を形成するとともに、ｎ型シリコン基板４１を選択酸化することによって素子分離酸化膜４３を形成したのち、素子形成領域にゲート絶縁膜４４を介してＷＳｉからなるゲート電極４５を形成し、このゲート電極４５をマスクとしてＡｓ等のイオンを注入することによってｎ- 型ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域４６を形成する。
【０００７】
次いで、全面にＳｉＯ2 膜等を堆積させ、異方性エッチングを施すことによってサイドウォール４７を形成したのち、再び、Ａｓ等をイオン注入することによってｎ+ 型ドレイン領域４８及びｎ+ 型ソース領域４９を形成し、次いで、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）−ＮＳＧ膜等の厚いＳｉＯ2 膜等からなる第１層間絶縁膜５０を形成したのち、ｎ+ 型ドレイン領域４８及びｎ+ 型ソース領域４９に達するコンタクトホールを形成し、このコンタクトホールをＷで埋め込むことによってＷプラグ５１，５２を形成する。
【０００８】
次いで、ＣＶＤ法を用いて全面に薄いＳｉＮ膜５３及びＳｉＯ2 膜５４を堆積させたのち、スパッタリング法によってＴｉＮ膜及びＰｔ膜を堆積させて下部電極５５を形成し、次いで、スパッタリング法を用いてアモルファス状のスパッタＰＺＴ膜を堆積させたのち、６５０〜７５０℃の大気圧酸素雰囲気中において３０〜６０分の熱処理を行うことによって、スパッタＰＺＴ膜をペロブスカイト酸化物として結晶化させることによって、結晶化したＰＺＴ膜５６とする。
【０００９】
次いで、再び、スパッタリング法を用いてＰＺＴ膜５６上にＰｔを堆積させて上部電極５７を形成したのち、大気圧酸素雰囲気中において５００〜６５０℃で３０分間程度の熱処理を行なってＰＺＴ膜５６が受けた損傷を回復したのち、上部電極５７乃至下部電極５５をパターニングすることによって強誘電体キャパシタを形成する。
【００１０】
次いで、全面に薄いＳｉＯ2 膜等からなる第２層間絶縁膜５８を設けたのち、Ｗプラグ５２に達するコンタクトホールを形成するとともに、上部電極５７に対するコンタクトホールを設けたのち、全面にＴｉＮ膜を堆積させてパターニングすることによって局所内部配線（Ｌｏｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ）５９を形成する。
【００１１】
最後に、全面にＴＥＯＳ−ＮＳＧ膜等からなる第３層間絶縁膜６０を形成したのち、Ｗプラグ５１に達するコンタクトホールを形成し、次いで、全面に、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させたのちパターニングすることによってｎ+ 型ドレイン領域４８に接続するビット線６１を形成することによってＦｅＲＡＭの１メモリセルの基本構造が完成する。
なお、ビット線の形成工程でＴｉ膜の存在等に起因して強誘電体キャパシタが劣化するので、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させた後、アニールを行って脱水処理を行う必要がある。
【００１２】
図１０（ｂ）参照
図１０（ｂ）は、図１０（ａ）に示したメモリセルの等価回路図であり、ゲート電極４５はワード線に連なり、一方、強誘電体キャパシタは、ｎ+ 型ソース領域４８と下部電極５５との間に接続され、下部電極５５は下部電極５５を構成するＰｔ配線層を介してプレート線（接地線）に接続されている。
【００１３】
【発明が解決しようとする課題】
しかし、ＦｅＲＡＭの高集積化の進展に伴いメモリセル自体も小さくする必要があるが、そうすると露光時の焦点深度が浅くなる。
したがって、表面の凹凸により、コンタクトホールの形成精度が低下するので、層間絶縁膜を厚くして表面を平坦化する必要が生じ、さらに、多層配線化も必要になってくる。
ここで、図１１を参照して、この様な高集積化ＦｅＲＡＭを説明する。
【００１４】
図１１参照
図１１は、表面を平坦化した場合の高集積化ＦｅＲＡＭの概略的要部断面図であり、局所内部配線５９の形成工程までは、上記の図１０に示したＦｅＲＡＭの場合と全く同様である。
この局所内部配線５９を形成したのち、プラズマＴＥＯＳ膜等を厚く堆積させたのち、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて表面を平坦化して第３層間絶縁膜６０とする。
【００１５】
次いで、Ｗプラグ５１に達するコンタクトホールを形成したのち、コンタクトホールにＣｕを埋め込むことによってＣｕプラグ６２を形成し、次いで、全面に、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させたのちパターニングすることによってｎ+ 型ドレイン領域４８に接続するビット線となる第１層間配線層６３を形成する。
【００１６】
次いで、全面に再びプラズマＴＥＯＳ膜等を厚く堆積させたのち、ＣＭＰ法を用いて研磨することによって表面を平坦化して第４層間絶縁膜６４とし、次いで、第１層間配線層６３に達するコンタクトホールを形成したのち、コンタクトホールにＣｕを埋め込むことによってＣｕプラグ６５を形成し、次いで、再び全面に、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させたのちパターニングすることによってＣｕプラグ６５を介して第１層間配線層６３に接続する第２層間配線層６６を形成することによってＦｅＲＡＭの１メモリセルの基本構造が完成する。
【００１７】
しかし、本発明者は、この様な高集積化ＦｅＲＡＭにおいては、第３層間絶縁膜６０の厚さが２μｍ程度と厚くなり、それに伴って強誘電体キャパシタの残留分極量（２Ｐr ）が急激に劣化する問題があることを発見した。
なお、図１０（ａ）に示したＦｅＲＡＭの場合には、第３層間絶縁膜６０の厚さは０．２μｍ（＝２００ｎｍ）程度であり、この場合には、層間絶縁膜に起因する強誘電体キャパシタの劣化は特に生じなかった。
【００１８】
図１２参照
図１２は、高集積化ＦｅＲＡＭの問題点の説明図であり、残留分極量は印加電圧が大きくなるに連れて大きくなるが、上述の様に強誘電体膜が劣化した場合、大きな印加電圧における残留分極量２Ｐr1及び小さな印加電圧における残留分極量２Ｐr2ともに所期の値よりも大幅に小さくなるという問題がある。
【００１９】
また、この様なキャパシタの劣化現象は、高度な製造技術を必要とするプラグ上に高誘電体膜を利用した微小キャパシタを形成する場合や、キャパシタを垂直に加工した構造により微細化を図る場合にも生ずることになる。
【００２０】
したがって、本発明は、Ｐｔ、Ｉｒ、或いは、Ｒｕの内のいずれか一つ或いはそれらの合金を含んだ電極の触媒作用による強誘電体キャパシタ或いは高誘電体キャパシタの劣化を防止することを目的とする。
【００２１】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
（１）本発明は、強誘電体膜或いは高誘電体膜のいずれかからなる誘電体膜１を用いるとともに、電極２，３としてＰｔ、Ｉｒ、或いは、Ｒｕの内のいずれか一つ或いはそれらの合金を含んだキャパシタ４を有する半導体装置の製造方法において、誘電体膜１に接する、Ｐｔ、Ｉｒ、或いは、Ｒｕの内のいずれか一つ或いはそれらの合金を含んだ電極２，３を堆積させた以降に、少なくとも一度、ＣＯを含んだ非プラズマガス雰囲気５中で熱処理を行うことを特徴とする。
【００２２】
この様に、キャパシタ４を構成する上部電極３の堆積工程以降に、少なくとも一度、例えば、上部電極３の堆積工程後、層間絶縁膜の堆積工程後、或いは、ビット線等を構成する配線材料の堆積後等のいずれか或いは全工程において、ＣＯを含んだ非プラズマガス雰囲気５中で熱処理を行うことにより、キャパシタ４の劣化を防止することができる。
【００２３】
即ち、本発明者が鋭意研究を重ねた結果、層間絶縁膜を厚くした場合の強誘電体キャパシタ４等の劣化は、プラズマＴＥＯＳ膜或いはＯ3 −ＴＥＯＳ膜等の層間絶縁膜に含まれる水分が原因であることをつきとめ、この水分が触媒作用のあるＰｔ、Ｉｒ、或いは、Ｒｕによって、
２Ｈ2 Ｏ→２Ｈ2 ＋Ｏ2
に分解され、発生したＨ2 が強誘電体膜を劣化させることを見い出したことによるものである。
【００２４】
また、上部電極３の堆積工程後のいずれかの時期に、ＣＯを含んだ非プラズマガス雰囲気５中で熱処理を行うことによって、電極２，３を構成するＰｔ、Ｉｒ、或いは、Ｒｕの触媒作用を抑制し、それによって、誘電体膜１の劣化を防止するものであり、複数の工程でＣＯを含んだ非プラズマガス雰囲気中で熱処理を行うことによって、各製造工程において飛散消失したＣＯを補給することができることを発見したことによるものである。
なお、「Ｐｔ、Ｉｒ、或いは、Ｒｕの内のいずれか一つ或いはそれらの合金を含んだ電極」は、誘電体膜１の少なくとも一方に設けていれば良いものであり、また、Ｐｔ／ＩｒＯ２等の積層構造膜も含むものである。
【００２５】
（２）また、本発明は、強誘電体膜或いは高誘電体膜のいずれかからなる誘電体膜１を用いるとともに、電極２，３としてＰｔ、Ｉｒ、或いは、Ｒｕの内のいずれか一つ或いはそれらの合金を含んだキャパシタ４を有する半導体装置の製造方法において、誘電体膜１に接する、Ｐｔ、Ｉｒ、或いは、Ｒｕの内のいずれか一つ或いはそれらの合金を含んだ電極２，３を堆積させた以降の前記キャパシタのパターニング工程、層間絶縁膜の堆積工程、或いは、配線材料のパターニング工程の内の少なくとも一つの製造工程において、製造工程の雰囲気中にＣＯを添加することを特徴とする。
【００２６】
この様に、Ｐｔ、Ｉｒ、或いは、Ｒｕの触媒作用を抑制するためには、上部電極３を堆積させた以降の製造工程の内の少なくとも一つの製造工程、例えば、キャパシタ４のパターニング工程、層間絶縁膜の堆積工程、或いは、ビット線等を構成する配線材料のパターニング工程において、製造工程の雰囲気中にＣＯを添加しても効果があるものである。
また、この工程は、上記の（１）の工程と組み合わせて用いても良いものである。
【００２９】
【発明の実施の形態】
ここで、図２及び図７を参照して、本発明の第１の実施の形態を説明するが、まず、図２乃至図６を参照して、本発明の第１の実施の形態の製造工程を説明する。
なお、図２乃至図６は、本発明の第２及び第３の実施の形態の製造工程と同一であるので共通化して示している。
図２（ａ）参照
まず、従来のＦｅＲＡＭの製造工程と同様に、ｎ型シリコン基板１１の所定領域にｐ型ウエル領域１２を形成するとともに、ｎ型シリコン基板１１を選択酸化することによって素子分離酸化膜１３を形成したのち、素子形成領域にゲート絶縁膜１４を介してＷＳｉからなるゲート電極１５を形成し、このゲート電極１５をマスクとしてＡｓ等のイオンを注入することによってｎ- 型ＬＤＤ領域１６を形成する。
【００３０】
次いで、全面にＳｉＯ2 膜等を堆積させ、異方性エッチングを施すことによってサイドウォール１７を形成したのち、再び、Ａｓ等をイオン注入することによってｎ+ 型ドレイン領域１８及びｎ+ 型ソース領域１９を形成し、次いで、プラズマＴＥＯＳ膜からなる第１層間絶縁膜２０を形成したのち、ｎ+ 型ドレイン領域１８及びｎ+ 型ソース領域１９に達するコンタクトホールを形成し、次いで、このコンタクトホールをＷで埋め込んだ後、ＣＭＰ法によってコンタクトホール以外の領域に堆積したＷ膜を除去してコンタクトホールを充填するＷプラグ２１，２２を形成する。
【００３１】
次いで、ＣＶＤ法を用いて全面に薄いＳｉＮ膜２３及びＳｉＯ2 膜２４を堆積させたのち、スパッタリング法によって、例えば、厚さが、２０ｎｍのＴｉ膜と、例えば、厚さが、２００ｎｍのＰｔ膜を順次堆積させて下部電極２５を形成し、次いで、Ｐｂ1.1 Ｚｒ0.53Ｔｉ0.47Ｏ3 組成の円板をターゲットとして用いて、ＡｒとＯ2 の流量比がＡｒ：Ｏ2 ＝８：２のプロセスガスを流して０．０２Ｔｏｒｒとした状態で、５０ＷのＲＦパワーを印加して室温において、膜厚が２００〜４００ｎｍのスパッタＰＺＴ膜を成膜する。
このスパッタＰＺＴ膜は、成膜した状態においてはアモルファス状態である。
【００３２】
次いで、例えば、６５０℃の大気圧酸素雰囲気中において３０分間の熱処理を行うことによって、スパッタＰＺＴ膜をペロブスカイト酸化物として結晶化させて結晶化したＰＺＴ膜２６とする。
【００３３】
次いで、再びスパッタリング法を用いて結晶化したＰＺＴ膜２６上に、厚さが、例えば、２００ｎｍのＰｔを堆積させて上部電極２７としたのち、５００℃の大気圧酸素雰囲気中において３０分間の熱処理を行うことによって、上部電極２７の堆積工程において、ＰＺＴ膜２６が受けた損傷を回復させる。
【００３４】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理することによって、上部電極２７及び下部電極２５を構成するＰｔの触媒作用を抑制する。
なお、目的は異なるものの、白金族金属を電極として用いた強誘電体キャパシタの電気的特性を改善するために酸素を含むプラズマ雰囲気中に強誘電体キャパシタを晒すことは知られており（必要ならば、特開平１０−２３３４８９号公報参照）、具体例は示されていないものの、酸素源としてＣＯ或いはＣＯ2 が例示されている。
【００３５】
図２（ｂ）参照
次いで、Ａｒ及びＣｌ2 からなるエッチガス中にＣＯを分圧として０．１ｍＴｏｒｒ添加したガスを用いて反応性イオンエッチングを施すことによって上部電極２７乃至下部電極２５をエッチングすることによって、所期の容量の強誘電体キャパシタを構成する。
【００３６】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理することによって、強誘電体キャパシタを熱処理し、Ｐｔの触媒作用を抑制する。
【００３７】
図３（ｃ）参照
次いで、全面に、例えば、ＣＶＤ法を用いて、雰囲気中にＣＯを分圧として０．５Ｔｏｒｒ添加した原料ガスを用いて、例えば、厚さが２００ｎｍのＳｉＯ2 膜からなる第１層間絶縁膜２８を堆積させる。
【００３８】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理を行う。
次いで、Ｗプラグ２２に達するコンタクトホール２９を形成するとともに、上部電極２７に対するコンタクトホール３０を形成する。
【００３９】
図３（ｄ）参照
次いで、全面にスパッタリング法を用いて、例えば、厚さが、１００ｎｍのＴｉＮ膜を堆積させてパターニングすることによって、Ｗプラグ２２及び上部電極２７を接続する局所内部配線３１を形成する。
【００４０】
図４（ｅ）参照
次いで、雰囲気中にＣＯを分圧として０．５Ｔｏｒｒ添加した状態で、全面にプラズマＴＥＯＳ膜を、例えば、１８００ｎｍの厚に堆積させて、第３層間絶縁膜３２を形成する。
【００４１】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理を行う。
【００４２】
図４（ｆ）参照
次いで、ＣＭＰ法を用いて第３層間絶縁膜３２の表面を平坦化したのち、Ｗプラグ２１に対するコンタクトホール３３を形成する。
なお、上記の第３層間絶縁膜３２の堆積直後のアニール工程は、表面研磨工程の直後に行っても良いものである。
【００４３】
図５（ｇ）参照
次いで、ＥＣＤ（Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｄｅｐｏｓｉｔｉｏｎ）法を用いてコンタクトホール３３を完全に埋め込むようにＣｕ層を堆積させたのち、コンタクトホール３３以外の領域に堆積したＣｕ層をＣＭＰ法によって除去してＣｕプラグ３４を形成する。
【００４４】
図５（ｈ）参照
次いで、再びスパッタリング法を用いて、例えば、厚さが５０ｎｍのＴｉＮ膜、６００ｎｍのＡｌ膜、５０ｎｍのＴｉ膜、及び、１００ｎｍのＴｉＮ膜を順次堆積させたのち、Ｃｌ2 及びＢＣｌ3 からなるエッチガス中にＣＯを分圧として０．２ｍＴｏｒｒ添加したガスを用いて反応性イオンエッチングを施すことによってビット線となる第１層間配線層３５を形成する。
【００４５】
図６（ｉ）参照
次いで、再び、雰囲気中にＣＯを分圧として０．２Ｔｏｒｒ添加した状態で、全面にプラズマＴＥＯＳ膜を、例えば、１８００ｎｍの厚に堆積させて、第４層間絶縁膜３６を形成する。
【００４６】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理を行う。
【００４７】
次いで、再び、ＣＭＰ法を用いて第４層間絶縁膜３６の表面を平坦化したのち、第１層間配線層に対するコンタクトホール形成し、次いで、再び、ＥＣＤ法を用いてコンタクトホールを完全に埋め込むようにＣｕ層を堆積させたのち、コンタクトホール以外の領域に堆積したＣｕ層をＣＭＰ法によって除去してＣｕプラグ３７を形成する。
なお、上記の第４層間絶縁膜３６の堆積直後のアニール工程は、表面研磨工程の直後に行っても良いものである。
【００４８】
次いで、再びスパッタリング法を用いて、例えば、厚さが５０ｎｍのＴｉＮ膜、６００ｎｍのＡｌ膜、５０ｎｍのＴｉ膜、及び、１００ｎｍのＴｉＮ膜を順次堆積させたのち、Ｃｌ2 及びＢＣｌ3 からなるエッチガス中にＣＯを分圧として０．１ｍＴｏｒｒ添加したガスを用いて反応性イオンエッチングを施すことによってＣｕプラグ３７を介して第１層間配線層３５と接続する第２層間配線層３８を形成することによって、ＦｅＲＡＭの基本構成が完成する。
【００４９】
図７参照
図７は、この様にして形成した本発明の第１の実施の形態のＦｅＲＡＭの残留分極量特性の説明図であり、３Ｖの電圧を印加した場合の残留分極量（２Ｐr ）の平均値は、約１０μＣ／ｃｍ2 となり、ＣＯ処理を施さなかった従来例の残留分極量（２Ｐr ）≒６μＣ／ｃｍ2 に比べて大幅な改善が見られた。
【００５０】
また、５Ｖの電圧を印加した場合の残留分極量（２Ｐr ）の平均値は、約１７μＣ／ｃｍ2 となり、ＣＯ処理を施さなかった従来例の残留分極量（２Ｐr ）≒１３μＣ／ｃｍ2 に比べて大幅な改善が見られた。
【００５１】
この様に、本発明の第１の実施の形態においては、Ｐｔからなる上部電極堆積後の各工程においてＣＯを含むガス雰囲気中において処理を行っているので、上部電極２７及び下部電極２５を構成するＰｔの触媒作用、即ち、水分（２Ｈ2 Ｏ）を水素（２Ｈ2 ）と酸素（Ｏ2 ）に分解する触媒作用を抑制することができ、特に、複数の工程で行っているので、各製造工程においてＣＯが拡散消失しても新たにＣＯを供給することができ、Ｐｔの触媒作用を一連の製造工程を通して抑制することができるので、強誘電体キャパシタ特性の劣化を低減することができる。
【００５２】
次に、再び図２乃至図６及び図８を参照して本発明の第２の実施の形態を説明するが、電極としてＰｔに代わりにＩｒを用いた以外の構成、製造条件は上記の第１の実施の形態と全く同様である。
図２（ａ）参照
まず、上記の第１の実施の形態と全く同様に、ｎ型シリコン基板１１の所定領域にｐ型ウエル領域１２を形成するとともに、ｎ型シリコン基板１１を選択酸化することによって素子分離酸化膜１３を形成したのち、素子形成領域にゲート絶縁膜１４を介してＷＳｉからなるゲート電極１５を形成し、このゲート電極１５をマスクとしてＡｓ等のイオンを注入することによってｎ- 型ＬＤＤ領域１６を形成する。
【００５３】
次いで、全面にＳｉＯ2 膜等を堆積させ、異方性エッチングを施すことによってサイドウォール１７を形成したのち、再び、Ａｓ等をイオン注入することによってｎ+ 型ドレイン領域１８及びｎ+ 型ソース領域１９を形成し、次いで、プラズマＴＥＯＳ膜からなる第１層間絶縁膜２０を形成したのち、ｎ+ 型ドレイン領域１８及びｎ+ 型ソース領域１９に達するコンタクトホールを形成し、次いで、このコンタクトホールをＷで埋め込んだ後、コンタクトホール以外の領域に堆積したＷ膜をＣＭＰ法によって除去することによってコンタクトホールを充填するＷプラグ２１，２２を形成する。
【００５４】
次いで、ＣＶＤ法を用いて全面に薄いＳｉＮ膜２３及びＳｉＯ2 膜２４を堆積させたのち、スパッタリング法によって、例えば、厚さが、２０ｎｍのＴｉ膜及び例えば、厚さが、２００ｎｍのＩｒ膜を順次堆積させて下部電極２５を形成し、次いで、Ｐｂ1.1 Ｚｒ0.53Ｔｉ0.47Ｏ3 組成の円板をターゲットとして用いて、ＡｒとＯ2 の流量比がＡｒ：Ｏ2 ＝８：２のプロセスガスを流して０．０２Ｔｏｒｒとした状態で、５０ＷのＲＦパワーを印加して室温において、膜厚が２００〜４００ｎｍのスパッタＰＺＴ膜を成膜する。
このスパッタＰＺＴ膜は、成膜した状態においてはアモルファス状態である。
【００５５】
次いで、５００〜８００℃、例えば、６５０℃の大気圧酸素雰囲気中において３０分間の熱処理を行うことによって、スパッタＰＺＴ膜をペロブスカイト酸化物として結晶化させて結晶化したＰＺＴ膜２６とする。
【００５６】
次いで、再びスパッタリング法を用いて結晶化したＰＺＴ膜２６上に、厚さが、例えば、２００ｎｍのＩｒを堆積させて上部電極２７としたのち、５００℃の大気圧酸素雰囲気中において３０分間の熱処理を行うことによって、上部電極２７の堆積工程において、ＰＺＴ膜２６が受けた損傷を回復させる。
【００５７】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理することによって、上部電極２７及び下部電極２５を構成するＩｒの触媒作用を抑制する。
【００５８】
図２（ｂ）参照
次いで、Ａｒ及びＣｌ2 からなるエッチガス中にＣＯを分圧として０．１ｍＴｏｒｒ添加したガスを用いて反応性イオンエッチングを施すことによって上部電極２７乃至下部電極２５をエッチングすることによって、所期の容量の強誘電体キャパシタを構成する。
【００５９】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理することによって、強誘電体キャパシタを熱処理し、Ｉｒの触媒作用を抑制する。
【００６０】
図３（ｃ）参照
以降は、上記の第１の実施の形態と全く同様に、全面に、例えば、ＣＶＤ法を用いて、雰囲気中にＣＯを分圧として０．５Ｔｏｒｒ添加した原料ガスを用いて、例えば、厚さが２００ｎｍのＳｉＯ2 膜からなる第１層間絶縁膜２８を堆積させる。
【００６１】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理を行う。
次いで、Ｗプラグ２２に達するコンタクトホール２９を形成するとともに、上部電極２７に対するコンタクトホール３０を形成する。
【００６２】
図３（ｄ）参照
次いで、全面にスパッタリング法を用いて、例えば、厚さが、１００ｎｍのＴｉＮ膜を堆積させてパターニングすることによって、Ｗプラグ２２及び上部電極２７を接続する局所内部配線３１を形成する。
【００６３】
図４（ｅ）参照
次いで、雰囲気中にＣＯを分圧として０．５Ｔｏｒｒ添加した状態で、全面にプラズマＴＥＯＳ膜を、例えば、１８００ｎｍの厚に堆積させて、第３層間絶縁膜３２を形成する。
【００６４】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理を行う。
【００６５】
図４（ｆ）参照
次いで、ＣＭＰ法を用いて第３層間絶縁膜３２の表面を平坦化したのち、Ｗプラグ２１に対するコンタクトホール３３を形成する。
なお、上記の第３層間絶縁膜３２の堆積直後のアニール工程は、表面研磨工程の直後に行っても良いものである。
【００６６】
図５（ｇ）参照
次いで、ＥＣＤ法を用いてコンタクトホール３３を完全に埋め込むようにＣｕ層を堆積させたのち、コンタクトホール３３以外の領域に堆積したＣｕ層をＣＭＰ法によって除去してＣｕプラグ３４を形成する。
【００６７】
図５（ｈ）参照
次いで、再びスパッタリング法を用いて、例えば、厚さが５０ｎｍのＴｉＮ膜、６００ｎｍのＡｌ膜、５０ｎｍのＴｉ膜、及び、１００ｎｍのＴｉＮ膜を順次堆積させたのち、Ｃｌ2 及びＢＣｌ3 からなるエッチガス中にＣＯを分圧として０．２ｍＴｏｒｒ添加したガスを用いて反応性イオンエッチングを施すことによってビット線となる第１層間配線層３５を形成する。
【００６８】
図６（ｉ）参照
次いで、再び、雰囲気中にＣＯを分圧として０．２Ｔｏｒｒ添加した状態で、全面にプラズマＴＥＯＳ膜を、例えば、１８００ｎｍの厚に堆積させて、第４層間絶縁膜３６を形成する。
【００６９】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理を行う。
【００７０】
次いで、再び、ＣＭＰ法を用いて第４層間絶縁膜３６の表面を平坦化したのち、第１層間配線層に対するコンタクトホール形成し、次いで、再び、ＥＣＤ法を用いてコンタクトホールを完全に埋め込むようにＣｕ層を堆積させたのち、コンタクトホール以外の領域に堆積したＣｕ層をＣＭＰ法によって除去してＣｕプラグ３７を形成する。
なお、上記の第４層間絶縁膜３６の堆積直後のアニール工程は、表面研磨工程の直後に行っても良いものである。
【００７１】
次いで、再びスパッタリング法を用いて、例えば、厚さが５０ｎｍのＴｉＮ膜、６００ｎｍのＡｌ膜、５０ｎｍのＴｉ膜、及び、１００ｎｍのＴｉＮ膜を順次堆積させたのち、Ｃｌ2 及びＢＣｌ3 からなるエッチガス中にＣＯを分圧として０．１ｍＴｏｒｒ添加したガスを用いて反応性イオンエッチングを施すことによってＣｕプラグ３７を介して第１層間配線層３５と接続する第２層間配線層３８を形成することによって、ＦｅＲＡＭの基本構成が完成する。
【００７２】
図８参照
図８は、この様にして形成した本発明の第２の実施の形態のＦｅＲＡＭの残留分極量特性の説明図であり、３Ｖの電圧を印加した場合の残留分極量（２Ｐr ）の平均値は、約９．５μＣ／ｃｍ2 となり、ＣＯ処理を施さなかった従来例の残留分極量（２Ｐr ）≒５．５μＣ／ｃｍ2 に比べて大幅な改善が見られた。
【００７３】
また、５Ｖの電圧を印加した場合の残留分極量（２Ｐr ）の平均値は、約１５μＣ／ｃｍ2 となり、ＣＯ処理を施さなかった従来例の残留分極量（２Ｐr ）≒１２μＣ／ｃｍ2 に比べて大幅な改善が見られた。
【００７４】
この様に、本発明の第２の実施の形態においては、Ｉｒからなる上部電極堆積後の各工程においてＣＯを含むガス雰囲気中において処理を行っているので、上部電極２７及び下部電極２５を構成するＩｒの触媒作用、即ち、水分（２Ｈ2 Ｏ）を水素（２Ｈ2 ）と酸素（Ｏ2 ）に分解する触媒作用を抑制することができ、特に、複数の工程で行っているので、各製造工程においてＣＯが拡散消失しても新たにＣＯを供給することができ、Ｉｒの触媒作用を一連の製造工程を通して抑制することができるので、強誘電体キャパシタ特性の劣化を低減することができる。
【００７５】
次に、再び図２乃至図６及び図９を参照して本発明の第３の実施の形態を説明するが、電極としてＰｔに代わりにＲｕを用いた以外の構成、製造条件は上記の第１の実施の形態と全く同様である。
図２（ａ）参照
まず、上記の第１の実施の形態と全く同様に、ｎ型シリコン基板１１の所定領域にｐ型ウエル領域１２を形成するとともに、ｎ型シリコン基板１１を選択酸化することによって素子分離酸化膜１３を形成したのち、素子形成領域にゲート絶縁膜１４を介してＷＳｉからなるゲート電極１５を形成し、このゲート電極１５をマスクとしてＡｓ等のイオンを注入することによってｎ- 型ＬＤＤ領域１６を形成する。
【００７６】
次いで、全面にＳｉＯ2 膜等を堆積させ、異方性エッチングを施すことによってサイドウォール１７を形成したのち、再び、Ａｓ等をイオン注入することによってｎ+ 型ドレイン領域１８及びｎ+ 型ソース領域１９を形成し、次いで、プラズマＴＥＯＳ膜からなる第１層間絶縁膜２０を形成したのち、ｎ+ 型ドレイン領域１８及びｎ+ 型ソース領域１９に達するコンタクトホールを形成し、次いで、このコンタクトホールをＷで埋め込んだ後、コンタクトホール以外の領域の堆積したＷ膜をＣＭＰ法によって除去することによってコンタクトホールを充填するＷプラグ２１，２２を形成する。
【００７７】
次いで、ＣＶＤ法を用いて全面に薄いＳｉＮ膜２３及びＳｉＯ2 膜２４を堆積させたのち、スパッタリング法によって、例えば、厚さが、２０ｎｍのＴｉ膜と、例えば、厚さが、２００ｎｍのＲｕ膜を順次堆積させて下部電極２５を形成し、次いで、Ｐｂ1.1 Ｚｒ0.53Ｔｉ0.47Ｏ3 組成の円板をターゲットとして用いて、ＡｒとＯ2 の流量比がＡｒ：Ｏ2 ＝８：２のプロセスガスを流して０．０２Ｔｏｒｒとした状態で、５０ＷのＲＦパワーを印加して室温において、膜厚が２００〜４００ｎｍのスパッタＰＺＴ膜を成膜する。
このスパッタＰＺＴ膜は、成膜した状態においてはアモルファス状態である。
【００７８】
次いで、５００〜８００℃、例えば、６５０℃の大気圧酸素雰囲気中において３０分間の熱処理を行うことによって、スパッタＰＺＴ膜をペロブスカイト酸化物として結晶化させて結晶化したＰＺＴ膜２６とする。
【００７９】
次いで、再びスパッタリング法を用いて結晶化したＰＺＴ膜２６上に、厚さが、例えば、２００ｎｍのＲｕを堆積させて上部電極２７としたのち、５００℃の大気圧酸素雰囲気中において３０分間の熱処理を行うことによって、上部電極２７の堆積工程において、ＰＺＴ膜２６が受けた損傷を回復させる。
【００８０】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理することによって、上部電極２７及び下部電極２５を構成するＲｕの触媒作用を抑制する。
【００８１】
図２（ｂ）参照
次いで、Ａｒ及びＣｌ2 からなるエッチガス中にＣＯを分圧として０．１ｍＴｏｒｒ添加したガスを用いて反応性イオンエッチングを施すことによって上部電極２７乃至下部電極２５をエッチングすることによって、所期の容量の強誘電体キャパシタを構成する。
【００８２】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理することによって、強誘電体キャパシタを熱処理し、Ｒｕの触媒作用を抑制する。
【００８３】
図３（ｃ）参照
以降は、上記の第１の実施の形態と全く同様に、全面に、例えば、ＣＶＤ法を用いて、雰囲気中にＣＯを分圧として０．５Ｔｏｒｒ添加した原料ガスを用いて、例えば、厚さが２００ｎｍのＳｉＯ2 膜からなる第１層間絶縁膜２８を堆積させる。
【００８４】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理を行う。
次いで、Ｗプラグ２２に達するコンタクトホール２９を形成するとともに、上部電極２７に対するコンタクトホール３０を形成する。
【００８５】
図３（ｄ）参照
次いで、全面にスパッタリング法を用いて、例えば、厚さが、１００ｎｍのＴｉＮ膜を堆積させてパターニングすることによって、Ｗプラグ２２及び上部電極２７を接続する局所内部配線３１を形成する。
【００８６】
図４（ｅ）参照
次いで、雰囲気中にＣＯを分圧として０．５Ｔｏｒｒ添加した状態で、全面にプラズマＴＥＯＳ膜を、例えば、１８００ｎｍの厚に堆積させて、第３層間絶縁膜３２を形成する。
【００８７】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理を行う。
【００８８】
図４（ｆ）参照
次いで、ＣＭＰ法を用いて第３層間絶縁膜３２の表面を平坦化したのち、Ｗプラグ２１に対するコンタクトホール３３を形成する。
なお、上記の第３層間絶縁膜３２の堆積直後のアニール工程は、表面研磨工程の直後に行っても良いものである。
【００８９】
図５（ｇ）参照
次いで、ＥＣＤ法を用いてコンタクトホール３３を完全に埋め込むようにＣｕ層を堆積させたのち、コンタクトホール３３以外の領域に堆積したＣｕ層をＣＭＰ法によって除去してＣｕプラグ３４を形成する。
【００９０】
図５（ｈ）参照
次いで、再びスパッタリング法を用いて、例えば、厚さが５０ｎｍのＴｉＮ膜、６００ｎｍのＡｌ膜、５０ｎｍのＴｉ膜、及び、１００ｎｍのＴｉＮ膜を順次堆積させたのち、Ｃｌ2 及びＢＣｌ3 からなるエッチガス中にＣＯを分圧として０．２ｍＴｏｒｒ添加したガスを用いて反応性イオンエッチングを施すことによってビット線となる第１層間配線層３５を形成する。
【００９１】
図６（ｉ）参照
次いで、再び、雰囲気中にＣＯを分圧として０．２Ｔｏｒｒ添加した状態で、全面にプラズマＴＥＯＳ膜を、例えば、１８００ｎｍの厚に堆積させて、第４層間絶縁膜３６を形成する。
【００９２】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理を行う。
【００９３】
次いで、再び、ＣＭＰ法を用いて第４層間絶縁膜３６の表面を平坦化したのち、第１層間配線層に対するコンタクトホール形成し、次いで、再び、ＥＣＤ法を用いてコンタクトホールを完全に埋め込むようにＣｕ層を堆積させたのち、コンタクトホール以外の領域に堆積したＣｕ層をＣＭＰ法によって除去してＣｕプラグ３７を形成する。
なお、上記の第４層間絶縁膜３６の堆積直後のアニール工程は、表面研磨工程の直後に行っても良いものである。
【００９４】
次いで、再びスパッタリング法を用いて、例えば、厚さが５０ｎｍのＴｉＮ膜、６００ｎｍのＡｌ膜、５０ｎｍのＴｉ膜、及び、１００ｎｍのＴｉＮ膜を順次堆積させたのち、Ｃｌ2 及びＢＣｌ3 からなるエッチガス中にＣＯを分圧として０．１ｍＴｏｒｒ添加したガスを用いて反応性イオンエッチングを施すことによってＣｕプラグ３７を介して第１層間配線層３５と接続する第２層間配線層３８を形成することによって、ＦｅＲＡＭの基本構成が完成する。
【００９５】
図９参照
図９は、この様にして形成した本発明の第３の実施の形態のＦｅＲＡＭの残留分極量特性の説明図であり、３Ｖの電圧を印加した場合の残留分極量（２Ｐr ）の平均値は、約８μＣ／ｃｍ2 となり、ＣＯ処理を施さなかった従来例の残留分極量（２Ｐr ）≒５μＣ／ｃｍ2 に比べて大幅な改善が見られた。
【００９６】
また、５Ｖの電圧を印加した場合の残留分極量（２Ｐr ）の平均値は、約１４μＣ／ｃｍ2 となり、ＣＯ処理を施さなかった従来例の残留分極量（２Ｐr ）≒１１μＣ／ｃｍ2 に比べて大幅な改善が見られた。
【００９７】
この様に、本発明の第３の実施の形態においては、Ｒｕからなる上部電極堆積後の各工程においてＣＯを含むガス雰囲気中において処理を行っているので、上部電極２７及び下部電極２５を構成するＲｕの触媒作用、即ち、水分（２Ｈ2 Ｏ）を水素（２Ｈ2 ）と酸素（Ｏ2 ）に分解する触媒作用を抑制することができ、特に、複数の工程で行っているので、各製造工程においてＣＯが拡散消失しても新たにＣＯを供給することができ、Ｒｕの触媒作用を一連の製造工程を通して抑制することができるので、強誘電体キャパシタ特性の劣化を低減することができる。
【００９８】
次に、上記の第１乃至第３の実施の形態の変形例を説明する。
再び、図２（ａ）参照
図２（ａ）に示すように、下部電極２５、ＰＺＴ膜２６、及び、上部電極２７を堆積したのち、例えば、９６％の濃度のＨ2 ＳＯ4 原液を純水で０．１％に希釈した溶液中に、例えば、１分間浸漬したのち、図２（ｂ）以降に示した工程を行う。
【００９９】
この様に、上部電極２７及び下部電極２５をＨ2 ＳＯ4 を含む溶液中に浸漬することによって、Ｐｔ、Ｉｒ、或いは、Ｒｕの触媒作用、即ち、水（２Ｈ2 Ｏ）を水素（２Ｈ2 ）と酸素（Ｏ2 ）に分解する触媒作用を抑制することができるので、強誘電体キャパシタの劣化を防止することができる。
なお、図２（ｂ）以降の工程においては、必ずしもＣＯ処理を行う必要はなく、従来例と同様の構成を採用しても良いものである。
【０１００】
なお、強誘電体キャパシタを形成する際に、Ｈ2 ＳＯ4 を含む溶液中でＰｔ電極をエッチング除去することも提案されているが（必要ならば、特開平１１−１６３２７３号公報参照）、これはあくまでもエッチング液として用いるものであり、エッチング現象を実質的に伴わない本発明の浸漬工程とは基本的に異なるものである。
【０１０１】
再び、図２（ｂ）参照
また、図２（ｂ）に示す様に、強誘電体キャパシタをパターニングした後に、例えば、９６％の濃度のＨ2 ＳＯ4 原液を純水で０．１％に希釈した溶液中に、例えば、１分間浸漬したのち、図３（ｃ）以降に示した工程を行っても良いものである。
【０１０２】
この場合も、上部電極２７及び下部電極２５をＨ2 ＳＯ4 を含む溶液中に浸漬することによって、Ｐｔ、Ｉｒ、或いは、Ｒｕの触媒作用、即ち、水（２Ｈ2 Ｏ）を水素（２Ｈ2 ）と酸素（Ｏ2 ）に分解する触媒作用を抑制することができるので、強誘電体キャパシタの劣化を防止することができる。
なお、この工程の前の図２（ａ）の工程においても、上述のようにＨ2 ＳＯ4 を含む溶液中に浸漬しても良いし、或いは、図３（ｃ）以降の工程においては、必ずしもＣＯ処理を行う必要はなく、従来例と同様の構成を採用しても良いものである。
【０１０３】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に示した構成・条件に限られるものでなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、強誘電体膜としてＰＺＴを用いているが、ＰＺＴに限られるものではなくＰＺ，ＰＴ，ＰＬＺＴ等のＰｂを含むペロブスカイト酸化物一般にも適用されるものである。
【０１０４】
また、上記の各実施の形態の説明においては、ＰＺＴ膜をスパッタ法によって成膜しているが、ゾル−ゲル法或いはＭＯＣＶＤ法によって成膜したＰＺＴ膜にも適用されるものである。
【０１０５】
また、Ｐｂを含むペロブスカイト酸化物以外にも、ＳＢＴ等の下記の一般式
（Ｂｉ2 Ｏ2 ）2+（Ａn-1 Ｂn Ｏ3n+1）2-
但し、Ａ＝Ｂｉ，Ｐｂ，Ｂａ，Ｓｒ，Ｃａ，Ｎａ、
Ｂ＝Ｔｉ，Ｔａ，Ｎｂ，Ｗ，Ｍｏ，Ｆｅ，Ｃｏ，Ｃｒ、
ｎ＝１〜５
で表されるＢｉ系層状ペロブスカイト酸化物に適用されるものである。
【０１０６】
また、上記の各実施の形態においては、下部電極及び上部電極として、Ｐｔ、Ｉｒ、或いは、Ｒｕからなる単一元素金属を用いているが、必ずしも単一元素金属である必要はなく、Ｐｔ、Ｉｒ、或いは、Ｒｕ間の合金を用いても良いものである。
【０１０７】
また、上記の実施の形態においては、下部電極及び上部電極として、Ｐｔ、Ｉｒ、或いは、Ｒｕを用いているが、少なくとも一方の電極がＰｔ、Ｉｒ、或いは、Ｒｕ、または、Ｐｔ、Ｉｒ、或いは、Ｒｕ間の合金であれば良く、例えば、ＩｒＯ2 ／ＰＺＴ／Ｐｔ／Ｔｉ／ＳｉＯ2 積層構造、或いは、ＩｒＯ2 ／ＰＺＴ／Ｐｔ／ＩｒＯ2 ／ＳｉＯ2 積層構造であっても良い。
【０１０８】
また、上記の各実施の形態の説明においては、下部電極２５をＴｉ膜とＰｔ膜の二層膜で構成しているが、Ｔｉ膜はＴｉＮ膜に置き換えても良いものであり、したがって、下部電極をＴｉＮ膜とＰｔ膜の二層膜で構成しても良いものである。
【０１０９】
また、上記の各実施の形態の説明においては、強誘電体メモリの情報蓄積キャパシタを前提に説明しているが、この様な強誘電体メモリ用のキャパシタに限られるものではなく、高誘電体膜を用いたキャパシタにも適用されるものである。
【０１１０】
即ち、ＤＲＡＭ等の半導体集積回路装置の集積度が向上するに連れて、高度な製造技術を必要とするプラグ上に微小キャパシタを形成する場合や、キャパシタを垂直に加工した構造により微細化を図る場合にも生ずることになるが、キャパシタの微小化にもなう蓄積容量の低減を相殺するために、誘電体膜として、ＢＳＴ（ＢａＳｒＴｉＯ3 ）やＴａ2 Ｏ5 等の高誘電体膜を採用する必要が生じる。
それにともなって、キャパシタを構成する電極としてもＰｔ、Ｉｒ、或いは、Ｒｕ等が使用されることになるが、層間絶縁膜中の水分等に起因してＰｔ、Ｉｒ、或いは、Ｒｕの触媒作用によって水素が発生し、この水素が高誘電体膜を劣化することになるので、本発明は、この様な高誘電体膜を用いたキャパシタを有する半導体集積回路装置にも適用されるものである。
【０１１１】
また、本発明は、強誘電体メモリ或いは高誘電体膜を用いたキャパシタを有する半導体記憶装置に限られるものではなく、この様な強誘電体キャパシタ或いは高誘電体化キャパシタを容量の大きな微小キャパシタとして用いた通常の半導体集積回路装置、或いは、他の電子デバイスのキャパシタとしても適用されるものである。
【０１１２】
また、上記の各実施の形態における各層間絶縁膜としては、プラズマＴＥＯＳ膜を用いているが、プラズマＴＥＯＳ膜に限られるものではなく、Ｏ3 を用いたＯ3 −ＴＥＯＳ膜を用いても良いものである。
【０１１３】
また、本発明の本質的な点は、上部電極の堆積工程の後に、少なくとも一度ＣＯを含むガス雰囲気中で熱処理するか、或いは、少なくとも一つの工程をＣＯを含むガス雰囲気中で行えば良いものであり、上記の実施の形態において示した全てのＣＯ処理工程を行う必要は必ずしもないものである。
なお、ＣＯを含むガス雰囲気は、第２層間絶縁膜の堆積工程を含むそれ以降の工程においては、必ずしも非プラズマガス雰囲気である必要はない。
【０１１４】
また、上記の各実施の形態においては、強誘電体キャパシタを形成する際に、下部電極、強誘電体膜、及び、上部電極を全面に堆積させたのち、所定形状にエッチングすることによってパターニングしているが、この様な工程に限られるものではなく、マスクスパッタリング法を用いて、下部電極、強誘電体膜、及び、上部電極を順次所定形状に選択的に堆積させても良いものである。
この場合には、選択堆積後にＣＯを含むガス雰囲気中で熱処理或いはＨ2 ＳＯ4 を含む溶液中に浸漬すれば良いものである。
【０１１６】
また、本発明の本質的特徴に直接関連のない各プラグの形成工程或いは配線層の形成工程等は上記の各実施の形態において説明した構成或いは製造方法に限られるものではなく、公知の各種の構成或いは製造方法を用いることができるものであることは言うまでもない。
【０１１７】
【発明の効果】
本発明によれば、Ｐｔ、Ｉｒ、或いは、Ｒｕからなる上部電極の堆積工程の後に、少なくとも一度ＣＯを含むガス雰囲気中で熱処理するか、或いは、少なくとも一つの工程をＣＯを含むガス雰囲気中で行っているので、Ｐｔ、Ｉｒ、或いは、Ｒｕの触媒作用を抑制することができ、それによって、強誘電体キャパシタ或いは高誘電体キャパシタの劣化を防止することができる。
【０１１８】
また、本発明によれば、Ｐｔ、Ｉｒ、或いは、Ｒｕからなる上部電極の堆積工程の後、または、強誘電体キャパシタ或いは高誘電体キャパシタのパターニング工程の後に、Ｈ2 ＳＯ4 を含む溶液中に浸漬しているので、Ｐｔ、Ｉｒ、或いは、Ｒｕの触媒作用を抑制することができ、それによって、強誘電体キャパシタ或いは高誘電体キャパシタの劣化を防止することができる。
【０１１９】
この様な触媒作用の抑制処理を行うことによって、特に、残留分極量特性の優れた強誘電体キャパシタを再現性良く製造することができるので、ＦｅＲＡＭの高集積化、高性能化、高信頼性化が可能になり、ロジック回路混載置ＦｅＲＡＭの実現に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の実施の形態の図２以降の途中までの製造工程の説明図である。
【図４】本発明の実施の形態の図３以降の途中までの製造工程の説明図である。
【図５】本発明の実施の形態の図４以降の途中までの製造工程の説明図である。
【図６】本発明の実施の形態の図５以降の製造工程の説明図である。
【図７】本発明の第１の実施の形態における残留分極量特性の説明図である。
【図８】本発明の第２の実施の形態における残留分極量特性の説明図である。
【図９】本発明の第３の実施の形態における残留分極量特性の説明図である。
【図１０】従来のＦｅＲＡＭの説明図である。
【図１１】高集積化ＦｅＲＡＭの概略的要部断面図である。
【図１２】高集積化ＦｅＲＡＭの問題点の説明図である。
【符号の説明】
１ 誘電体膜
２ 電極
３ 電極
４ キャパシタ
５ 酸化炭素を含む非プラズマガス雰囲気
１１ ｎ型シリコン基板
１２ ｐ型ウエル領域
１３ 素子分離酸化膜
１４ ゲート絶縁膜
１５ ゲート電極
１６ ｎ- 型ＬＤＤ領域
１７ サイドウォール
１８ ｎ+ 型ドレイン領域
１９ ｎ+ 型ソース領域
２０ 第１層間絶縁膜
２１ Ｗプラグ
２２ Ｗプラグ
２３ ＳｉＮ膜
２４ ＳｉＯ2 膜
２５ 下部電極
２６ ＰＺＴ膜
２７ Ｐｔ電極
２８ 第２層間絶縁膜
２９ コンタクトホール
３０ コンタクトホール
３１ 局所内部配線
３２ 第３層間絶縁膜
３３ コンタクトホール
３４ Ｃｕプラグ
３５ 第１層間配線層
３６ 第４層間絶縁膜
３７ Ｃｕプラグ
３８ 第２層間配線層
４１ ｎ型シリコン基板
４２ ｐ型ウエル領域
４３ 素子分離酸化膜
４４ ゲート絶縁膜
４５ ゲート電極
４６ ｎ- 型ＬＤＤ領域
４７ サイドウォール
４８ ｎ+ 型ドレイン領域
４９ ｎ+ 型ソース領域
５０ 第１層間絶縁膜
５１ Ｗプラグ
５２ Ｗプラグ
５３ ＳｉＮ膜
５４ ＳｉＯ2 膜
５５ 下部電極
５６ ＰＺＴ膜
５７ 上部電極
５８ 第２層間絶縁膜
５９ 局所内部配線
６０ 第３層間絶縁膜
６１ ビット線
６２ Ｃｕプラグ
６３ 第１層間配線層
６４ 第４層間絶縁膜
６５ Ｃｕプラグ
６６ 第２層間配線層
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであり、特に、２Ｔｒ＋２Ｃ型或いは１Ｔｒ＋１Ｃ型のＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）に用いられる強誘電体膜のヒステリシス特性の劣化を防止するための処理方法に特徴のある半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、各種の情報を記録するためにＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）、或いは、ＦＬＡＳＨ（フラッシュ・メモリ）等の半導体記憶装置が用いられており、この内、ＤＲＡＭは読出、書込の速度が速く、また、耐用年数が長いという特長を有するが、揮発性であるため、リフレッシュ動作が必要となり、そのために、常に電源電圧とつながっていなくてはならない。
【０００３】
また、ＳＲＡＭは、電源電圧につなげている限りメモリ内容は消えず、且つ、読出及び書込の速度が速いという特長があるが、セル面積が大きくＤＲＡＭの３〜４倍を要し、高集積化に向かないという問題があり、一方、ＦＬＡＳＨは、不揮発性メモリであるため、リフレッシュ動作を必要としないが、書込速度が遅く、且つ、耐用年数が短いという問題がある。
例えば、書込速度がＤＲＡＭの１００ｎ秒程度に対して、１〜１０ｍ秒を要し、また、耐用年数は、ＤＲＡＭの１０15回に対して、１０5 回程度と大幅に短くなるという問題がある。
【０００４】
近年、この様な問題を全て解決するメモリとして、即ち、リフレッシュ動作の必要がなく、動作速度が速く、且つ、耐用年数の長いメモリとして強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）が注目されている。
このＦｅＲＡＭは、強誘電体膜の分極特性を利用した不揮発性メモリであるためリフレッシュ動作を必要とせず、また、書込及び読出速度がＤＲＡＭと同程度であり、且つ、耐用年数も１０12回以上とＦＬＡＳＨより長いという特長がある。
【０００５】
このＦｅＲＡＭに用いられる強誘電体膜材料としては、ＰＺＴ（ＰｂＺｒx Ｔｉ1-x Ｏ3 ）やＰＬＺＴ（ＬａドープＰＺＴ）等のＰｂを含むペロブスカイト酸化物、或いは、ＳＢＴ等のＢｉ系層状ペロブスカイト酸化物が使用されている。
この様なメモリセルを構成する強誘電体キャパシタに用いる強誘電体薄膜は、スパッタリング法やゾル−ゲル（Ｓｏｌ−Ｇｅｌ）法等によって形成されているので、図１０を参照して従来のＦｅＲＡＭを説明する。
【０００６】
図１０（ａ）参照
図１０（ａ）は従来のＦｅＲＡＭの概略的要部断面図であり、まず、ｎ型シリコン基板４１の所定領域にｐ型ウエル領域４２を形成するとともに、ｎ型シリコン基板４１を選択酸化することによって素子分離酸化膜４３を形成したのち、素子形成領域にゲート絶縁膜４４を介してＷＳｉからなるゲート電極４５を形成し、このゲート電極４５をマスクとしてＡｓ等のイオンを注入することによってｎ- 型ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域４６を形成する。
【０００７】
次いで、全面にＳｉＯ2 膜等を堆積させ、異方性エッチングを施すことによってサイドウォール４７を形成したのち、再び、Ａｓ等をイオン注入することによってｎ+ 型ドレイン領域４８及びｎ+ 型ソース領域４９を形成し、次いで、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）−ＮＳＧ膜等の厚いＳｉＯ2 膜等からなる第１層間絶縁膜５０を形成したのち、ｎ+ 型ドレイン領域４８及びｎ+ 型ソース領域４９に達するコンタクトホールを形成し、このコンタクトホールをＷで埋め込むことによってＷプラグ５１，５２を形成する。
【０００８】
次いで、ＣＶＤ法を用いて全面に薄いＳｉＮ膜５３及びＳｉＯ2 膜５４を堆積させたのち、スパッタリング法によってＴｉＮ膜及びＰｔ膜を堆積させて下部電極５５を形成し、次いで、スパッタリング法を用いてアモルファス状のスパッタＰＺＴ膜を堆積させたのち、６５０〜７５０℃の大気圧酸素雰囲気中において３０〜６０分の熱処理を行うことによって、スパッタＰＺＴ膜をペロブスカイト酸化物として結晶化させることによって、結晶化したＰＺＴ膜５６とする。
【０００９】
次いで、再び、スパッタリング法を用いてＰＺＴ膜５６上にＰｔを堆積させて上部電極５７を形成したのち、大気圧酸素雰囲気中において５００〜６５０℃で３０分間程度の熱処理を行なってＰＺＴ膜５６が受けた損傷を回復したのち、上部電極５７乃至下部電極５５をパターニングすることによって強誘電体キャパシタを形成する。
【００１０】
次いで、全面に薄いＳｉＯ2 膜等からなる第２層間絶縁膜５８を設けたのち、Ｗプラグ５２に達するコンタクトホールを形成するとともに、上部電極５７に対するコンタクトホールを設けたのち、全面にＴｉＮ膜を堆積させてパターニングすることによって局所内部配線（Ｌｏｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ）５９を形成する。
【００１１】
最後に、全面にＴＥＯＳ−ＮＳＧ膜等からなる第３層間絶縁膜６０を形成したのち、Ｗプラグ５１に達するコンタクトホールを形成し、次いで、全面に、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させたのちパターニングすることによってｎ+ 型ドレイン領域４８に接続するビット線６１を形成することによってＦｅＲＡＭの１メモリセルの基本構造が完成する。
なお、ビット線の形成工程でＴｉ膜の存在等に起因して強誘電体キャパシタが劣化するので、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させた後、アニールを行って脱水処理を行う必要がある。
【００１２】
図１０（ｂ）参照
図１０（ｂ）は、図１０（ａ）に示したメモリセルの等価回路図であり、ゲート電極４５はワード線に連なり、一方、強誘電体キャパシタは、ｎ+ 型ソース領域４８と下部電極５５との間に接続され、下部電極５５は下部電極５５を構成するＰｔ配線層を介してプレート線（接地線）に接続されている。
【００１３】
【発明が解決しようとする課題】
しかし、ＦｅＲＡＭの高集積化の進展に伴いメモリセル自体も小さくする必要があるが、そうすると露光時の焦点深度が浅くなる。
したがって、表面の凹凸により、コンタクトホールの形成精度が低下するので、層間絶縁膜を厚くして表面を平坦化する必要が生じ、さらに、多層配線化も必要になってくる。
ここで、図１１を参照して、この様な高集積化ＦｅＲＡＭを説明する。
【００１４】
図１１参照
図１１は、表面を平坦化した場合の高集積化ＦｅＲＡＭの概略的要部断面図であり、局所内部配線５９の形成工程までは、上記の図１０に示したＦｅＲＡＭの場合と全く同様である。
この局所内部配線５９を形成したのち、プラズマＴＥＯＳ膜等を厚く堆積させたのち、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて表面を平坦化して第３層間絶縁膜６０とする。
【００１５】
次いで、Ｗプラグ５１に達するコンタクトホールを形成したのち、コンタクトホールにＣｕを埋め込むことによってＣｕプラグ６２を形成し、次いで、全面に、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させたのちパターニングすることによってｎ+ 型ドレイン領域４８に接続するビット線となる第１層間配線層６３を形成する。
【００１６】
次いで、全面に再びプラズマＴＥＯＳ膜等を厚く堆積させたのち、ＣＭＰ法を用いて研磨することによって表面を平坦化して第４層間絶縁膜６４とし、次いで、第１層間配線層６３に達するコンタクトホールを形成したのち、コンタクトホールにＣｕを埋め込むことによってＣｕプラグ６５を形成し、次いで、再び全面に、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させたのちパターニングすることによってＣｕプラグ６５を介して第１層間配線層６３に接続する第２層間配線層６６を形成することによってＦｅＲＡＭの１メモリセルの基本構造が完成する。
【００１７】
しかし、本発明者は、この様な高集積化ＦｅＲＡＭにおいては、第３層間絶縁膜６０の厚さが２μｍ程度と厚くなり、それに伴って強誘電体キャパシタの残留分極量（２Ｐr ）が急激に劣化する問題があることを発見した。
なお、図１０（ａ）に示したＦｅＲＡＭの場合には、第３層間絶縁膜６０の厚さは０．２μｍ（＝２００ｎｍ）程度であり、この場合には、層間絶縁膜に起因する強誘電体キャパシタの劣化は特に生じなかった。
【００１８】
図１２参照
図１２は、高集積化ＦｅＲＡＭの問題点の説明図であり、残留分極量は印加電圧が大きくなるに連れて大きくなるが、上述の様に強誘電体膜が劣化した場合、大きな印加電圧における残留分極量２Ｐr1及び小さな印加電圧における残留分極量２Ｐr2ともに所期の値よりも大幅に小さくなるという問題がある。
【００１９】
また、この様なキャパシタの劣化現象は、高度な製造技術を必要とするプラグ上に高誘電体膜を利用した微小キャパシタを形成する場合や、キャパシタを垂直に加工した構造により微細化を図る場合にも生ずることになる。
【００２０】
したがって、本発明は、Ｐｔ、Ｉｒ、或いは、Ｒｕの内のいずれか一つ或いはそれらの合金を含んだ電極の触媒作用による強誘電体キャパシタ或いは高誘電体キャパシタの劣化を防止することを目的とする。
【００２１】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
（１）本発明は、強誘電体膜或いは高誘電体膜のいずれかからなる誘電体膜１を用いるとともに、電極２，３としてＰｔ、Ｉｒ、或いは、Ｒｕの内のいずれか一つ或いはそれらの合金を含んだキャパシタ４を有する半導体装置の製造方法において、誘電体膜１に接する、Ｐｔ、Ｉｒ、或いは、Ｒｕの内のいずれか一つ或いはそれらの合金を含んだ電極２，３を堆積させた以降に、少なくとも一度、ＣＯを含んだ非プラズマガス雰囲気５中で熱処理を行うことを特徴とする。
【００２２】
この様に、キャパシタ４を構成する上部電極３の堆積工程以降に、少なくとも一度、例えば、上部電極３の堆積工程後、層間絶縁膜の堆積工程後、或いは、ビット線等を構成する配線材料の堆積後等のいずれか或いは全工程において、ＣＯを含んだ非プラズマガス雰囲気５中で熱処理を行うことにより、キャパシタ４の劣化を防止することができる。
【００２３】
即ち、本発明者が鋭意研究を重ねた結果、層間絶縁膜を厚くした場合の強誘電体キャパシタ４等の劣化は、プラズマＴＥＯＳ膜或いはＯ3 −ＴＥＯＳ膜等の層間絶縁膜に含まれる水分が原因であることをつきとめ、この水分が触媒作用のあるＰｔ、Ｉｒ、或いは、Ｒｕによって、
２Ｈ2 Ｏ→２Ｈ2 ＋Ｏ2
に分解され、発生したＨ2 が強誘電体膜を劣化させることを見い出したことによるものである。
【００２４】
また、上部電極３の堆積工程後のいずれかの時期に、ＣＯを含んだ非プラズマガス雰囲気５中で熱処理を行うことによって、電極２，３を構成するＰｔ、Ｉｒ、或いは、Ｒｕの触媒作用を抑制し、それによって、誘電体膜１の劣化を防止するものであり、複数の工程でＣＯを含んだ非プラズマガス雰囲気中で熱処理を行うことによって、各製造工程において飛散消失したＣＯを補給することができることを発見したことによるものである。
なお、「Ｐｔ、Ｉｒ、或いは、Ｒｕの内のいずれか一つ或いはそれらの合金を含んだ電極」は、誘電体膜１の少なくとも一方に設けていれば良いものであり、また、Ｐｔ／ＩｒＯ２等の積層構造膜も含むものである。
【００２５】
（２）また、本発明は、強誘電体膜或いは高誘電体膜のいずれかからなる誘電体膜１を用いるとともに、電極２，３としてＰｔ、Ｉｒ、或いは、Ｒｕの内のいずれか一つ或いはそれらの合金を含んだキャパシタ４を有する半導体装置の製造方法において、誘電体膜１に接する、Ｐｔ、Ｉｒ、或いは、Ｒｕの内のいずれか一つ或いはそれらの合金を含んだ電極２，３を堆積させた以降の前記キャパシタのパターニング工程、層間絶縁膜の堆積工程、或いは、配線材料のパターニング工程の内の少なくとも一つの製造工程において、製造工程の雰囲気中にＣＯを添加することを特徴とする。
【００２６】
この様に、Ｐｔ、Ｉｒ、或いは、Ｒｕの触媒作用を抑制するためには、上部電極３を堆積させた以降の製造工程の内の少なくとも一つの製造工程、例えば、キャパシタ４のパターニング工程、層間絶縁膜の堆積工程、或いは、ビット線等を構成する配線材料のパターニング工程において、製造工程の雰囲気中にＣＯを添加しても効果があるものである。
また、この工程は、上記の（１）の工程と組み合わせて用いても良いものである。
【００２９】
【発明の実施の形態】
ここで、図２及び図７を参照して、本発明の第１の実施の形態を説明するが、まず、図２乃至図６を参照して、本発明の第１の実施の形態の製造工程を説明する。
なお、図２乃至図６は、本発明の第２及び第３の実施の形態の製造工程と同一であるので共通化して示している。
図２（ａ）参照
まず、従来のＦｅＲＡＭの製造工程と同様に、ｎ型シリコン基板１１の所定領域にｐ型ウエル領域１２を形成するとともに、ｎ型シリコン基板１１を選択酸化することによって素子分離酸化膜１３を形成したのち、素子形成領域にゲート絶縁膜１４を介してＷＳｉからなるゲート電極１５を形成し、このゲート電極１５をマスクとしてＡｓ等のイオンを注入することによってｎ- 型ＬＤＤ領域１６を形成する。
【００３０】
次いで、全面にＳｉＯ2 膜等を堆積させ、異方性エッチングを施すことによってサイドウォール１７を形成したのち、再び、Ａｓ等をイオン注入することによってｎ+ 型ドレイン領域１８及びｎ+ 型ソース領域１９を形成し、次いで、プラズマＴＥＯＳ膜からなる第１層間絶縁膜２０を形成したのち、ｎ+ 型ドレイン領域１８及びｎ+ 型ソース領域１９に達するコンタクトホールを形成し、次いで、このコンタクトホールをＷで埋め込んだ後、ＣＭＰ法によってコンタクトホール以外の領域に堆積したＷ膜を除去してコンタクトホールを充填するＷプラグ２１，２２を形成する。
【００３１】
次いで、ＣＶＤ法を用いて全面に薄いＳｉＮ膜２３及びＳｉＯ2 膜２４を堆積させたのち、スパッタリング法によって、例えば、厚さが、２０ｎｍのＴｉ膜と、例えば、厚さが、２００ｎｍのＰｔ膜を順次堆積させて下部電極２５を形成し、次いで、Ｐｂ1.1 Ｚｒ0.53Ｔｉ0.47Ｏ3 組成の円板をターゲットとして用いて、ＡｒとＯ2 の流量比がＡｒ：Ｏ2 ＝８：２のプロセスガスを流して０．０２Ｔｏｒｒとした状態で、５０ＷのＲＦパワーを印加して室温において、膜厚が２００〜４００ｎｍのスパッタＰＺＴ膜を成膜する。
このスパッタＰＺＴ膜は、成膜した状態においてはアモルファス状態である。
【００３２】
次いで、例えば、６５０℃の大気圧酸素雰囲気中において３０分間の熱処理を行うことによって、スパッタＰＺＴ膜をペロブスカイト酸化物として結晶化させて結晶化したＰＺＴ膜２６とする。
【００３３】
次いで、再びスパッタリング法を用いて結晶化したＰＺＴ膜２６上に、厚さが、例えば、２００ｎｍのＰｔを堆積させて上部電極２７としたのち、５００℃の大気圧酸素雰囲気中において３０分間の熱処理を行うことによって、上部電極２７の堆積工程において、ＰＺＴ膜２６が受けた損傷を回復させる。
【００３４】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理することによって、上部電極２７及び下部電極２５を構成するＰｔの触媒作用を抑制する。
なお、目的は異なるものの、白金族金属を電極として用いた強誘電体キャパシタの電気的特性を改善するために酸素を含むプラズマ雰囲気中に強誘電体キャパシタを晒すことは知られており（必要ならば、特開平１０−２３３４８９号公報参照）、具体例は示されていないものの、酸素源としてＣＯ或いはＣＯ2 が例示されている。
【００３５】
図２（ｂ）参照
次いで、Ａｒ及びＣｌ2 からなるエッチガス中にＣＯを分圧として０．１ｍＴｏｒｒ添加したガスを用いて反応性イオンエッチングを施すことによって上部電極２７乃至下部電極２５をエッチングすることによって、所期の容量の強誘電体キャパシタを構成する。
【００３６】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理することによって、強誘電体キャパシタを熱処理し、Ｐｔの触媒作用を抑制する。
【００３７】
図３（ｃ）参照
次いで、全面に、例えば、ＣＶＤ法を用いて、雰囲気中にＣＯを分圧として０．５Ｔｏｒｒ添加した原料ガスを用いて、例えば、厚さが２００ｎｍのＳｉＯ2 膜からなる第１層間絶縁膜２８を堆積させる。
【００３８】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理を行う。
次いで、Ｗプラグ２２に達するコンタクトホール２９を形成するとともに、上部電極２７に対するコンタクトホール３０を形成する。
【００３９】
図３（ｄ）参照
次いで、全面にスパッタリング法を用いて、例えば、厚さが、１００ｎｍのＴｉＮ膜を堆積させてパターニングすることによって、Ｗプラグ２２及び上部電極２７を接続する局所内部配線３１を形成する。
【００４０】
図４（ｅ）参照
次いで、雰囲気中にＣＯを分圧として０．５Ｔｏｒｒ添加した状態で、全面にプラズマＴＥＯＳ膜を、例えば、１８００ｎｍの厚に堆積させて、第３層間絶縁膜３２を形成する。
【００４１】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理を行う。
【００４２】
図４（ｆ）参照
次いで、ＣＭＰ法を用いて第３層間絶縁膜３２の表面を平坦化したのち、Ｗプラグ２１に対するコンタクトホール３３を形成する。
なお、上記の第３層間絶縁膜３２の堆積直後のアニール工程は、表面研磨工程の直後に行っても良いものである。
【００４３】
図５（ｇ）参照
次いで、ＥＣＤ（Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｄｅｐｏｓｉｔｉｏｎ）法を用いてコンタクトホール３３を完全に埋め込むようにＣｕ層を堆積させたのち、コンタクトホール３３以外の領域に堆積したＣｕ層をＣＭＰ法によって除去してＣｕプラグ３４を形成する。
【００４４】
図５（ｈ）参照
次いで、再びスパッタリング法を用いて、例えば、厚さが５０ｎｍのＴｉＮ膜、６００ｎｍのＡｌ膜、５０ｎｍのＴｉ膜、及び、１００ｎｍのＴｉＮ膜を順次堆積させたのち、Ｃｌ2 及びＢＣｌ3 からなるエッチガス中にＣＯを分圧として０．２ｍＴｏｒｒ添加したガスを用いて反応性イオンエッチングを施すことによってビット線となる第１層間配線層３５を形成する。
【００４５】
図６（ｉ）参照
次いで、再び、雰囲気中にＣＯを分圧として０．２Ｔｏｒｒ添加した状態で、全面にプラズマＴＥＯＳ膜を、例えば、１８００ｎｍの厚に堆積させて、第４層間絶縁膜３６を形成する。
【００４６】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理を行う。
【００４７】
次いで、再び、ＣＭＰ法を用いて第４層間絶縁膜３６の表面を平坦化したのち、第１層間配線層に対するコンタクトホール形成し、次いで、再び、ＥＣＤ法を用いてコンタクトホールを完全に埋め込むようにＣｕ層を堆積させたのち、コンタクトホール以外の領域に堆積したＣｕ層をＣＭＰ法によって除去してＣｕプラグ３７を形成する。
なお、上記の第４層間絶縁膜３６の堆積直後のアニール工程は、表面研磨工程の直後に行っても良いものである。
【００４８】
次いで、再びスパッタリング法を用いて、例えば、厚さが５０ｎｍのＴｉＮ膜、６００ｎｍのＡｌ膜、５０ｎｍのＴｉ膜、及び、１００ｎｍのＴｉＮ膜を順次堆積させたのち、Ｃｌ2 及びＢＣｌ3 からなるエッチガス中にＣＯを分圧として０．１ｍＴｏｒｒ添加したガスを用いて反応性イオンエッチングを施すことによってＣｕプラグ３７を介して第１層間配線層３５と接続する第２層間配線層３８を形成することによって、ＦｅＲＡＭの基本構成が完成する。
【００４９】
図７参照
図７は、この様にして形成した本発明の第１の実施の形態のＦｅＲＡＭの残留分極量特性の説明図であり、３Ｖの電圧を印加した場合の残留分極量（２Ｐr ）の平均値は、約１０μＣ／ｃｍ2 となり、ＣＯ処理を施さなかった従来例の残留分極量（２Ｐr ）≒６μＣ／ｃｍ2 に比べて大幅な改善が見られた。
【００５０】
また、５Ｖの電圧を印加した場合の残留分極量（２Ｐr ）の平均値は、約１７μＣ／ｃｍ2 となり、ＣＯ処理を施さなかった従来例の残留分極量（２Ｐr ）≒１３μＣ／ｃｍ2 に比べて大幅な改善が見られた。
【００５１】
この様に、本発明の第１の実施の形態においては、Ｐｔからなる上部電極堆積後の各工程においてＣＯを含むガス雰囲気中において処理を行っているので、上部電極２７及び下部電極２５を構成するＰｔの触媒作用、即ち、水分（２Ｈ2 Ｏ）を水素（２Ｈ2 ）と酸素（Ｏ2 ）に分解する触媒作用を抑制することができ、特に、複数の工程で行っているので、各製造工程においてＣＯが拡散消失しても新たにＣＯを供給することができ、Ｐｔの触媒作用を一連の製造工程を通して抑制することができるので、強誘電体キャパシタ特性の劣化を低減することができる。
【００５２】
次に、再び図２乃至図６及び図８を参照して本発明の第２の実施の形態を説明するが、電極としてＰｔに代わりにＩｒを用いた以外の構成、製造条件は上記の第１の実施の形態と全く同様である。
図２（ａ）参照
まず、上記の第１の実施の形態と全く同様に、ｎ型シリコン基板１１の所定領域にｐ型ウエル領域１２を形成するとともに、ｎ型シリコン基板１１を選択酸化することによって素子分離酸化膜１３を形成したのち、素子形成領域にゲート絶縁膜１４を介してＷＳｉからなるゲート電極１５を形成し、このゲート電極１５をマスクとしてＡｓ等のイオンを注入することによってｎ- 型ＬＤＤ領域１６を形成する。
【００５３】
次いで、全面にＳｉＯ2 膜等を堆積させ、異方性エッチングを施すことによってサイドウォール１７を形成したのち、再び、Ａｓ等をイオン注入することによってｎ+ 型ドレイン領域１８及びｎ+ 型ソース領域１９を形成し、次いで、プラズマＴＥＯＳ膜からなる第１層間絶縁膜２０を形成したのち、ｎ+ 型ドレイン領域１８及びｎ+ 型ソース領域１９に達するコンタクトホールを形成し、次いで、このコンタクトホールをＷで埋め込んだ後、コンタクトホール以外の領域に堆積したＷ膜をＣＭＰ法によって除去することによってコンタクトホールを充填するＷプラグ２１，２２を形成する。
【００５４】
次いで、ＣＶＤ法を用いて全面に薄いＳｉＮ膜２３及びＳｉＯ2 膜２４を堆積させたのち、スパッタリング法によって、例えば、厚さが、２０ｎｍのＴｉ膜及び例えば、厚さが、２００ｎｍのＩｒ膜を順次堆積させて下部電極２５を形成し、次いで、Ｐｂ1.1 Ｚｒ0.53Ｔｉ0.47Ｏ3 組成の円板をターゲットとして用いて、ＡｒとＯ2 の流量比がＡｒ：Ｏ2 ＝８：２のプロセスガスを流して０．０２Ｔｏｒｒとした状態で、５０ＷのＲＦパワーを印加して室温において、膜厚が２００〜４００ｎｍのスパッタＰＺＴ膜を成膜する。
このスパッタＰＺＴ膜は、成膜した状態においてはアモルファス状態である。
【００５５】
次いで、５００〜８００℃、例えば、６５０℃の大気圧酸素雰囲気中において３０分間の熱処理を行うことによって、スパッタＰＺＴ膜をペロブスカイト酸化物として結晶化させて結晶化したＰＺＴ膜２６とする。
【００５６】
次いで、再びスパッタリング法を用いて結晶化したＰＺＴ膜２６上に、厚さが、例えば、２００ｎｍのＩｒを堆積させて上部電極２７としたのち、５００℃の大気圧酸素雰囲気中において３０分間の熱処理を行うことによって、上部電極２７の堆積工程において、ＰＺＴ膜２６が受けた損傷を回復させる。
【００５７】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理することによって、上部電極２７及び下部電極２５を構成するＩｒの触媒作用を抑制する。
【００５８】
図２（ｂ）参照
次いで、Ａｒ及びＣｌ2 からなるエッチガス中にＣＯを分圧として０．１ｍＴｏｒｒ添加したガスを用いて反応性イオンエッチングを施すことによって上部電極２７乃至下部電極２５をエッチングすることによって、所期の容量の強誘電体キャパシタを構成する。
【００５９】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理することによって、強誘電体キャパシタを熱処理し、Ｉｒの触媒作用を抑制する。
【００６０】
図３（ｃ）参照
以降は、上記の第１の実施の形態と全く同様に、全面に、例えば、ＣＶＤ法を用いて、雰囲気中にＣＯを分圧として０．５Ｔｏｒｒ添加した原料ガスを用いて、例えば、厚さが２００ｎｍのＳｉＯ2 膜からなる第１層間絶縁膜２８を堆積させる。
【００６１】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理を行う。
次いで、Ｗプラグ２２に達するコンタクトホール２９を形成するとともに、上部電極２７に対するコンタクトホール３０を形成する。
【００６２】
図３（ｄ）参照
次いで、全面にスパッタリング法を用いて、例えば、厚さが、１００ｎｍのＴｉＮ膜を堆積させてパターニングすることによって、Ｗプラグ２２及び上部電極２７を接続する局所内部配線３１を形成する。
【００６３】
図４（ｅ）参照
次いで、雰囲気中にＣＯを分圧として０．５Ｔｏｒｒ添加した状態で、全面にプラズマＴＥＯＳ膜を、例えば、１８００ｎｍの厚に堆積させて、第３層間絶縁膜３２を形成する。
【００６４】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理を行う。
【００６５】
図４（ｆ）参照
次いで、ＣＭＰ法を用いて第３層間絶縁膜３２の表面を平坦化したのち、Ｗプラグ２１に対するコンタクトホール３３を形成する。
なお、上記の第３層間絶縁膜３２の堆積直後のアニール工程は、表面研磨工程の直後に行っても良いものである。
【００６６】
図５（ｇ）参照
次いで、ＥＣＤ法を用いてコンタクトホール３３を完全に埋め込むようにＣｕ層を堆積させたのち、コンタクトホール３３以外の領域に堆積したＣｕ層をＣＭＰ法によって除去してＣｕプラグ３４を形成する。
【００６７】
図５（ｈ）参照
次いで、再びスパッタリング法を用いて、例えば、厚さが５０ｎｍのＴｉＮ膜、６００ｎｍのＡｌ膜、５０ｎｍのＴｉ膜、及び、１００ｎｍのＴｉＮ膜を順次堆積させたのち、Ｃｌ2 及びＢＣｌ3 からなるエッチガス中にＣＯを分圧として０．２ｍＴｏｒｒ添加したガスを用いて反応性イオンエッチングを施すことによってビット線となる第１層間配線層３５を形成する。
【００６８】
図６（ｉ）参照
次いで、再び、雰囲気中にＣＯを分圧として０．２Ｔｏｒｒ添加した状態で、全面にプラズマＴＥＯＳ膜を、例えば、１８００ｎｍの厚に堆積させて、第４層間絶縁膜３６を形成する。
【００６９】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理を行う。
【００７０】
次いで、再び、ＣＭＰ法を用いて第４層間絶縁膜３６の表面を平坦化したのち、第１層間配線層に対するコンタクトホール形成し、次いで、再び、ＥＣＤ法を用いてコンタクトホールを完全に埋め込むようにＣｕ層を堆積させたのち、コンタクトホール以外の領域に堆積したＣｕ層をＣＭＰ法によって除去してＣｕプラグ３７を形成する。
なお、上記の第４層間絶縁膜３６の堆積直後のアニール工程は、表面研磨工程の直後に行っても良いものである。
【００７１】
次いで、再びスパッタリング法を用いて、例えば、厚さが５０ｎｍのＴｉＮ膜、６００ｎｍのＡｌ膜、５０ｎｍのＴｉ膜、及び、１００ｎｍのＴｉＮ膜を順次堆積させたのち、Ｃｌ2 及びＢＣｌ3 からなるエッチガス中にＣＯを分圧として０．１ｍＴｏｒｒ添加したガスを用いて反応性イオンエッチングを施すことによってＣｕプラグ３７を介して第１層間配線層３５と接続する第２層間配線層３８を形成することによって、ＦｅＲＡＭの基本構成が完成する。
【００７２】
図８参照
図８は、この様にして形成した本発明の第２の実施の形態のＦｅＲＡＭの残留分極量特性の説明図であり、３Ｖの電圧を印加した場合の残留分極量（２Ｐr ）の平均値は、約９．５μＣ／ｃｍ2 となり、ＣＯ処理を施さなかった従来例の残留分極量（２Ｐr ）≒５．５μＣ／ｃｍ2 に比べて大幅な改善が見られた。
【００７３】
また、５Ｖの電圧を印加した場合の残留分極量（２Ｐr ）の平均値は、約１５μＣ／ｃｍ2 となり、ＣＯ処理を施さなかった従来例の残留分極量（２Ｐr ）≒１２μＣ／ｃｍ2 に比べて大幅な改善が見られた。
【００７４】
この様に、本発明の第２の実施の形態においては、Ｉｒからなる上部電極堆積後の各工程においてＣＯを含むガス雰囲気中において処理を行っているので、上部電極２７及び下部電極２５を構成するＩｒの触媒作用、即ち、水分（２Ｈ2 Ｏ）を水素（２Ｈ2 ）と酸素（Ｏ2 ）に分解する触媒作用を抑制することができ、特に、複数の工程で行っているので、各製造工程においてＣＯが拡散消失しても新たにＣＯを供給することができ、Ｉｒの触媒作用を一連の製造工程を通して抑制することができるので、強誘電体キャパシタ特性の劣化を低減することができる。
【００７５】
次に、再び図２乃至図６及び図９を参照して本発明の第３の実施の形態を説明するが、電極としてＰｔに代わりにＲｕを用いた以外の構成、製造条件は上記の第１の実施の形態と全く同様である。
図２（ａ）参照
まず、上記の第１の実施の形態と全く同様に、ｎ型シリコン基板１１の所定領域にｐ型ウエル領域１２を形成するとともに、ｎ型シリコン基板１１を選択酸化することによって素子分離酸化膜１３を形成したのち、素子形成領域にゲート絶縁膜１４を介してＷＳｉからなるゲート電極１５を形成し、このゲート電極１５をマスクとしてＡｓ等のイオンを注入することによってｎ- 型ＬＤＤ領域１６を形成する。
【００７６】
次いで、全面にＳｉＯ2 膜等を堆積させ、異方性エッチングを施すことによってサイドウォール１７を形成したのち、再び、Ａｓ等をイオン注入することによってｎ+ 型ドレイン領域１８及びｎ+ 型ソース領域１９を形成し、次いで、プラズマＴＥＯＳ膜からなる第１層間絶縁膜２０を形成したのち、ｎ+ 型ドレイン領域１８及びｎ+ 型ソース領域１９に達するコンタクトホールを形成し、次いで、このコンタクトホールをＷで埋め込んだ後、コンタクトホール以外の領域の堆積したＷ膜をＣＭＰ法によって除去することによってコンタクトホールを充填するＷプラグ２１，２２を形成する。
【００７７】
次いで、ＣＶＤ法を用いて全面に薄いＳｉＮ膜２３及びＳｉＯ2 膜２４を堆積させたのち、スパッタリング法によって、例えば、厚さが、２０ｎｍのＴｉ膜と、例えば、厚さが、２００ｎｍのＲｕ膜を順次堆積させて下部電極２５を形成し、次いで、Ｐｂ1.1 Ｚｒ0.53Ｔｉ0.47Ｏ3 組成の円板をターゲットとして用いて、ＡｒとＯ2 の流量比がＡｒ：Ｏ2 ＝８：２のプロセスガスを流して０．０２Ｔｏｒｒとした状態で、５０ＷのＲＦパワーを印加して室温において、膜厚が２００〜４００ｎｍのスパッタＰＺＴ膜を成膜する。
このスパッタＰＺＴ膜は、成膜した状態においてはアモルファス状態である。
【００７８】
次いで、５００〜８００℃、例えば、６５０℃の大気圧酸素雰囲気中において３０分間の熱処理を行うことによって、スパッタＰＺＴ膜をペロブスカイト酸化物として結晶化させて結晶化したＰＺＴ膜２６とする。
【００７９】
次いで、再びスパッタリング法を用いて結晶化したＰＺＴ膜２６上に、厚さが、例えば、２００ｎｍのＲｕを堆積させて上部電極２７としたのち、５００℃の大気圧酸素雰囲気中において３０分間の熱処理を行うことによって、上部電極２７の堆積工程において、ＰＺＴ膜２６が受けた損傷を回復させる。
【００８０】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理することによって、上部電極２７及び下部電極２５を構成するＲｕの触媒作用を抑制する。
【００８１】
図２（ｂ）参照
次いで、Ａｒ及びＣｌ2 からなるエッチガス中にＣＯを分圧として０．１ｍＴｏｒｒ添加したガスを用いて反応性イオンエッチングを施すことによって上部電極２７乃至下部電極２５をエッチングすることによって、所期の容量の強誘電体キャパシタを構成する。
【００８２】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理することによって、強誘電体キャパシタを熱処理し、Ｒｕの触媒作用を抑制する。
【００８３】
図３（ｃ）参照
以降は、上記の第１の実施の形態と全く同様に、全面に、例えば、ＣＶＤ法を用いて、雰囲気中にＣＯを分圧として０．５Ｔｏｒｒ添加した原料ガスを用いて、例えば、厚さが２００ｎｍのＳｉＯ2 膜からなる第１層間絶縁膜２８を堆積させる。
【００８４】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理を行う。
次いで、Ｗプラグ２２に達するコンタクトホール２９を形成するとともに、上部電極２７に対するコンタクトホール３０を形成する。
【００８５】
図３（ｄ）参照
次いで、全面にスパッタリング法を用いて、例えば、厚さが、１００ｎｍのＴｉＮ膜を堆積させてパターニングすることによって、Ｗプラグ２２及び上部電極２７を接続する局所内部配線３１を形成する。
【００８６】
図４（ｅ）参照
次いで、雰囲気中にＣＯを分圧として０．５Ｔｏｒｒ添加した状態で、全面にプラズマＴＥＯＳ膜を、例えば、１８００ｎｍの厚に堆積させて、第３層間絶縁膜３２を形成する。
【００８７】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理を行う。
【００８８】
図４（ｆ）参照
次いで、ＣＭＰ法を用いて第３層間絶縁膜３２の表面を平坦化したのち、Ｗプラグ２１に対するコンタクトホール３３を形成する。
なお、上記の第３層間絶縁膜３２の堆積直後のアニール工程は、表面研磨工程の直後に行っても良いものである。
【００８９】
図５（ｇ）参照
次いで、ＥＣＤ法を用いてコンタクトホール３３を完全に埋め込むようにＣｕ層を堆積させたのち、コンタクトホール３３以外の領域に堆積したＣｕ層をＣＭＰ法によって除去してＣｕプラグ３４を形成する。
【００９０】
図５（ｈ）参照
次いで、再びスパッタリング法を用いて、例えば、厚さが５０ｎｍのＴｉＮ膜、６００ｎｍのＡｌ膜、５０ｎｍのＴｉ膜、及び、１００ｎｍのＴｉＮ膜を順次堆積させたのち、Ｃｌ2 及びＢＣｌ3 からなるエッチガス中にＣＯを分圧として０．２ｍＴｏｒｒ添加したガスを用いて反応性イオンエッチングを施すことによってビット線となる第１層間配線層３５を形成する。
【００９１】
図６（ｉ）参照
次いで、再び、雰囲気中にＣＯを分圧として０．２Ｔｏｒｒ添加した状態で、全面にプラズマＴＥＯＳ膜を、例えば、１８００ｎｍの厚に堆積させて、第４層間絶縁膜３６を形成する。
【００９２】
次いで、例えば、ＣＯ：Ｎ2 ＝３００：４６０になるように混合した７６０Ｔｏｒｒの非プラズマガス雰囲気中で、例えば、２００℃において、例えば、１０分間熱処理を行う。
【００９３】
次いで、再び、ＣＭＰ法を用いて第４層間絶縁膜３６の表面を平坦化したのち、第１層間配線層に対するコンタクトホール形成し、次いで、再び、ＥＣＤ法を用いてコンタクトホールを完全に埋め込むようにＣｕ層を堆積させたのち、コンタクトホール以外の領域に堆積したＣｕ層をＣＭＰ法によって除去してＣｕプラグ３７を形成する。
なお、上記の第４層間絶縁膜３６の堆積直後のアニール工程は、表面研磨工程の直後に行っても良いものである。
【００９４】
次いで、再びスパッタリング法を用いて、例えば、厚さが５０ｎｍのＴｉＮ膜、６００ｎｍのＡｌ膜、５０ｎｍのＴｉ膜、及び、１００ｎｍのＴｉＮ膜を順次堆積させたのち、Ｃｌ2 及びＢＣｌ3 からなるエッチガス中にＣＯを分圧として０．１ｍＴｏｒｒ添加したガスを用いて反応性イオンエッチングを施すことによってＣｕプラグ３７を介して第１層間配線層３５と接続する第２層間配線層３８を形成することによって、ＦｅＲＡＭの基本構成が完成する。
【００９５】
図９参照
図９は、この様にして形成した本発明の第３の実施の形態のＦｅＲＡＭの残留分極量特性の説明図であり、３Ｖの電圧を印加した場合の残留分極量（２Ｐr ）の平均値は、約８μＣ／ｃｍ2 となり、ＣＯ処理を施さなかった従来例の残留分極量（２Ｐr ）≒５μＣ／ｃｍ2 に比べて大幅な改善が見られた。
【００９６】
また、５Ｖの電圧を印加した場合の残留分極量（２Ｐr ）の平均値は、約１４μＣ／ｃｍ2 となり、ＣＯ処理を施さなかった従来例の残留分極量（２Ｐr ）≒１１μＣ／ｃｍ2 に比べて大幅な改善が見られた。
【００９７】
この様に、本発明の第３の実施の形態においては、Ｒｕからなる上部電極堆積後の各工程においてＣＯを含むガス雰囲気中において処理を行っているので、上部電極２７及び下部電極２５を構成するＲｕの触媒作用、即ち、水分（２Ｈ2 Ｏ）を水素（２Ｈ2 ）と酸素（Ｏ2 ）に分解する触媒作用を抑制することができ、特に、複数の工程で行っているので、各製造工程においてＣＯが拡散消失しても新たにＣＯを供給することができ、Ｒｕの触媒作用を一連の製造工程を通して抑制することができるので、強誘電体キャパシタ特性の劣化を低減することができる。
【００９８】
次に、上記の第１乃至第３の実施の形態の変形例を説明する。
再び、図２（ａ）参照
図２（ａ）に示すように、下部電極２５、ＰＺＴ膜２６、及び、上部電極２７を堆積したのち、例えば、９６％の濃度のＨ2 ＳＯ4 原液を純水で０．１％に希釈した溶液中に、例えば、１分間浸漬したのち、図２（ｂ）以降に示した工程を行う。
【００９９】
この様に、上部電極２７及び下部電極２５をＨ2 ＳＯ4 を含む溶液中に浸漬することによって、Ｐｔ、Ｉｒ、或いは、Ｒｕの触媒作用、即ち、水（２Ｈ2 Ｏ）を水素（２Ｈ2 ）と酸素（Ｏ2 ）に分解する触媒作用を抑制することができるので、強誘電体キャパシタの劣化を防止することができる。
なお、図２（ｂ）以降の工程においては、必ずしもＣＯ処理を行う必要はなく、従来例と同様の構成を採用しても良いものである。
【０１００】
なお、強誘電体キャパシタを形成する際に、Ｈ2 ＳＯ4 を含む溶液中でＰｔ電極をエッチング除去することも提案されているが（必要ならば、特開平１１−１６３２７３号公報参照）、これはあくまでもエッチング液として用いるものであり、エッチング現象を実質的に伴わない本発明の浸漬工程とは基本的に異なるものである。
【０１０１】
再び、図２（ｂ）参照
また、図２（ｂ）に示す様に、強誘電体キャパシタをパターニングした後に、例えば、９６％の濃度のＨ2 ＳＯ4 原液を純水で０．１％に希釈した溶液中に、例えば、１分間浸漬したのち、図３（ｃ）以降に示した工程を行っても良いものである。
【０１０２】
この場合も、上部電極２７及び下部電極２５をＨ2 ＳＯ4 を含む溶液中に浸漬することによって、Ｐｔ、Ｉｒ、或いは、Ｒｕの触媒作用、即ち、水（２Ｈ2 Ｏ）を水素（２Ｈ2 ）と酸素（Ｏ2 ）に分解する触媒作用を抑制することができるので、強誘電体キャパシタの劣化を防止することができる。
なお、この工程の前の図２（ａ）の工程においても、上述のようにＨ2 ＳＯ4 を含む溶液中に浸漬しても良いし、或いは、図３（ｃ）以降の工程においては、必ずしもＣＯ処理を行う必要はなく、従来例と同様の構成を採用しても良いものである。
【０１０３】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に示した構成・条件に限られるものでなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、強誘電体膜としてＰＺＴを用いているが、ＰＺＴに限られるものではなくＰＺ，ＰＴ，ＰＬＺＴ等のＰｂを含むペロブスカイト酸化物一般にも適用されるものである。
【０１０４】
また、上記の各実施の形態の説明においては、ＰＺＴ膜をスパッタ法によって成膜しているが、ゾル−ゲル法或いはＭＯＣＶＤ法によって成膜したＰＺＴ膜にも適用されるものである。
【０１０５】
また、Ｐｂを含むペロブスカイト酸化物以外にも、ＳＢＴ等の下記の一般式
（Ｂｉ2 Ｏ2 ）2+（Ａn-1 Ｂn Ｏ3n+1）2-
但し、Ａ＝Ｂｉ，Ｐｂ，Ｂａ，Ｓｒ，Ｃａ，Ｎａ、
Ｂ＝Ｔｉ，Ｔａ，Ｎｂ，Ｗ，Ｍｏ，Ｆｅ，Ｃｏ，Ｃｒ、
ｎ＝１〜５
で表されるＢｉ系層状ペロブスカイト酸化物に適用されるものである。
【０１０６】
また、上記の各実施の形態においては、下部電極及び上部電極として、Ｐｔ、Ｉｒ、或いは、Ｒｕからなる単一元素金属を用いているが、必ずしも単一元素金属である必要はなく、Ｐｔ、Ｉｒ、或いは、Ｒｕ間の合金を用いても良いものである。
【０１０７】
また、上記の実施の形態においては、下部電極及び上部電極として、Ｐｔ、Ｉｒ、或いは、Ｒｕを用いているが、少なくとも一方の電極がＰｔ、Ｉｒ、或いは、Ｒｕ、または、Ｐｔ、Ｉｒ、或いは、Ｒｕ間の合金であれば良く、例えば、ＩｒＯ2 ／ＰＺＴ／Ｐｔ／Ｔｉ／ＳｉＯ2 積層構造、或いは、ＩｒＯ2 ／ＰＺＴ／Ｐｔ／ＩｒＯ2 ／ＳｉＯ2 積層構造であっても良い。
【０１０８】
また、上記の各実施の形態の説明においては、下部電極２５をＴｉ膜とＰｔ膜の二層膜で構成しているが、Ｔｉ膜はＴｉＮ膜に置き換えても良いものであり、したがって、下部電極をＴｉＮ膜とＰｔ膜の二層膜で構成しても良いものである。
【０１０９】
また、上記の各実施の形態の説明においては、強誘電体メモリの情報蓄積キャパシタを前提に説明しているが、この様な強誘電体メモリ用のキャパシタに限られるものではなく、高誘電体膜を用いたキャパシタにも適用されるものである。
【０１１０】
即ち、ＤＲＡＭ等の半導体集積回路装置の集積度が向上するに連れて、高度な製造技術を必要とするプラグ上に微小キャパシタを形成する場合や、キャパシタを垂直に加工した構造により微細化を図る場合にも生ずることになるが、キャパシタの微小化にもなう蓄積容量の低減を相殺するために、誘電体膜として、ＢＳＴ（ＢａＳｒＴｉＯ3 ）やＴａ2 Ｏ5 等の高誘電体膜を採用する必要が生じる。
それにともなって、キャパシタを構成する電極としてもＰｔ、Ｉｒ、或いは、Ｒｕ等が使用されることになるが、層間絶縁膜中の水分等に起因してＰｔ、Ｉｒ、或いは、Ｒｕの触媒作用によって水素が発生し、この水素が高誘電体膜を劣化することになるので、本発明は、この様な高誘電体膜を用いたキャパシタを有する半導体集積回路装置にも適用されるものである。
【０１１１】
また、本発明は、強誘電体メモリ或いは高誘電体膜を用いたキャパシタを有する半導体記憶装置に限られるものではなく、この様な強誘電体キャパシタ或いは高誘電体化キャパシタを容量の大きな微小キャパシタとして用いた通常の半導体集積回路装置、或いは、他の電子デバイスのキャパシタとしても適用されるものである。
【０１１２】
また、上記の各実施の形態における各層間絶縁膜としては、プラズマＴＥＯＳ膜を用いているが、プラズマＴＥＯＳ膜に限られるものではなく、Ｏ3 を用いたＯ3 −ＴＥＯＳ膜を用いても良いものである。
【０１１３】
また、本発明の本質的な点は、上部電極の堆積工程の後に、少なくとも一度ＣＯを含むガス雰囲気中で熱処理するか、或いは、少なくとも一つの工程をＣＯを含むガス雰囲気中で行えば良いものであり、上記の実施の形態において示した全てのＣＯ処理工程を行う必要は必ずしもないものである。
なお、ＣＯを含むガス雰囲気は、第２層間絶縁膜の堆積工程を含むそれ以降の工程においては、必ずしも非プラズマガス雰囲気である必要はない。
【０１１４】
また、上記の各実施の形態においては、強誘電体キャパシタを形成する際に、下部電極、強誘電体膜、及び、上部電極を全面に堆積させたのち、所定形状にエッチングすることによってパターニングしているが、この様な工程に限られるものではなく、マスクスパッタリング法を用いて、下部電極、強誘電体膜、及び、上部電極を順次所定形状に選択的に堆積させても良いものである。
この場合には、選択堆積後にＣＯを含むガス雰囲気中で熱処理或いはＨ2 ＳＯ4 を含む溶液中に浸漬すれば良いものである。
【０１１６】
また、本発明の本質的特徴に直接関連のない各プラグの形成工程或いは配線層の形成工程等は上記の各実施の形態において説明した構成或いは製造方法に限られるものではなく、公知の各種の構成或いは製造方法を用いることができるものであることは言うまでもない。
【０１１７】
【発明の効果】
本発明によれば、Ｐｔ、Ｉｒ、或いは、Ｒｕからなる上部電極の堆積工程の後に、少なくとも一度ＣＯを含むガス雰囲気中で熱処理するか、或いは、少なくとも一つの工程をＣＯを含むガス雰囲気中で行っているので、Ｐｔ、Ｉｒ、或いは、Ｒｕの触媒作用を抑制することができ、それによって、強誘電体キャパシタ或いは高誘電体キャパシタの劣化を防止することができる。
【０１１８】
また、本発明によれば、Ｐｔ、Ｉｒ、或いは、Ｒｕからなる上部電極の堆積工程の後、または、強誘電体キャパシタ或いは高誘電体キャパシタのパターニング工程の後に、Ｈ2 ＳＯ4 を含む溶液中に浸漬しているので、Ｐｔ、Ｉｒ、或いは、Ｒｕの触媒作用を抑制することができ、それによって、強誘電体キャパシタ或いは高誘電体キャパシタの劣化を防止することができる。
【０１１９】
この様な触媒作用の抑制処理を行うことによって、特に、残留分極量特性の優れた強誘電体キャパシタを再現性良く製造することができるので、ＦｅＲＡＭの高集積化、高性能化、高信頼性化が可能になり、ロジック回路混載置ＦｅＲＡＭの実現に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施の形態の途中までの製造工程の説明図である。
【図３】本発明の実施の形態の図２以降の途中までの製造工程の説明図である。
【図４】本発明の実施の形態の図３以降の途中までの製造工程の説明図である。
【図５】本発明の実施の形態の図４以降の途中までの製造工程の説明図である。
【図６】本発明の実施の形態の図５以降の製造工程の説明図である。
【図７】本発明の第１の実施の形態における残留分極量特性の説明図である。
【図８】本発明の第２の実施の形態における残留分極量特性の説明図である。
【図９】本発明の第３の実施の形態における残留分極量特性の説明図である。
【図１０】従来のＦｅＲＡＭの説明図である。
【図１１】高集積化ＦｅＲＡＭの概略的要部断面図である。
【図１２】高集積化ＦｅＲＡＭの問題点の説明図である。
【符号の説明】
１ 誘電体膜
２ 電極
３ 電極
４ キャパシタ
５ 酸化炭素を含む非プラズマガス雰囲気
１１ ｎ型シリコン基板
１２ ｐ型ウエル領域
１３ 素子分離酸化膜
１４ ゲート絶縁膜
１５ ゲート電極
１６ ｎ- 型ＬＤＤ領域
１７ サイドウォール
１８ ｎ+ 型ドレイン領域
１９ ｎ+ 型ソース領域
２０ 第１層間絶縁膜
２１ Ｗプラグ
２２ Ｗプラグ
２３ ＳｉＮ膜
２４ ＳｉＯ2 膜
２５ 下部電極
２６ ＰＺＴ膜
２７ Ｐｔ電極
２８ 第２層間絶縁膜
２９ コンタクトホール
３０ コンタクトホール
３１ 局所内部配線
３２ 第３層間絶縁膜
３３ コンタクトホール
３４ Ｃｕプラグ
３５ 第１層間配線層
３６ 第４層間絶縁膜
３７ Ｃｕプラグ
３８ 第２層間配線層
４１ ｎ型シリコン基板
４２ ｐ型ウエル領域
４３ 素子分離酸化膜
４４ ゲート絶縁膜
４５ ゲート電極
４６ ｎ- 型ＬＤＤ領域
４７ サイドウォール
４８ ｎ+ 型ドレイン領域
４９ ｎ+ 型ソース領域
５０ 第１層間絶縁膜
５１ Ｗプラグ
５２ Ｗプラグ
５３ ＳｉＮ膜
５４ ＳｉＯ2 膜
５５ 下部電極
５６ ＰＺＴ膜
５７ 上部電極
５８ 第２層間絶縁膜
５９ 局所内部配線
６０ 第３層間絶縁膜
６１ ビット線
６２ Ｃｕプラグ
６３ 第１層間配線層
６４ 第４層間絶縁膜
６５ Ｃｕプラグ
６６ 第２層間配線層
Claims (2)
- 強誘電体膜或いは高誘電体膜のいずれかからなる誘電体膜を用いるとともに、電極としてＰｔ、Ｉｒ、或いは、Ｒｕの内のいずれか一つ或いはそれらの合金を含んだキャパシタを有する半導体装置の製造方法において、前記誘電体膜に接する、Ｐｔ、Ｉｒ、或いは、Ｒｕの内のいずれか一つ或いはそれらの合金を含んだ電極を堆積させた以降に、少なくとも一度、ＣＯを含んだ非プラズマガス雰囲気中で熱処理を行うことを特徴とする半導体装置の製造方法。
- 強誘電体膜或いは高誘電体膜のいずれかからなる誘電体膜を用いるとともに、電極としてＰｔ、Ｉｒ、或いは、Ｒｕの内のいずれか一つ或いはそれらの合金を含んだキャパシタを有する半導体装置の製造方法において、前記誘電体膜に接する、Ｐｔ、Ｉｒ、或いは、Ｒｕの内のいずれか一つ或いはそれらの合金を含んだ電極を堆積させた以降の前記キャパシタのパターニング工程、層間絶縁膜の堆積工程、或いは、配線材料のパターニング工程の内の少なくとも一つの製造工程において、当該製造工程の雰囲気中にＣＯを添加することを特徴とする半導体装置の製造方法。
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