KR20070090351A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 접합영역을 포함한 소정의 구조가 형성된 반도체 기판 상부에 층간절연막을 형성하는 단계; 상기 층간절연막의 일부를 순차적으로 식각하여 콘택홀을 형성한 후, 상기 콘택홀에 제 1 도전체를 매립하는 단계; 상기 제 1 도전체를 소정깊이 식각하는 단계; 전체구조상부에 질화막과 산화막을 순차적으로 형성한 후, 자기 정렬 식각 공정으로 상기 질화막과 산화막의 일부를 식각하여 상기 제 1 도전체를 노출시키는 단계; 및 상기 노출된 제 1 도전체를 포함한 전체구조상부에 제 2 도전체를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 개시한다.
드레인 콘택, 자기 정렬 식각 방법, 비트라인, 정렬

Description

반도체 소자의 제조 방법{Method for manufacturing a semiconductor device}
도 1은 본 발명에 적용되는 플래시 메모리 소자의 셀 어레이 영역의 일부분을 도시한 평면도 이다.
도 2a 내지 도 2d는 도 1의 선A-A 를 절취한 상태에서 본 발명의 실시예에 따른 반도체 소자의 제조 공정을 나타낸 반도체 소자의 단면도 이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판 102 : 소자분리막들
104 : 활성영역(드레인 영역) 106 : 층간절연막
108 : 제 1 도전체 110 : 질화막
112 : 산화막 114 : 제 2 도전체
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 드레인 콘택 형성 후 콘택의 상부를 마스크 공정없이 선택적 식각만으로 일부 제거하는 방법과 이후 자기 정렬 식각 방법으로 드레인 콘택 플러그와 비트라인 과의 정렬 마진 (alignment margin)을 확보함으로써, 오정렬로 인한 제품의 불량율을 낮출 수 있는 반도체 소자의 제조 방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가함에 따라 동일한 단위면적당 배선의 선폭이 감소함과 동시에 콘택홀의 크기도 감소하고 있다. 즉, 콘택홀의 크기가 작아지면서 새로운 증착방법과 화학적 기계적 연마(CMP) 공정을 이용한 다마신 방식에 대한 활발한 연구가 진행되고 있다.
이하, 종래 반도체 소자의 제조 방법에 대하여 간략히 설명한다. 드레인(Drain)을 포함한 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성한 후, 층간절연막의 소정 영역을 식각하여 드레인을 노출시키는 콘택홀을 형성한다.
콘택홀이 매립되도록 도전성 폴리실리콘막을 매립한 후, 화학적 기계적 연마 공정을 실시하면, 드레인 콘택 플러그(Drain Contact Plug)가 형성된다. 드레인 콘택 플러그를 포함한 전체구조상부에 질화막과 산화막을 순차적으로 형성한 후, 마스크 및 식각공정을 이용하여 상기 질화막과 산화막의 일부를 제거함으로써 드레인 콘택 플러그를 노출시킨다. 노출된 드레인 콘택 플러그 상부에 도전층을 매립한 후, 화학적 기계적 연마(CMP) 공정을 실시하여 비트-라인을 형성한다.
그러나, 전술한 종래 반도체 소자의 제조 방법은 드레인 콘택 플러그와 상기 비트라인 과의 정렬(alignment)을 절대적으로 마스크 공정에 의존하기 때문에, 최근 반도체 소자의 집적화 추세로 인해 정렬 마진을 확보하기 어려워 오정렬이 발생됨으로써, 드레인 콘택간 또는 비트라인 간의 단락으로 인한 제품의 불량율이 높아지는 문제점이 있다.
본 발명의 목적은 드레인 콘택 형성 후 콘택의 상부를 마스크 공정없이 선택적 식각만으로 일부 제거하는 방법과 이후 자기 정렬 식각 방법으로 드레인 콘택 플러그와 비트라인 과의 정렬 마진(alignment margin)을 확보함으로써, 오정렬로 인한 제품의 불량율을 낮출 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 접합영역을 포함한 소정의 구조가 형성된 반도체 기판 상부에 층간절연막을 형성하는 단계; 상기 층간절연막의 일부를 순차적으로 식각하여 콘택홀을 형성한 후, 상기 콘택홀에 제 1 도전체를 매립하는 단계; 상기 제 1 도전체를 소정깊이 식각하는 단계; 전체구조상부에 질화막과 산화막을 순차적으로 형성한 후, 자기 정렬 식각 공정으로 상기 질화막과 산화막의 일부를 식각하여 상기 제 1 도전체를 노출시키는 단계; 및 상기 노출된 제 1 도전체를 포함한 전체구조상부에 제 2 도전체를 형성하는 단계를 포함한다.
상기 제 1 도전체는 폴리실리콘 이다. 상기 제 1 도전체 식각공정시 Cl2 또는 HBr을 포함한 식각가스를 사용한다. 상기 제 2 도전체는 텅스텐 또는 알루미늄이다.
상기 산화막 식각시에는 C5F8, Ar 및 O2 를 포함한 혼합가스를 사용하고, 상기 질화막 식각시에는 CF4 또는 CHF3 를 포함한 식각가스를 사용한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1은 본 발명에 적용되는 플래시 메모리 소자의 셀 어레이 영역의 일부분을 도시한 평면도 이다. 또한, 도 2a 내지 도 2d는 도 1의 선A-A를 절취한 상태에서 본 발명의 실시예에 따른 반도체 소자의 제조 공정을 나타낸 반도체 소자의 단면도 이다.
다시말해, 본 발명은 반도체 소자에 콘택이 형성될 수 있는 전 영역에 적용된다 할 것이나, 일실시예인 도 2a 내지 도 2d 공정은 드레인 선택라인(DSL) 사이 영역에서 드레인 콘택 플러그 형성 공정을 나타낸 도면이다.
도 1 을 참조하면, 낸드형 플래시 소자는 드레인 선택 트랜지스터(Drain Select Transistor)와 소스 선택 트랜지스터(Source Select Transistor) 사이에 16개 또는 32개 단위로 셀들이 스트링(String) 형태로 직렬 연결되어 있다. 동일 워드라인(Word Line)을 공유하고 있는 셀 스트링을 그룹지어 하나의 블록(Block)으로 정의한다.
도 2a를 참조하면, 소자분리막(102)과 활성영역(104)이 확정된 반도체 기판(100) 상부에 제 1 층간절연막(106)을 형성한다.
여기서, 활성영역(104)은 드레인(Drain)을 의미하고, 제 1 층간절연막(106)은 BPSG, PSG, FSG, PE-TEOS, PE-SiH4, HDP USG, APL 등의 물질을 사용할 수 있으며, 한가지 물질로 형성할 수도 있고, 두가지 이상의 물질이 적층된 구조로 형성할 수도 있다.
제 1 층간절연막(106)의 일부를 식각하여 반도체 기판(100)의 활성영역(104)을 노출시키는 콘택홀을 형성한 후, 상기 콘택홀 내부에 제 1 도전체(108)을 매립한다. 이때, 제 1 도전체(108)로는 폴리실리콘이 바람직하다.
도 2b를 참조하면, 드레인 콘택의 상부를 마스크 공정없이 선택적 식각만으로 일부 제거한다. 보다 상세하게, 건식식각공정으로 콘택홀 매립물질인 제 1 도전체(108)를 소정깊이 식각하며, 이때 식각가스로는 폴리실리콘에 대한 식각 선택비가 높은 가스, 즉 Cl2 또는 HBr 를 포함한 식각가스를 사용한다. 전체구조상부에 절연을 목적으로 질화막(110)과 산화막(112)을 순차적으로 형성한다.
도 2c를 참조하면, 자기 정렬 식각 방법으로 드레인 콘택 플러그와 비트라인 과의 정렬 마진(alignment margin)을 확보한다. 보다 상세하게, 자기 정렬 식각 방법을 사용하여 질화막(110)과 산화막(112)의 일부를 식각 선택비를 고려한 식각공정을 실시하여 제거함으로써, 드레인 콘택 플러그를 노출시킨다. 산화막(112) 제거시에는 C5F8, Ar, O2 등을 포함한 혼합 식각가스를 사용하고, 질화막(110) 제거시에는 CF4 또는 CHF3 가스를 포함하는 혼합 식각가스를 사용하는 것이 바람직하다.
여기서, 상기 산화막(112)의 일영역이 제거되고, 드레인 콘택 플러그 상부의 질화막(110)만이 제거되어, 콘택홀 측벽에 질화막(110)이 잔류되는 것이 바람직하나, 콘택홀 측벽에는 질화막(110)이 잔류되지 않을 수도 있다.
자기 정렬 식각 원리를 설명하면, 도 2c 공정단계 중 질화막(110)과 산화막(112)의 일부를 식각하는 공정시 오정렬이 발생한다 하더라도, 이미 도 2b의 공정 단계에서 콘택홀 매립물질인 제 1 도전체(108)를 소정깊이 식각하는 공정에 의해 식각위치가 정해져 있으므로, 드레인 콘택 플러그와 비트라인 간의 위치가 자동 정렬되게 된다.
도 2d를 참조하면, 노출된 드레인 콘택 플러그 상부에 제 2 도전체(114)를 매립한 후, 화학적 기계적 연마(CMP) 공정을 실시하여 비트라인을 형성한다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 드레인 콘택 형성 후 콘택의 상부를 마스크 공정없이 선택적 식각만으로 일부 제거하는 방법과 이후 자기 정렬 식각 방법으로 드레인 콘택 플러그와 비트라인 과의 정렬 마진(alignment margin)을 확보함으로써, 오정렬로 인한 제품의 불량율을 낮출 수 있다.

Claims (5)

  1. 접합영역을 포함한 소정의 구조가 형성된 반도체 기판 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막의 일부를 순차적으로 식각하여 콘택홀을 형성한 후, 상기 콘택홀에 제 1 도전체를 매립하는 단계;
    상기 제 1 도전체를 소정깊이 식각하는 단계;
    전체구조상부에 질화막과 산화막을 순차적으로 형성한 후, 자기 정렬 식각 공정으로 상기 질화막과 산화막의 일부를 식각하여 상기 제 1 도전체를 노출시키는 단계; 및
    상기 노출된 제 1 도전체를 포함한 전체구조상부에 제 2 도전체를 형성하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 도전체는 폴리실리콘인 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 도전체 식각공정시 Cl2 또는 HBr을 포함한 식각가스를 사용하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 도전체는 텅스텐 또는 알루미늄인 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 산화막 식각시에는 C5F8, Ar 및 O2 를 포함한 혼합가스를 사용하고, 상기 질화막 식각시에는 CF4 또는 CHF3 를 포함한 식각가스를 사용하는 반도체 소자의 제조 방법.
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