KR20060127319A - 낸드 플래쉬 메모리 소자의 비트라인 형성방법 - Google Patents

낸드 플래쉬 메모리 소자의 비트라인 형성방법 Download PDF

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KR20060127319A
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Abstract

본 발명은 낸드 플래쉬 메모리 소자의 비트라인 형성방법에 관한 것으로, 층간절연막 상부에 탑 베리어 메탈막이 존재한 상태에서 텅스텐막을 증착함으로써 계면과 계면이 들뜨는 문제가 발생되는 것을 방지할 수 있고, 비트라인 측벽에 베리어 메탈막 증착 없이 텅스텐막을 증착하여 비트 라인을 형성함으로써 텅스텐막 면적을 확보할 수 있다. 이로 인하여, 비트 라인 저항 증가로 인한 RC 딜레이 문제가 없어 안정적인 소자 개발이 가능하고, 개발기간 단축 및 소자 불량률 감소로 인해 원가를 절감 할 수 있다.
비트 라인 저항, 싱글 다마신, 베리어 메탈막, 텅스텐막

Description

낸드 플래쉬 메모리 소자의 비트라인 형성방법{Method of forming a bit line in a nand flash memory device}
도 1은 종래 기술에 따른 비트라인의 단면 프로파일을 보여주는 것이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 낸드 플래쉬 메모리 소자의 비트라인 형성방법을 설명하기 위해 도시한 소자의 단면도이다.
도 3은 본 발명에 따른 비트라인의 단면 프로파일을 보여주는 것이다.
<도면의 주요부분에 대한 부호의 설명>
200 : 반도체 기판 202 : 게이트
204 : 제1 층간 절연막 206 : 소오스 콘택
208 : 드레인 콘택 210 : 제2 층간 절연막
212 : 질화막 214 : 베리어 메탈막
216 : 제1 텅스텐막 218 : 제3 층간 절연막
220 : 탑 베리어 메탈막 222 : 제2 텅스텐막
본 발명은 낸드 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히, 싱글 다마신 공정으로 비트 라인을 형성하여 텅스텐막 면적을 넓힘으로써 비트 라인 저항을 낮추기 위한 낸드 플래쉬 메모리 소자의 비트라인 형성방법에 관한 것이다.
일반적으로, 다마신(Damascene) 공정은 하부 절연막질을 배선 모양으로 사진 식각 기술을 이용하여 일정 깊이 식각하여 홈을 형성하고, 홈에 텅스텐막 등의 도전 물질을 채워 넣고 필요한 배선 이외의 도전 물질은 에치백(etchback)이나 화학적기계적연마(Chemical Mechanical Polishing; CMP) 등의 기술을 이용하여 제거하므로써 처음에 형성한 홈 모양으로 배선을 형성하는 기술이다.
이 기술은 주로 플래쉬 메모리 소자의 비트라인 형성에 이용되는데, 언급한 다마신 공정을 적용하여 플래쉬 메모리 소자의 비트라인을 형성할 경우, 도 1에 나타난 것처럼 비트라인에 형성된 텅스텐막의 폭(A)과 산화막의 폭(B)이 1:1을 유지한다고 하여도 비트라인의 측벽에 형성된 베리어 메탈이 차지하는 부분 만큼 비트라인의 저항이 증가하게 된다. 비트라인의 저항 증가로 인하여 RC 딜레이 문제가 발생하게 된다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 텅스텐막 면적을 확보하고, 비트라인 저항 증가로 인한 RC 딜레이 문제를 해결하기 위한 낸드 플래쉬 메모리 소자의 비트라인 형성방법을 제공하는데 있다.
본 발명의 일 실시예에 따른 낸드 플래쉬 메모리 소자의 비트라인 형성방법은, 소정의 패턴이 형성된 반도체 기판 상부에 제1 층간 절연막 및 질화막을 형성한 후, 상기 질화막 및 제1 층간 절연막을 식각하여 콘택홀을 형성하는 단계와, 전체 구조 상부에 베리어 메탈막 및 제1 텅스텐막을 증착한 후, 상기 질화막이 노출될 때까지 상기 제1 텅스텐막을 연마하여 콘택 플러그를 형성하는 단계와, 상기 콘택 플러그를 포함한 전면에 제2 층간 절연막, 탑 베리어 메탈막을 형성한 후, 상기 탑 베리어 메탈막, 제2 층간 절연막 및 질화막을 식각하여 비트라인 트렌치를 형성하는 단계와, 상기 비트라인 트렌치가 매립되도록 전체 구조 상부에 제2 텅스텐막을 형성하는 단계와, 상기 제2 층간 절연막이 노출되도록 제2 텅스텐막을 연마하여 비트라인을 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 비트라인 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 낸드 플래쉬 메모리 소자의 비트라인 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(200) 상부에 제1폴리실리콘막, 유전체막, 제2폴리실리콘막 및 텅스텐 실리사이드막을 증착하여 셀 트랜지스터 영역(Cell Tr)에 다수의 게이트(202)를 형성한다. 또한, 선택 트랜지스터 영역(DSL 및 SSL)에도 셀 트랜지스터 영역의 게이트(202) 형성 방법과 같은 방법으로 게이트(202)를 형성한 후, 전체 구조 상부에 제1 층간 절연막(204)을 형성 한다. 선택 트랜지스터 영역에 소오스 콘택 마스크막을 이용하여 제1 층간 절연막(204)을 식각하여 소오스 콘택홀을 형성한 후, 드레인 콘택 마스크막을 이용하여 제1 층간 절연막(204)을 식각하여 드레인 콘택홀을 형성한다. 소오스 콘택홀 및 드레인 콘택홀이 매립되도록 전체 구조 상부에 도전막을 형성한 후, 제1 층간 절연막(204)이 노출될 때까지 CMP 공정을 실시하여 소오스 콘택(206) 및 드레인 콘택(208)을 형성한다. 한편, 고전압 트랜지스터 영역(HVN Tr)에서도 셀 트랜지스터 영역의 게이트(202) 형성 방법과 같은 방법으로 게이트(202)를 형성한다. 전체 구조 상부에 제2 층간 절연막(210) 및 질화막(212)을 형성한 후, 질화막(212) 상부에 포토레지스트 패턴을 형성한다. 포토레지스트 패턴을 식각 마스크로 질화막(212), 제2 층간 절연막(210) 및 제1 층간 절연막(204)을 식각하여 콘택홀을 형성한다. 이때, 콘택홀은 선택 트랜지스터 영역에 형성된 소오스 콘택(206) 및 드레인 콘택(208), 고전압 트랜지스터 영역에 형성된 게이트(202) 및 반도체 기판(200)의 액티브 영역에 형성된다. 그런 다음, 포토레지스트 패턴을 제거한 후, 베리어 메탈막(214) 및 제1 텅스텐막(216)을 형성하고 질화막(212)이 노출될때까지 에치백(etchback)이나 CMP 공정을 실시하여 콘택 플러그를 형성한다. 이때, 베리어 메탈막(214)은 Ti 또는 TiN으로 형성한다.
도 2b를 참조하면, 전체 구조 상부에 제3 층간절연막(218), 탑 베리어 메탈막(220) 및 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 탑 베리어 메탈막(220), 제3 층간 절연막(218) 및 질화막(212)을 식각하여 비트라인 트렌치를 형성한다. 이때, 제3 층간절연막(218)은 산화막으로 형성하고, 탑 베리어 메탈막(220)은 TiN으로 형성한다.
도 2c를 참조하면, 비트라인 트렌치가 매립되도록 전체 구조 상부에 제2텅스텐막(222)을 형성한 후, CMP 공정을 진행하여 탑 베리어 메탈막(220)까지 제거하여 비트라인을 형성한다. 이때, 탑 베리어 메탈막(222)이 층간절연막(210) 상부에 존재함으로써 반도체 기판(200) 상부에 베리어 메탈막인 Ti 또는 TiN 증착 없이 제2 텅스텐막(222)을 증착할 수 있고, 이로 인해 계면과 계면이 들뜨는 문제가 발생하지 않는다.
도 3은 본 발명에 따른 단면 프로파일을 보여주는 것으로, 제2 텅스텐막(222)을 증착한 후, CMP 공정을 진행한 비트라인의 단면을 확대한 것이다. 본 발명을 적용하면, 비트라인 측벽에 베리어 메탈막이 없기 때문에 제2 텅스텐막(222) 면적을 확보 할 수 있고, 제2 텅스텐막(222) 비트라인의 폭(A)과 산화막(210)의 폭(B)이 1:1을 유지하고 있어 비트라인 저항 증가에 대한 RC 딜레이 문제가 발생하지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 층간절연막 상부에 탑 베리어 메탈막이 존재한 상태에서 텅스텐막을 증착함으로써 계면과 계면이 들뜨는 문제가 발생되는 것을 방지할 수 있고, 비트라인 측벽에 베리어 메탈 없이 비트라인을 형성함으로써 텅스텐막 면적을 확보할 수 있다.
또한, 비트라인 저항 증가로 인한 RC 딜레이 문제가 없어 안정적인 소자 개발이 가능하고, 개발기간 단축 및 소자 불량률 감소로 인해 원가를 절감 할 수 있다.

Claims (4)

  1. 소정의 패턴이 형성된 반도체 기판 상부에 제1 층간 절연막 및 질화막을 형성한 후, 상기 질화막 및 제1 층간 절연막을 식각하여 콘택홀을 형성하는 단계;
    전체 구조 상부에 베리어 메탈막 및 제1 텅스텐막을 증착한 후, 상기 질화막이 노출될 때까지 상기 제1 텅스텐막을 연마하여 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그를 포함한 전면에 제2 층간 절연막, 탑 베리어 메탈막을 형성한 후, 상기 탑 베리어 메탈막, 제2 층간 절연막 및 질화막을 식각하여 비트라인 트렌치를 형성하는 단계;
    상기 비트라인 트렌치가 매립되도록 전체 구조 상부에 제2 텅스텐막을 형성하는 단계; 및
    상기 제2 층간 절연막이 노출되도록 제2 텅스텐막을 연마하여 비트라인을 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 비트라인 형성방법.
  2. 제1항에 있어서, 상기 제1 층간 절연막 및 제2 층간 절연막은 산화막으로 형성하는 것을 포함하는 낸드 플래쉬 메모리 소자의 비트라인 형성방법.
  3. 제1항에 있어서, 상기 베리어 메탈막은 Ti 또는 TiN으로 형성하는 것을 포함 하는 낸드 플래쉬 메모리 소자의 비트라인 형성방법.
  4. 제1항에 있어서, 상기 제2 텅스텐막 식각은 상기 탑 베리어 메탈막이 제거되는 것을 포함하는 낸드 플래쉬 메모리 소자의 비트라인 형성방법.
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US9006903B2 (en) 2012-06-13 2015-04-14 SK Hynix Inc. Semiconductor memory device, memory system including the same and method of manufacturing the same

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