KR20070087519A - 회로 기판, 이것을 포함하는 조립품 및 회로 기판의 형성방법 - Google Patents

회로 기판, 이것을 포함하는 조립품 및 회로 기판의 형성방법 Download PDF

Info

Publication number
KR20070087519A
KR20070087519A KR1020070018179A KR20070018179A KR20070087519A KR 20070087519 A KR20070087519 A KR 20070087519A KR 1020070018179 A KR1020070018179 A KR 1020070018179A KR 20070018179 A KR20070018179 A KR 20070018179A KR 20070087519 A KR20070087519 A KR 20070087519A
Authority
KR
South Korea
Prior art keywords
circuit board
mounting pad
dielectric layer
attached
chip
Prior art date
Application number
KR1020070018179A
Other languages
English (en)
Other versions
KR101297915B1 (ko
Inventor
찰스 콘
Original Assignee
에이저 시스템즈 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이저 시스템즈 인크 filed Critical 에이저 시스템즈 인크
Publication of KR20070087519A publication Critical patent/KR20070087519A/ko
Application granted granted Critical
Publication of KR101297915B1 publication Critical patent/KR101297915B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/243—Reinforcing the conductive pattern characterised by selective plating, e.g. for finish plating of pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0204—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0393—Flexible materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0355—Metal foils
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0376—Flush conductors, i.e. flush with the surface of the printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09881—Coating only between conductors, i.e. flush with the conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0147—Carriers and holders
    • H05K2203/016—Temporary inorganic, non-metallic carrier, e.g. for processing or transferring
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0376—Etching temporary metallic carrier substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H05K3/064—Photoresists
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/202—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using self-supporting metal foil pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452—Solder masks
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

집적 회로 칩에 부착될 회로 기판은 전기 트레이스, 장착 패드 및 유전층을 포함한다. 장착 패드는 제 1 표면, 한 개 이상의 측벽 및 제 2 표면을 구비한다. 제 1 표면은 전기 트레이스에 부착된다. 유전층은 실질적으로 장착 패드의 하나 이상의 측벽을 커버하고 유전층 장착 패드의 제 2 표면과 실질적으로 동일한 평면에 있는 최상단 표면을 갖는다.

Description

회로 기판, 이것을 포함하는 조립품 및 회로 기판의 형성 방법{FLEXIBLE CIRCUIT SUBSTRATE FOR FLIP-CHIP-ON-FLEX APPLICATIONS}
도 1a는 본 발명의 예시적인 실시예에 따른 회로 기판의 평면도.
도 1b는 도 1a의 회로 기판의 단면도.
도 2a는 도 1a의 회로 기판에 부착된 플립 칩을 포함하는 조립품의 평면도.
도 2b는 도 2a의 조립품의 단면도.
도 3은 추가된 열 싱크(heat sink)를 구비한 도 2a의 조립품의 단면도.
도 4a 내지 도 4i는 다양한 형성 단계에서의 도 1a의 회로 기판을 도시한 도면.
본 발명은 집적 회로 칩용 회로 기판에 관한 것으로, 본 발명의 실시예는 플립-칩-온-플렉스(flip-chip-on-flex) 응용에 사용되는 개선된 가요성 회로 기판을 제공한다.
직접 칩 부착(DCA: direct chip attachment)은 반도체 조립 기술을 일컬으 며, 이때 집적 회로 칩은 현재 사용되는 전통적인 조립 및 패키징 대신 최종 회로 기판 상에 직접 장착되고 전기적으로 접속된다. 바람직하게, DCA 내의 통상적인 디바이스 패키징의 제거는 제조 프로세스를 단순화하고 집적 회로 칩이 최종 회로 기판 상에서 차지하는 공간을 감소시킨다. 또한 이것은 집적 회로 칩과 회로 기판 간의 상호접속 경로를 단축시켜 그 결과 성능을 향상시킨다.
가요성 회로 기판(플립-칩-온-플렉스(FCoF))으로의 플립 칩 부착은 일부 종류의 전자 디바이스의 구성에 있어서 대세의 프로세스로 발전하는 DCA의 한 변형이다. 플립 칩은 칩의 본딩 패드(bonding pads)에 부착된 복수의 도전성 솔더 범프(solder bump)를 구비하는 집적 회로 칩을 포함한다. FCoF에서, 이러한 솔더 범프는 가요성 집적 회로에 직접 부착된다. 가요성 회로 기판은 플립 칩을 종래의 경성인쇄회로보드(rigid printed circuit board)와 유사한 영역 내의 다른 전자 구성 요소와 접속시키는 역할을 하는 구리 전기 트레이스(traces)를 포함한다. 가요성 회로 기판은 탄력적인 형태로 구부리고 굽히는 자신의 고유한 능력이 요구되는 응용기기에서 집중적으로 사용된다. 가요성 회로 기판은 예를 들어, 노트북 컴퓨터, 하드 디스크 드라이브, PCMCIA(personal computer memory card international association) 커넥터, 도킹 스테이션(docking station), 포인팅 디바이스, CD 플레이어 및 휴대폰에서 사용된다.
플립 칩을 가요성 회로 기판 상에 장착하는 것은 플립 칩 상의 솔더 범프를 가요성 회로 기판 내에 결합된 구리 전기 트레이스에 부착하는 것을 포함한다. 가요성 회로 기판에서, 이러한 구리 전기 트레이스는 일반적으로, 종종 "솔더 마스 크"라 불리는 일부 종류의 중합체 커버층으로 커버된다. 따라서, 중합체 커버층 내에 개구부가 생성되어 플립 칩 상의 솔더 범프가 하단의 구리 전기 트레이스에 접근하도록 하는 부착 영역을 생성한다. 그 다음 솔더 범프를 구리 전기 트레이스에 영구적으로 부착시키는 데에 고온 리플로우(reflow) 프로세스가 사용된다. 이어서, 비전도성 언더필(underfill) 재료가 플립 칩과 가요성 회로 기판 사이의 영역 내에 투여된다. 언더필 재료는 솔더 범프를 습기 및 그외 환경적 위험으로부터 보호하고, 조립품에 추가의 기계적 힘을 제공하며, 플립 칩과 가요성 회로 기판 사이에 열팽창 차에 대해 보상한다.
이러한 다수의 기능 때문에, 바람직하게, 언더필 재료는 플립 칩과 가요성 회로 기판 사이의 영역을 완전하고 균일하게 충진할 것이다. 이때 플립 칩과 가요성 회로 기판 사이의 거리("이격 거리(standoff distance)")가 정확하게 제어될 것이 요구된다. 불행히도, 종래의 FCoF 응용기기에서, 이러한 이격 거리는 가요성 회로 기판 상의 부착 영역의 크기, 중합체 커버 층(즉, 솔더 마스크)의 두께, 솔더 범프 합금의 연성 및 솔더 범프의 리플로우 프로파일를 포함하는 다양한 요인에 의해 영향을 받는다. 예를 들어, 만약 가요성 회로 기판 상에 넓은 부착 영역이 노출되면, 그 영역에 놓이는 솔더 범프는 고온 리플로우 프로세스 동안 노출된 구리 전기 트레이스를 따라 윅(wick)하려는 경향을 가질 것이다. 이것은 이격 거리의 감소를 발생시키고, 이는 더 이상 플립 칩과 가요성 회로 기판 사이의 완전하고 균일한 언더필 재료 층을 갖는 응용기기가 아니다.
그 결과, 종래의 가요성 회로 기판과 비교하여 플립 칩과 가요성 회로 기판 사이의 이격 거리를 더 넓고 더 균일하게 하는, FCoF 응용기기에 사용되는 개선된 가요성 회로 기판에 대한 필요성이 존재한다.
본 발명은 FCoF 응용기기에서 사용되는 개선된 가요성 회로 기판을 제공함으로써 전술된 필요성을 다룬다. 이러한 회로 기판의 실시예는 가요성 회로 기판의 표면과 실질적으로 동일한 장착 패드를 사용한다. 바람직하게, 이러한 방법으로, 종래의 가요성 회로 기판에 비교하였을 때 가요성 회로 기판과 부착된 플립 칩 사이에 보다 넓고 균일한 이격 거리가 생성된다.
본 발명의 측면에 따르면, 집적 회로 칩에 부착될 회로 기판은 전기 트레이스, 장착 패드 및 유전층을 포함한다. 장착 패드는 제 1 표면, 한 개 이상의 측벽 및 제 2 표면을 구비한다. 제 1 표면은 전기 트레이스에 부착된다. 유전층은 실질적으로 장착 패드의 하나 이상의 측벽을 커버하고 유전층 장착 패드의 제 2 표면과 실질적으로 동일한 평면에 있는 최상단 표면을 갖는다.
예시적인 실시예에서, 회로 기판은 가요성이고 복수의 솔더 범프를 구비하는 플립 칩에 부착되도록 구성되었다. 회로 기판은 복수의 전기 트레이스 및 동일한 개수의 장착 패드를 포함한다. 각 장착 패드는 하부 표면, 측벽 및 상부 표면을 구비한다. 각 장착 패드의 하부 표면은 각 전기 트레이스에 부착된다. 유전층은 장착 패드의 측벽을 커버하며 장착 패드의 상부 표면과 실질적으로 동일한 평면에 있는 최상단 표면을 갖는다. 또한, 장착 패드의 상부 표면 상에 장착 패드 캡이 배치되 어, 장착 패드 캡이 유전층의 최상단 표면으로부터 약간 돌출되도록 한다.
바람직하게, 이러한 회로 기판 구성은 플립 칩이 회로 기판에 부착되는 동안 플립 칩의 솔더 범프가 장착 패드 캡에 억류되도록 한다. 이러한 구성은 솔더 범프의 붕괴를 제한한다. 그 결과, 플립 칩과 회로 기판 사이의 이격 거리는, 플립 칩과 회로 기판 사이에 완전하고 균일한 언더필 재료 층이 형성되도록 하는 범위 내에서 보다 쉽게 유지된다. 본 발명의 측면에 따른 특성을 갖는 회로 기판을 사용할 때 보다 신뢰성 있는 칩/기판 조립품이 형성된다.
본 발명의 이러한 특성 및 장점과 다른 특성 및 장점이 첨부된 도면을 참조로 하여 하기의 상세한 설명으로부터 명백해질 것이다.
본 발명은 본 명세서에서 예시적인 회로 기판 및 예시적인 회로 기판을 형성하는 방법에 관하여 설명될 것이다. 그러나, 본 발명이 본 명세서에 도시 및 기술된 특정한 배열, 재료, 필름 층 및 프로세싱 단계로 제한되는 것은 아님을 이해해야 한다. 예시적인 실시예에 대한 변경이 가능함을 당업자는 이해할 것이다.
특히 프로세싱 단계와 관련하여, 본 명세서에서 제공된 설명은 기능성의 회로 기판을 연속적으로 형성하는 데에 요구될 수 있는 모든 프로세싱 단계를 포함하는 것은 아니다. 오히려, 클리닝 단계와 같이, 이러한 회로 기판을 형성하는 데에 통상적으로 사용되는 임의의 프로세싱 단계는 간단한 설명을 위해 본 명세서에 기술되지 않았다. 그러나 당업자는 그러한 프로세싱 단계가 본 명세서의 일반화된 설 명으로부터 생략되었음을 쉽게 인지할 것이다. 또한, 회로 기판을 제조하는 데에 사용되는 프로세스 단계의 세부 사항은 예를 들어, 본 명세서에서 참조로서 인용되는, 2003년 McGraw-Hill에서 출판된 편집자 C.A. Harper의 "ELECTRONIC MATERIALS AND PROCESSES HANDBOOK" 제 3판과 같은, 다수의 출판물로부터 찾을 수 있다.
또한 첨부된 도면에 도시된 다양한 층 및/또는 영역은 실제 축적대로 도시되지 않았음이 이해되어야 한다. 또한, 간단한 설명을 위해, 도안은 본 발명의 측면을 나타내는 데에 필요한 예시적인 회로 기판의 영역만으로 제한되었다. 실제의 응용에서, 본 발명의 측면에 따른 회로 기판은 본 명세서에서 도시된 회로 기판보다 훨씬 집약적일 것이다. 그러나, 이러한 보다 집약적인 회로 기판 역시 본 발명의 범주 내에 포함된다.
도 1a 및 도 1b는 본 발명의 예시적인 실시예에 따른 회로 기판(100)을 도시한 도면이다. 도 1a는 평면도인 반면, 도 1b는 도 1a에 표시된 면으로 잘린 확대된 단면도이다. 회로 기판은 하부 유전층(110) 및 상부 유전층(120)을 포함한다. 이러한 유전층 내에는 복수의 전기 트레이스가 결합되며, 이는 집합적으로 전기 트레이스(130)로 도시되었다. 장착 패드(140)로서 집합적으로 도시된 장착 패드는, 각 전기 트레이스의 상부 표면에 부착된다. 마지막으로, 장착 패드 캡(150)으로서 집합적으로 도시된 장착 패드 캡은, 각 장착 패드의 상부 표면에 부착된다.
설명을 위해, 도 1a 및 도 1b에 도시된 장착 패드(140)는 장착 패드의 상부 표면으로 정의되는 평면에서 원형이다. 따라서 각 장착 패드는 단일의 측벽을 갖는다. 그러나, 이러한 형태는 온전히 설명을 위한 것으로, 그외의 장착 패드 형태가 본 발명의 범주 내에서 사용될 수 있다. 예를 들어, 일부 응용에서는, 정사각형의 장착 패드를 사용하는 것이 바람직할 수 있다. 이러한 장착 패드는 4개의 측벽을 가질 것이다. 예를 들어, 정사각형의 장착 패드는 일부 유형의 포토리소그래픽 프로세싱 장비에 적합할 수 있다.
본 발명의 측면에 따르면, 도 1a 및 도 1b에 도시된 회로 기판(100)은 가요성이다. 가요성이기 위해서, 유전층(110, 120)은 폴리이미드와 같은 중합 재료를 포함하는 것이 바람직하지만, 이것으로 제한되는 것은 아니다. 하단의 유전층은 장착 패드 아래의 영역에서 약 30㎛의 두께를 갖고, 상단 유전층은 약 25㎛의 두께를 갖는다. 하지만, 당업자는 다른 두께가 이와 유사하게 적합할 수 있다는 점을 이해할 것이다. 전기 트레이스(130) 및 장착 패드(140)는 구리를 포함하는 것이 바람직하며 이것은 구리의 저항이 낮기 때문이다. 전기 트레이스 및 장착 패드는 약 25㎛의 두께를 갖는 것이 바람직하다. 장착 패드 캡(150)은 니켈 상에 증착된 금을 포함하고 약 5㎛의 총 두께를 갖는 것이 바람직하다. 니켈은 구리 장착 패드와 장착 패드 캡의 대향하는 측면에 부착된 형태 사이에서의 구리의 상호확산(interdiffusion)을 억제한다. 금은 니켈이 산화되는 것을 방지한다.
본 발명의 다른 측면에 따르면, 도 1a 및 도 1b에 도시된 특정 회로 기판(100)은 플립 칩으로의 부착물로서 구성되었다. 그러나, 회로 기판은 본 발명의 범주 내에 포함되는 한, 특정 유형의 집적 회로 칩으로의 부착물로서 구성되어야 하는 것은 아니다. 당업자에게는 플립 칩의 설계, 동작 특성 및 제조 프로세스가 친숙할 것이다. 또한, 플립 칩은 본 명세서에서 참조로서 인용하는 1999년 CRC Press에서 출판된 편집자 G.R. Blackwell의 "THE ELECTRONIC PACKAGING HANDBOOK"을 포함하는 쉽게 접할 수 있는 다수의 출판물에서 상세하게 기술되었다. 간단하게, 다른 유형의 집적 회로 칩과 같이, 플립 칩은 일반적으로 종래의 반도체 프로세싱 기술을 사용하여 반도체 웨이퍼의 표면 상에 반복적인 패터닝을 통해 제조된다. 플립 칩을 형성한 후에, 솔더 범프가 플립 칩의 최상단의 본드 패드에 부착되고 플립 칩은 여전히 반도체 웨이퍼 내에 결합된다. 플립 칩의 본드 패드는 플립 칩의 금속화 레벨을 통해 플립 칩 내에서 반도체 소자와 전기적으로 접속된다. 솔더 범프는, 일반적으로 납을 포함하며 주석을 포함할 수도 있다. 솔더 범프는 증발건조법, 전기도금, 인쇄, 분사, 스터드 범핑(stud bumping) 및 직접 배치를 포함하는 다양한 방법으로 플립 칩 상에 형성 또는 위치될 수 있다.
회로 기판(100)으로의 플립 칩 부착은 도 2a 및 도 2b를 참조하여 보다 잘 이해될 수 있다. 도 2a에는 회로 기판(100)에 부착된 플립 칩(210)을 포함하는 조립품(200)의 평면도가 도시되었다. 도 2b에는 도 2a에 표시된 평면에서 자른, 동일한 조립품의 확대된 단면도가 도시되었다. 플립 칩은 솔더 범프(220)에 의해 집합적으로 도시된 복수의 솔더 범프를 포함한다. 언더필 재료(230)는 플립 칩과 회로 기판 사이의 영역을 충진한다.
플립 칩(210) 상의 솔더 범프(220)는 그들의 위치가, 플립 칩이 회로 기판의 최상단에 위치한 자신의 하단의 솔더 범프와 함께 배치되었을 때 회로 기판(100) 상의 장착 패드 캡(150)의 위치와 매치하도록 배치된다. 이러한 배치는 각 솔더 범프가 상응하는 장착 패드 캡에 직접 부착되도록 한다. 회로 기판으로의 플립 칩의 실제 부착은 고온 리플로우 프로세스에 의해 획득되는 것이 바람직하다. 고온 리프로우 프로세스에서 사용되는 온도는 솔더 범프에 사용되는 특정한 솔더 합금에 의존하며, 이것은 당업자에게 익숙할 것이다.
솔더 범프(220)를 장착 패드 캡(150)과 접촉하도록 위치시키기 전에, 솔더 범프 및/또는 장착 패드 캡은 플럭스(flux) 재료에 의해 선택적으로 코팅될 수 있다. 플럭스는 납땜될 표면으로부터 산화물을 제거하고 자신의 납땜 프로세스 동안 더이상의 산화를 방지한다.
부착된 후에는, 언더필 재료(230)가 조립품(200)에 도포되는 것이 바람직하다. 언더필 재료는 플립 칩(210)의 한 개 또는 두 개의 에지를 따라 침의 형태로 투여될 수 있다(needle-dispensed). 이것은 모세관 작용에 의해 플립 칩과 회로 기판(100) 사이의 영역 내로 들어가게 되며 그 다음 열-처리되어(heat-cured) 영구적인 본드를 형성한다. 전술된 바와 같이, 언더필 재료는 습기 및 다른 환경적 위험으로부터 솔더 범프를 보호하고, 조립품에 대한 추가적인 기계력을 제공하며, 플립 칩과 가요성 회로 기판 사이의 열팽창 차에 대해 보상하기 때문에, 완전하고 균일한 언더필 재료의 적용은 중요하다. 언더필 재료는 에폭시 접착제를 포함하는 것이 바람직하다.
본 발명의 측면에 따르면, 상부 유전층(120)의 최상단 표면은 실질적으로 장착 패드(140)의 상부 표면과 동일 평면에 있다. 이러한 배치에서, 장착 패드 캡(150)은 상부 유전층의 표면 위로 약간 돌출된다. 이러한 배치는 많은 장점을 갖는다. 적어도 하나의 장점은 통상적인 고온 리플로우 프로세스 동안, 솔더가 금속 층 상에서 살포 또는 윅(wick)되지만(즉, 금속 표면을 "적신다"), 유전체의, 비-금속 층 상에는 살포되지 않는다는 사실에 따른다. 따라서, 고온 리플로우 후에, 장착 패드 캡이 회로 기판(100)의 표면 상에 개별적인 금속 섬을 형성하기 때문에 플립 칩(210)의 솔더 범프(220)는 그들의 각 장착 패드 칩의 최상단에 억류되는 경향을 가질 것이다.
이렇게 고온 리플로우 프로세스 동안 솔더 범프(220)가 장착 패드 캡(150)의 최상단에 억류되는 것은 플립 칩 부착 프로세스 중 솔더 범프의 붕괴를 제한할 것이다. 리플로우 중에 주어진 솔더 범프가 횡방향으로 보다 많이 살포될수록, 솔더 범프의 높이는 보다 많이 감소될 것이다. 그러나, 본 명세서에서 기술된 실시예에서의 경우와 같이, 살포의 범위가 정확히 제어될 때, 부착 중에 보다 적은 수의 주어진 솔더 범프의 높이가 감소될 것이다. 그에 따라 종래의 회로 기판에 비교하였을 때, 보다 넓고 더 균일한 회로 기판(100)과 부착된 플립 칩(210) 사이의 이격 거리가 획득된다. 따라서, 이격 거리는 플립 칩과 회로 기판 사이의 완전하고 균일한 언더필 재료 층의 형성이 이루어지는 범위 내에서 보다 쉽게 유지된다. 이러한 경우, 본 발명의 측면에 따른 형태를 갖는 회로 기판을 사용할 때, 보다 신뢰성 있는 칩/기판 조립품이 형성된다.
또한, 회로 기판(100)에 하나 이상의 열 싱크를 부착함으로써 보다 많은 이득이 획득될 수 있다. 도 3은 추가된 열 싱크(heat sink)를 구비한 조립품(200)의 단면도이다. 열 싱크(310)는 전기 트레이스(130) 중 하나의 하단 표면에 직접 부착된다. 열 싱크(310)는 구리, 은, 금 또는 알루미늄과 같이, 고온 도전성을 갖는 금 속 재료를 포함하는 것이 바람직하지만, 이것으로 제한되는 것은 아니다. 또한 열 싱크는 열 싱크로부터 열 싱크를 둘러싸는 주변 공기로의 열의 대류 이동을 증가시키는 역할을 하는 핀형 돌출부를 구비하는 것이 바람직하다.
바람직하게, 열 싱크(310)에 부착된 전기 트레이스(130)와 그러한 전기 트레이스에 연계된 장착 패드(140)는 플립 칩(210)으로부터 열 싱크(310)로의 낮은 열 저항 경로를 형성하도록 결합된다. 따라서 플립 칩으로부터의 열 소실이 개선된다. 또한, 도 3에 도시된 것과 같은 열 싱크를 복수 개 사용함으로써, 또는 동일한 전기 퍼텐셜을 갖는 하나 이상의 장착 패드에 부착된 전기 트레이스에 결합된 보다 큰 열 싱크를 사용함으로써 열 소실 개선이 더 획득될 수 있다. 하나 이상의 장착 패드에 부착된 전기 트레이스는 예를 들어, 접지 버스 바(grounding bus bar)와 같은, 종래의 회로 기판에서 종종 사용되었다.
회로 기판(100)의 예시적인 형성 방법이 도 4a 내지 도 4i를 참조로 하여 기술되었다. 처음에는, 구리를 포함하는 것이 바람직한 전기 트레이스 층 (130L)이 접착제를 사용해 경성 지지 보드(420)에 임시로 부착되어 도 4a에 도시된 조립품을 이룬다. 경성 지지 보드는 초기 프로세싱 단계 동안 조립품을 지지하는 역할을 한다. 프로세스 내의 이 시점에서, 전기 트레이스 층은 선택적으로, 예를 들어, 만약 전기 트레이스 층이 구리로 형성되었다면 염화수소산을 포함하는 솔루션을 사용함으로써, 화학적으로 거칠어질 수 있다. 전기 트레이스 층을 거칠게 만드는 것은 차우에 증착된 층의 접착성을 향상시킨다.
다음으로, 장착 패드(140)가 패턴 도금 프로세스에 의해 형성된다. 먼저, 제 1 포토레지스트 층(430)이 도 4a의 조립품 상에 증착된다. 제 1 포토레지스트 층은 DuPont Printed Circuit Material(미국 노스캐롤라이나, Research Triangle Park)로부터 구매할 수 있는 것과 같은 적당한 건막 포토폴리머(dry-film photopolymer)를 포함하는 것이 바람직하다. 제 1 포토레지스트 층의 두께는 장착 패드의 두께와 동일한 것이 바람직하다(예를 들어, 25㎛). 다음으로 종래의 노출 및 발달 기술에 의해 장착 패드의 네가티브 이미지가 형성된다. 결과적인 조립품이 도 4b에 도시되었다. 이어서, 구리를 포함하는 것이 바람직한 장착 패드 재료가 도 4b의 조립품 상에 전기도금된다. 장착 패드 재료는 전기 트레이스 층(130L)의 노출된 부분 상에만 증착된다. 그에 따라 도 4c에 도시된 바와 같이, 장착 패드(140)가 형성된다.
장착 패드(140)를 형성한 후에, 제 1 포토레지스트 층(430)이 제거되어, 도 4d에 도시된 조립품을 나타낸다. 이어서, 상부 유전층(120)이 조립품의 표면 상에 형성된다. 상부 유전층의 형성은 열가소성 중합체 라미네이트(예를 들어, 폴리이미드)의 진공 적층(vacuum assisted lamination)에 의해 형성되는 것이 바람직하다. 이러한 중합체 라미네이트는 예를 들어, Rogers Coporation(미국, 코네티컷, Rogers)로부터 구매할 수 있다. 이러한 유형의 중합체 라미네이트의 적층은 수압 프레스를 사용하여 라미네이트될 조립품에 압력을 가하는 것을 포함한다. 프레스는 압력이 가해질 때 조립품 양단에 균일하게 열을 분포시키는 두 개의 가열된 압반을 구비한다. 진공 적층에서, 압반은 진공 환경에 둘러싸인다. 진공의 도움에 의해, 적층 프로세스 동안 보다 적은 압력을 필요로 하고 중합체 라미네이트와 그것이 부착될 기판 사이에는 사실상 공기가 존재하지 않는다. 그 다음 중합체 라미네이트가 처리되고 장착 패드의 상부 표면 상에 증착된 중합체 라미네이트의 잔여물은 종래의 알칼리성의 과망간산염 기판의 디스미어링(desmearing) 프로세스에 의해 제거된다. 결과적인 조립품이 도 4e에 도시되었다. 이 시점에서, 임시의 경성 지지 보드(420)는 프로세싱을 계속하는 데에 더이상 필요하지 않으며 제거될 수 있다.
이어서, 제 2 포토레지스트 층(440)이 전기 트레이스 층(130L)의 하부 표면 상에 증착된다. 제 1 포토레지스트 층(430)의 경우에서와 같이, 제 2 포토레지스트 층은 적당한 건막 포토폴리머를 포함하는 것이 바람직하다. 적절한 위치의 제 2 포토레지스트 층과 함께, 조립품은 전기도금 프로세스에 노출되어 장착 패드 캡(150)이 증착되고, 이때 장착 패드 캡(150)은 니켈 상에 증착된 금을 포함하는 것이 바람직하며, 장착 패드(140)의 상부 표면 상에 위치한다. 결과적인 조립품은 도 4f에 도시되었다.
다음으로, 전기 트레이스(130)의 포지티브 이미지가 종래의 노출 및 발달 기술에 의해 제 2 포토레지스트 층(440)에 패터닝된다. 결과적인 조립품은 도 4g에 도시되었다. 패터닝된 적절한 위치의 제 2 포토레지스트 층과 함께, 조립품은 전기 트레이스 층(130L)의 노출된 부분을 에칭하여 개별적인 전기 트레이스를 정의하는 역할을 하는 습식 화학적 에칭제에 노출된다. 습식 화학적 에칭제는, 예를 들어 염화 제 2철을 포함할 수 있다. 이러한 습식 에칭 프로세스 동안, 장착 패트 캡(150)은 에칭 저항으로서 역할을 하고, 그에 따라 장착 패드(140)가 에칭되는 것을 방지한다. 결과적인 조립품은 도 4h에 도시되었다. 이때, 선택적으로 전기 트레이스(130)의 하부 표면은 후에 증착되는 층의 접착성을 향상시키도록 다시 화학적으 로 거칠어질 수 있다.
회로 기판을 완성하기 위해, 하부 유전층 재료(예를 들어 폴리 이미드)의 층은 상부 유전층(120)을 형성하는 데에 사용된 것과 동일한, 적당한 중합체 라미네이트를 사용하여 도 4h의 조립품의 하단 부분에 압력/진공 라미네이트된다. 이것은 하부 유전층(110)을 형성한다. 하부 유전층을 처리한 후, 도 4i의 조립품이 나타난다. 도 4i의 회로 기판은 도 1b에 도시된 회로 기판(100)과 동일하다.
본 발명의 예시적인 실시예는 첨부된 도면을 참조로 하여 본 명세서에서 설명되었지만, 본 발명이 이러한 정확한 실시예로 제한되는 것은 아니라는 점이 이해되어야 한다. 예를 들어, 회로 기판은 본 발명의 범주 내에 포함되나 예시적인 실시예에서 기술된 바와는 완전히 다른 유형의 집적 회로 칩에 부착되도록 구성될 수도 있다. 또한, 회로 기판을 형성하는 소자 및 재료도 다른 실시예에서 달라질 수 있다. 당업자는 첨부된 특허청구범위의 범주로부터 벗어나지 않는 한 다양한 변화 및 변경이 가능하다는 것을 인지할 것이다.
본 발명에 따르면, 종래의 가요성 회로 기판과 비교하여 플립 칩과 가요성 회로 기판 사이의 이격 거리를 더 넓고 더 균일하게 하는, FCoF 응용기기에 사용되는 개선된 가요성 회로 기판이 제공된다.

Claims (10)

  1. 집적 회로 칩에 부착될 회로 기판에 있어서,
    전기 트레이스(electrical trace)와,
    제 1 표면, 하나 이상의 측벽 및 제 2 표면을 구비하며 상기 제 1 표면이 상기 전기 트레이스에 부착된 장착 패드(mounting pad)와,
    유전층을 포함하되,
    상기 유전층은 실질적으로 상기 장착 패드의 하나 이상의 측벽을 커버하고 상기 유전층의 최상단 표면은 상기 장착 패드의 제 2 표면과 실질적으로 동일한 평면에 있는
    회로 기판.
  2. 제 1 항에 있어서,
    상기 회로 기판은 가요성인
    회로 기판.
  3. 제 1 항에 있어서,
    상기 회로 기판은 플립 칩에 부착되도록 구성된
    회로 기판.
  4. 제 1 항에 있어서,
    캡핑 층을 더 포함하되,
    상기 캡핑 층은 상기 장착 패드의 상기 제 2 표면 상에 형성된
    회로 기판.
  5. 제 1 항에 있어서,
    제 2 유전층을 더 포함하되,
    상기 전기 트레이스의 적어도 일부분은 상기 장착 패드의 하나 이상의 측벽을 실질적으로 커버하는 상기 유전층과 상기 제 2 유전층 사이에 형성되는
    회로 기판.
  6. 제 1 항에 있어서,
    열 싱크(heat sink)를 더 포함하는
    회로 기판.
  7. 조립품에 있어서,
    전기 트레이스, 장착 패드 및 유전층을 포함하는 회로 기판으로서, 상기 장착 패드는 제 1 표면, 하나 이상의 측벽 및 제 2 표면을 구비하고 상기 제 1 표면은 상기 전기 트레이스에 부착되고, 상기 유전층은 실질적으로 상기 장착 패드의 하나 이상의 측벽을 커버하고 상기 유전층의 최상단 표면은 상기 장착 패드의 제 2 표면과 실질적으로 동일한 평면에 있는 회로 기판과,
    상기 회로 기판에 부착된 집적 회로 칩을 포함하는
    조립품.
  8. 제 7 항에 있어서,
    상기 집적 회로 칩은 복수의 솔더 범프(solder bumps)를 포함하는 플립 칩인
    조립품.
  9. 제 8 항에 있어서,
    상기 솔더 범프 중의 하나는 상기 회로 기판 상의 장착 패드에 전기적으로 접속되는
    조립품.
  10. 집적 회로 칩에 부착되는 회로 기판의 형성 방법에 있어서,
    전기 트레이스 층을 형성하는 단계와,
    제 1 표면, 하나 이상의 측벽 및 제 2 표면을 구비하며 상기 제 1 표면이 상기 전기 트레이스에 부착된 장착 패드를 형성하는 단계와,
    유전층을 형성하는 단계를 포함하되,
    상기 유전층은 실질적으로 상기 장착 패드의 하나 이상의 측벽을 커버하고 상기 유전층의 최상단 표면은 상기 장착 패드의 제 2 표면과 실질적으로 동일한 평면에 있는
    회로 기판의 형성 방법.
KR1020070018179A 2006-02-23 2007-02-23 회로 기판, 회로 기판을 포함하는 조립품 및 회로 기판의 형성 방법 KR101297915B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/360,200 US7394028B2 (en) 2006-02-23 2006-02-23 Flexible circuit substrate for flip-chip-on-flex applications
US11/360,200 2006-02-23

Publications (2)

Publication Number Publication Date
KR20070087519A true KR20070087519A (ko) 2007-08-28
KR101297915B1 KR101297915B1 (ko) 2013-08-22

Family

ID=38051870

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070018179A KR101297915B1 (ko) 2006-02-23 2007-02-23 회로 기판, 회로 기판을 포함하는 조립품 및 회로 기판의 형성 방법

Country Status (6)

Country Link
US (1) US7394028B2 (ko)
EP (1) EP1827067B1 (ko)
JP (2) JP5905181B2 (ko)
KR (1) KR101297915B1 (ko)
CN (1) CN100547778C (ko)
TW (1) TWI411052B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170006964A (ko) 2015-07-10 2017-01-18 주식회사 엘지화학 배터리 보호 회로 장치
KR20170006965A (ko) 2015-07-10 2017-01-18 주식회사 엘지화학 배터리 보호 회로 장치

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5183893B2 (ja) * 2006-08-01 2013-04-17 新光電気工業株式会社 配線基板及びその製造方法、及び半導体装置
JP5324051B2 (ja) * 2007-03-29 2013-10-23 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
TWI365517B (en) * 2008-05-23 2012-06-01 Unimicron Technology Corp Circuit structure and manufactring method thereof
US8372692B2 (en) * 2010-01-27 2013-02-12 Marvell World Trade Ltd. Method of stacking flip-chip on wire-bonded chip
US9930789B2 (en) 2010-04-12 2018-03-27 Seagate Technology Llc Flexible printed circuit cable with multi-layer interconnection and method of forming the same
US8237275B2 (en) 2010-06-21 2012-08-07 Aeroflex Colorado Springs Inc. Tungsten stiffener for flexible substrate assembly
US8871157B2 (en) * 2011-05-17 2014-10-28 Rainin Instrument, Llc Electronic pipette with two-axis controller
CN103165545B (zh) * 2011-12-19 2016-05-18 精材科技股份有限公司 晶片封装体及其形成方法
US9148962B2 (en) * 2013-01-02 2015-09-29 International Business Machines Corporation Heat transfer device for wave soldering
CN104157627B (zh) * 2013-05-14 2019-11-08 飞兆半导体公司 半导体组件
US10057981B2 (en) * 2015-06-10 2018-08-21 Industry Foundation Of Chonnam National University Stretchable circuit board and method of manufacturing the same
US10355371B2 (en) 2017-03-03 2019-07-16 Microsoft Technology Licensing, Llc Flexible conductive bonding
TWI833444B (zh) * 2022-11-14 2024-02-21 南茂科技股份有限公司 薄膜覆晶封裝結構
CN116895726B (zh) * 2023-09-11 2023-12-22 深圳明阳电路科技股份有限公司 一种micro-led芯片及其集成方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3088877B2 (ja) * 1992-06-25 2000-09-18 日東電工株式会社 フィルムキャリアの製造方法および半導体装置
AU3415095A (en) * 1994-09-06 1996-03-27 Sheldahl, Inc. Printed circuit substrate having unpackaged integrated circuit chips directly mounted thereto and method of manufacture
JP3474937B2 (ja) * 1994-10-07 2003-12-08 株式会社東芝 実装用配線板の製造方法、半導体パッケージの製造方法
US6140707A (en) * 1998-05-07 2000-10-31 3M Innovative Properties Co. Laminated integrated circuit package
JP2000353760A (ja) * 1999-06-10 2000-12-19 Sony Chem Corp 半導体素子搭載用中継基板の製造方法
JP2001185653A (ja) * 1999-10-12 2001-07-06 Fujitsu Ltd 半導体装置及び基板の製造方法
JP2002118204A (ja) * 1999-11-17 2002-04-19 Sumitomo Bakelite Co Ltd 半導体装置、並びに半導体搭載用基板及びその製造方法
JP2001230551A (ja) * 2000-02-14 2001-08-24 Ibiden Co Ltd プリント配線板並びに多層プリント配線板及びその製造方法
US6862189B2 (en) * 2000-09-26 2005-03-01 Kabushiki Kaisha Toshiba Electronic component, circuit device, method for manufacturing the circuit device, and semiconductor device
JP3546961B2 (ja) 2000-10-18 2004-07-28 日本電気株式会社 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ
JP3817453B2 (ja) * 2001-09-25 2006-09-06 新光電気工業株式会社 半導体装置
JP3537417B2 (ja) * 2001-12-25 2004-06-14 株式会社東芝 半導体装置およびその製造方法
JP2003309214A (ja) * 2002-04-17 2003-10-31 Shinko Electric Ind Co Ltd 配線基板の製造方法
TW531052U (en) * 2002-04-29 2003-05-01 Via Tech Inc Flip chip and flip chip packaging substrate
US7399661B2 (en) * 2002-05-01 2008-07-15 Amkor Technology, Inc. Method for making an integrated circuit substrate having embedded back-side access conductors and vias
EP1435765A1 (en) * 2003-01-03 2004-07-07 Ultratera Corporation Method of forming connections on a conductor pattern of a printed circuit board
JP2004343030A (ja) * 2003-03-31 2004-12-02 North:Kk 配線回路基板とその製造方法とその配線回路基板を備えた回路モジュール
US20040232562A1 (en) * 2003-05-23 2004-11-25 Texas Instruments Incorporated System and method for increasing bump pad height
US6888255B2 (en) * 2003-05-30 2005-05-03 Texas Instruments Incorporated Built-up bump pad structure and method for same
JP2005011918A (ja) * 2003-06-18 2005-01-13 Daiwa Kogyo:Kk 配線基板及びその製造方法
JP2005026636A (ja) * 2003-07-04 2005-01-27 Sony Corp 半導体装置及びその製造方法
JP3918803B2 (ja) * 2003-11-17 2007-05-23 株式会社トッパンＮｅｃサーキットソリューションズ 半導体装置用基板及びその製造方法
US20050121225A1 (en) * 2003-12-03 2005-06-09 Phoenix Precision Technology Corporation Multi-layer circuit board and method for fabricating the same
JP2005251780A (ja) * 2004-03-01 2005-09-15 Matsushita Electric Ind Co Ltd 半導体回路部品およびその製造方法
JP4260672B2 (ja) * 2004-04-16 2009-04-30 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法及び中継基板の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170006964A (ko) 2015-07-10 2017-01-18 주식회사 엘지화학 배터리 보호 회로 장치
KR20170006965A (ko) 2015-07-10 2017-01-18 주식회사 엘지화학 배터리 보호 회로 장치

Also Published As

Publication number Publication date
JP5882390B2 (ja) 2016-03-09
US7394028B2 (en) 2008-07-01
JP5905181B2 (ja) 2016-04-20
EP1827067A2 (en) 2007-08-29
EP1827067A3 (en) 2009-05-13
JP2007227933A (ja) 2007-09-06
JP2014160857A (ja) 2014-09-04
CN100547778C (zh) 2009-10-07
EP1827067B1 (en) 2016-09-21
CN101026143A (zh) 2007-08-29
KR101297915B1 (ko) 2013-08-22
TW200805525A (en) 2008-01-16
TWI411052B (zh) 2013-10-01
US20070194456A1 (en) 2007-08-23

Similar Documents

Publication Publication Date Title
KR101297915B1 (ko) 회로 기판, 회로 기판을 포함하는 조립품 및 회로 기판의 형성 방법
US9345143B2 (en) Method of fabricating a wiring board
US7506437B2 (en) Printed circuit board having chip package mounted thereon and method of fabricating same
KR100595889B1 (ko) 상하도전층의 도통부를 갖는 반도체장치 및 그 제조방법
US20060121719A1 (en) Method of manufacturing a circuit substrate and method of manufacturing an electronic parts packaging structure
KR20060053087A (ko) 기판, 반도체 장치, 기판 제조 방법, 및 반도체 장치 제조방법
JP2008270810A (ja) ヒートシンクおよびアースシールドの機能を向上させるための半導体デバイスパッケージ
US20060134826A1 (en) Methods of forming semiconductor packages
KR100907508B1 (ko) 패키지 기판 및 그 제조방법
JP2002026187A (ja) 半導体パッケージ及び半導体パッケージの製造方法
US8436463B2 (en) Packaging substrate structure with electronic component embedded therein and method for manufacture of the same
KR19990083251A (ko) 얇은리세스부및두꺼운평면부를갖는반도체칩용패키지및그의제조방법
JP2002118204A (ja) 半導体装置、並びに半導体搭載用基板及びその製造方法
KR100442911B1 (ko) 수지로 캡슐화된 ｂｇａ형 반도체 장치 및 그의 제조방법
JP2000068322A (ja) 半導体装置及びその製造方法
JP2004207278A (ja) 回路装置およびその製造方法
JP2006339276A (ja) 接続用基板及びその製造方法
CN113784529B (zh) 电路板及其制作方法
KR101351188B1 (ko) 볼 그리드 어레이 패키지용 인쇄회로기판 및 그 제조 방법
JP3777687B2 (ja) チップキャリア
KR101920916B1 (ko) 전도성 포스트를 갖는 인쇄회로기판 및 그 제조 방법
JPH08167676A (ja) 半導体装置
KR20050073678A (ko) 비지에이 타입 패키지의 제조방법
JP2002076592A (ja) プリント配線板及びその製造方法
JP2008016719A (ja) 配線基板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170811

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180801

Year of fee payment: 6