KR100653983B1 - 스토리지 노드 콘택 형성방법 - Google Patents
스토리지 노드 콘택 형성방법 Download PDFInfo
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Abstract
본 발명은 반도체 기판의 콘택 형성 공정 중 비트 라인 사이에 인위적 보이드를 형성시키는 스토리지 노드 콘택 형성 방법에 관한 것으로, 도체 층간 절연물로 사용하고 있는 산화물 중 층 덮힘성이 좋지 않은 절연보호막을 이용하여 콘택 형성 부위에 선택적으로 보이드를 형성하여 하드마스크질화막의 손상을 작게 할수 있으며 플러그폴리와 비트라인 간의 쇼트가 발생하는 것을 방지하도록 할 수 있는 것을 특징으로 하여 반도체 소자의 특성, 신뢰성 및 수율을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 기술로 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.
콘택, 스토리지노드, 보이드
Description
도1은 종래의 스토리지 노드 콘택 형성을 나타낸 단면도이다.
도2a 내지 도2f는 본 발명의 스토리지 노드 콘택 형성방법을 단계적으로 나타낸 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
1 : 반도체 기판 2 : 게이트 산화막
3 : 도전막 5 : 측벽 스페이서
7 : 하드마스크층 9 : 감광막
10 : 콘택 100 : 반도체 기판
105 : 층간 절연막 109 : 도전막
112 : 하드마스크층 115 : 제1질화막
115' : 질화막 스페이서 120 : 플러그폴리
125 : 보이드 130 : 절연보호막(층덮힘이 나쁜 산화막)
130' : 산화막 스페이서 140 : 제2질화막
150 : 감광막 160 : 콘택 형성부위
본 발명은 스토리지 노드 콘택 형성 방법에 관한 것으로, 보다 상세하게는 반도체 기판의 콘택 형성 공정 중 소정의 하부 구조를 갖는 반도체 기판 상에 비트라인과 스페이서를 갖는 게이트 사이에 인위적 보이드를 형성시켜 게이트와 콘택 폴리실리콘층에 쇼트가 발생하는 것을 방지하도록 하는 반도체 소자의 스토리지 노드 콘택 형성방법에 관한 것이다. 최근 반도체 장치가 고집적화되어 감에 따라, 디자인 룰(design rule)이 점차 축소되고, 공정의 여유도도 점차로 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)의 경우, 기가(Giga) 비트 수준의 제품으로 연구가 진행되어 감에 따라 제조공정에서 설계 룰이나 공정의 여유도가 차지하는 비중이 점차로 증가되고, 결과적으로 소자의 동작 특성에도 영향을 미치고 있다. 특히, DRAM에 사용되는 커패시터는 데이터의 정상적인 입출력이나 리프레시(refresh) 특성의 확보를 위해 제한된 면적에 일정 용량 이상의 커패시턴스(capacitance)를 확보해야만 하므로, 이를 달성하기 위해 커패시터의 스토리지 노드의 구조가 3차원적으로 복잡해지고, 그 높이도 증가되고 있다. 따라서 DRAM의 커패시터에 있어서 설계 룰의 축소나 공정 여유도의 감소는 여느 메모리 장치나 소자 보다도 심각한 제약으로 받아들여지고 있다.
상기와 같은 문제를 극복하고 일정 수준 이상의 커패시턴스를 확보하기 위하여 여러 가지 구조의 커패시터가 제안되었는데, 대별하면 트렌치(trench)형, 스택(stack)형, 또는 상기 2가지를 적절히 조합한 조합형으로 분류할 수 있다.
일반적으로, 스토리지 노드는 데이터를 저장하기 위하여 전하를 저장하는 전극으로서, 통상적으로 소정의 공정을 거쳐서 게이트를 형성한 후 절연막을 적층하고, 마스킹식각으로 하부와 연결되는 콘택홀을 형성하고, 그 콘택홀 내에 실리콘을 적층하여 CMP연마 공정을 평탄화하여서 형성하게 된다.
도1은 종래의 홀 형태의 스토리지 노드 콘택 형성을 보여주는 단면도이다.
도1에 도시된 바와 같이, 소정의 하부 구조를 갖는 반도체 기판(1)상에 게이트 산화막(2)와 도전막(3)을 적층한 마스크 패턴을 형성한 후 마스크 패턴 측벽에 스페이서(5)를 형성하여 비트라인(A)를 형성한다.
그리고, 상기 결과물 상에 하드마스크층(7)과 감광막(9)를 적층하여서 마스킹 식각으로 비트라인(A) 사이의 반도체 기판(1)에 콘택홀(10)을 형성한 후 감광막(9)을 제거한다.
그런데, 상기한 종래의 스토리지 노드 콘택 형성방법은, 도1에서 "B"로 표시된 바와 같이, 비트라인(A)의 도전막(3)인 텅스텐실리사이드층이 식각으로 인하여 노출되면서 후속 공정에서 콘택홀 내에 폴리실리콘층을 적층하면서 쇼트가 발생하는 문제점을 가지고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 소정의 하부 구조를 갖는 반도체 기판 상에 도전막과 스페이서를 갖는 비트라인를 형성한 후, 층덮힘성이 나쁜 절연보호막을 도포하여 게이트 사이에 인위적인 보이드를 형성하고, 상기 결과물을 마스킹 식각하여 질화막 스페이서 외곽 및 바닥에 산화막 스페이서가 형성되게 하므로써 스토리지 노드 식각시 보이드까지 식각하여도 하드마스크층 어택(attack)이 없으며, 플러그 상부 소량의 산화막을 식각 할 시에도 식각량이 소량이기 때문에, 하드마스크층의 손실을 작게 할수 있으며 스토리지 노드와 비트라인 간의 쇼트가 발생하는 것을 방지하도록 하는 것이 목적이다.
상기 목적을 달성하기 위하여, 본 발명은 소정의 하부 구조를 갖는 반도체 기판 상에 층간절연막을 증착하고 마스킹 식각을 실시하여 플러그폴리를 형성하는 단계와, 상기 결과물 상에 게이트를 형성하는 단계와, 상기 결과물 상에 층덮힘성이 나쁜 절연보호막을 증착하여 보이드를 형성하는 단계와, 상기 결과물 상에 콘택 형성부위를 보호하는 감광막을 증착하여 스토리지 노드 콘택 형성을 위한 마스킹 식각을 진행하는 단계와, 상기 결과물 상에 스토리지 노드 콘택이 형성되지 않는 부위에 매립성이 좋은 산화막을 증착하여 스토리지 노드 콘택이 형성되는 부위간에 절연공정을 실시하는 단계와, 상기 결과물을 CMP공정으로 평탄화를 실시한 후 제2질화막을 증착하는 단계와, 상기 결과물 상에 감광막을 증착하여 스토리지 노드 콘 택 형성을 위한 마스킹 식각을 진행하여 플러그폴리와 연결되는 스토리지 노드 콘택을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 스토리지 노드 콘택 형성방법을 제공한다.
본 발명은 게이트 배선 사이에 매립된 층덮힘성이 나쁜 절연보호막 증착 시 충분히 증착되지 못하여 형성된 보이드를 이용하여 하드마스크층의 손실을 작게 할수 있으며 플러그폴리와 비트라인 간의 쇼트가 발생하는 것을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 대해 상세히 설명하고자 한다.
도2a에 도시된 바와 같이, 워드라인 등의 소정의 하부 구조를 갖는 반도체 기판(100) 상에 층간절연막(102)을 증착한다. 감광막(도시 생략)을 이용한 마스킹 식각을 실시하여 상기 층간절연막(102) 상에 콘택홀을 형성하고 이러한 콘택홀 내에 매립되도록 플러그폴리(120)를 형성한다.
그리고, 상기 결과물 상에 게이트산화막(105), 도전막(109) 및 하드마스크층(112)을 순차 적층하고 패터닝하여 마스크 패턴을 형성한다. 이어서, 상기 마스크 패턴이 형성된 결과물 상에 제 1 질화막(115)을 증착한다. 이 때, 상기 제 1 질화막(115)으로는 LP 질화막(저압화학기상증착법(LPCVD)을 통해 증착되는 질화막)을 적용할 수 있다.
또한, 상기 제 1 질화막(115)은 100-400Å의 두께로 증착할 수 있다.
이어서, 도 2b에 도시된 바와 같이, 상기 결과물 상에 감광막(도시 생략)을 증착하여 플러그폴리(120)까지 마스킹 식각한다. 이에 따라, 상기 제 1 질화막(115)이 식각되어 질화막 스페이서(115')가 형성되며, 이상의 공정에 따라 비트라인(A)이 형성된다.
이후, 도 2c에 도시된 바와 같이, 상기 결과물 상에 층덮힘성이 나쁜 절연보호막(130), 예를 들어, PE-TEOS막을 도포한다. 그 결과, 인위적인 보이드(125)가 형성되며, 이와 함께, 상기 절연보호막의 일부가 상기 질화막 스페이서(115') 측벽 상에도 형성되어 산화막 스페이서(135)가 형성된다.
이어서, 상기 보이드(125)의 측벽 및 하부에 잔류하는 산화막 스페이서(135)의 일부를 HF계열의 화학 용액을 사용하여 제거함으로서 상기 보이드(125)를 더욱 크게 형성한다
그리고, 도 2d에 도시된 바와 같이, 상기 보이드(125)가 형성된 결과물을 CMP공정으로 평탄화하여 제2질화막(140)을 증착한다.
이때, 상기 제2질화막(140)은 1 내지 1000Å의 두께로 형성할 수 있다.
이후, 도 2e에 도시한 바와 같이, 감광막에 대한 노광 및 현상 공정을 진행하여 상기 결과물 상에 스토리지 노드 콘택이 형성될 부위(160)를 정의하는 감광막 패턴을 형성한다.
마지막으로, 도 2f에 도시한 바와 같이 상기 콘택이 형성될 부위(160)를 정의하는 감광막 패턴을 마스크로, 상기 제 2 질화막(140) 및 그 하부의 절연보호막(130)을 식각한다. 이 때, 상기 산화막 스페이서(135)의 일부도 함께 식각되어 상기 질화막 스페이서(115')의 측벽에만 잔류하게 된다. 또한, 이러한 식각 공정에서, 상기 보이드(125)가 형성되지 않은 질화막 스페이서(115')의 측벽에서도, 상기 절연보호막(130)이 식각되어 산화막 스페이서(135')가 형성된다.
상술한 공정의 결과 스토리지 노드 콘택(180)이 형성된다.
상술한 공정의 결과 스토리지 노드 콘택(180)이 형성된다.
후속 공정은 공지된 기술을 이용하여 전하저장전극 및 금속배선을 실시하여 반도체 장치를 제조한다.
따라서, 상기한 바와 같이, 본 발명에 따른 스토리지 노드 콘택 형성방법을 이용하게 되면, 소정의 하부 구조를 갖는 반도체 기판 상에 플러그폴리를 형성한 후, 상기 결과물 상에 비트라인과 스페이서를 갖는 비트라인을 형성하며, 층덮힘성 이 나쁜 절연보호막을 증착하여 비트라인 사이에 인위적인 보이드를 형성하고, 상기 결과물을 마스킹 식각하여 질화막 스페이서 외곽 및 바닥에 산화막 스페이서가 형성되게 하므로써 스토리지 노드 식각시 보이드까지 식각하여도 하드마스크층 어택(attack)이 없으며, 플러그폴리 상부 소량의 산화막을 식각 할 시에도 식각량이 소량이기 때문에, 하드마스크층의 손실을 작게 할수 있으며 스토리지 노드와 비트라인 간의 쇼트가 발생하는 것을 방지하도록 하는 매우 유용하고 효과적인 발명이다.
Claims (4)
- 소정의 하부 구조를 갖는 반도체 기판 상에 층간절연막을 증착하고 마스킹 식각을 실시하여 플러그폴리를 형성하는 단계와;상기 결과물 상에 게이트산화막, 도전막, 하드마스크층을 순차적으로 적층하여 마스킹식각으로 패터닝 한 후, 양측에 질화막 스페이서를 적층하여 비트라인를 형성하는 단계와;상기 결과물 상에 층덮힘성이 나쁜 절연보호막을 증착하여 비트라인 사이에 보이드를 형성하는 단계와;상기 결과물 상에 콘택 형성부위를 보호하는 감광막을 증착하여 스토리지 노드 콘택 형성을 위한 마스킹 식각을 진행하는 단계와;상기 결과물 상에 스토리지 노드 콘택이 형성되지 않는 부위에 매립성이 좋은 산화막을 증착하여 스토리지 노드 콘택이 형성되는 부위간에 절연공정을 실시하는 단계와;상기 결과물을 CMP공정으로 평탄화를 실시한 후 제2질화막을 증착하는 단계와;상기 결과물 상에 감광막을 증착하여 스토리지 노드 콘택 형성을 위한 마스킹 식각을 진행하여 플러그폴리와 연결되는 스토리지 노드 콘택을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 제 1항에 있어서, 상기 질화막 스페이서의 두께는 100 내지 400Å인 것을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 제 1항에 있어서, 상기 층덮힘성이 나쁜 절연보호막은 PE-TEOS막으로 증착하는 것을 특징으로 하는 스토리지 노드 콘택 형성방법.
- 제 1항에 있어서, 상기 제2질화막 두께는 1 내지 1000Å인 것을 특징으로 하는 스토리지 노드 콘택 형성방법.
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Families Citing this family (3)
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990061078A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 반도체소자의 비트라인 형성방법 |
| KR20000025684A (ko) * | 1998-10-13 | 2000-05-06 | 김영환 | 반도체 소자의 콘택 형성방법 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990061078A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 반도체소자의 비트라인 형성방법 |
| KR20000025684A (ko) * | 1998-10-13 | 2000-05-06 | 김영환 | 반도체 소자의 콘택 형성방법 |
| KR20020024736A (ko) * | 2000-09-26 | 2002-04-01 | 박종섭 | 스토리지 노드 콘택 형성 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9178026B2 (en) | 2012-08-22 | 2015-11-03 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods fabricating same |
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