KR20060135194A - 반도체 소자 제조방법 - Google Patents

Abstract

본 발명은 DRAM 소자의 비트라인과 스토리지 노드 컨택 플러그 간의 단락을 억제할 수 있는 반도체 소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 하지층이 형성된 기판을 제공하는 단계와, 상기 기판 상에 제1 층간절연막을 증착하는 단계와, 상기 제1 층간절연막 상에 상기 제1 층간절연막과의 식각 선택비가 다른 배리어막을 증착하는 단계와, 상기 배리어막 상에 도전층을 형성하는 단계와, 상기 도전층의 양측으로 노출된 상기 배리어막을 식각하는 단계와, 상기 도전층을 포함한 전체 구조 상부에 제2 층간절연막을 증착하는 단계와, 상기 하지층의 일부가 노출되도록 상기 제2 층간절연막 및 상기 제1 층간절연막을 식각하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.

디램, 비트라인, 스토리지 노드, 컨택 플러그, 케미컬 침투.

Description

반도체 소자 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}

도 1은 통상적인 디램 셀 어레이를 나타낸 평면도.

도 2는 도 1에 도시된 X-X' 절취선을 따라 도시된 단면도.

도 3 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조공정을 도시한 공정단면도.

<도면의 주요 부분에 대한 부호의 설명>

110 : 반도체 기판

111 : 소자분리막

112, 114, 119 : 층간절연막

113 : 랜딩 플러그

115 : 베리어막

116 : 비트라인

117, 121 : 하드마스크

118 : 스페이서

120 : 식각정지막

본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 디램(DRAM : Dynamic Random Access Memory) 소자 제조방법에 관한 것이다.

현재 반도체 메모리 소자는 크게 읽기/쓰기(read/write) 메모리(RAM : Random Access Memory)와 읽기 전용 메모리(ROM : Read Only Memory)로 구분할 수 있다. 특히, RAM은 다이나믹램(DRAM : Dynamic RAM, 이하, DRAM이라 함)과 스태틱램(SRAM : Static RAM)으로 나뉘어진다. DRAM은 1개의 트랜지스터(transistor)와 1개의 캐패시터가 단위 셀(unit cell)을 이루어 집적도에서 가장 앞서고 있는 소자이다.

도 1은 통상의 DRAM 셀 어레이(array)를 나타낸 평면도이고, 도 2는 도 1에 도시된 X-X' 절취선을 따라 즉, 워드라인(WL, 도 1 참조)의 신장방향으로 절단된 단면도이다.

이하에서는, 도 2를 참조하여 일반적인 DRAM 소자 제조방법을 설명하기로 한다.

먼저, 소자분리막(11)이 형성된 반도체 기판(10) 상에 컨택 플러그(13, 이하, 랜딩 플러그라 함)가 개재된 제1 층간절연막(ILD : Inter Layer Dilectric, 12)을 형성한 후, 랜딩 플러그(13)를 포함한 제1 층간절연막(12) 상에 제2 층간절 연막(14)을 증착한다. 이때, 랜딩 플러그(13)는 기판(10) 상에 형성된 복수의 워드라인(미도시) 사이에 형성되는 것이다. 그런 다음, 제2 층간절연막(14) 상에 상부 및 양측벽에 각각 하드마스크(16) 및 스페이서(17)를 구비하는 비트라인(15)을 형성한다.

이어서, 비트라인(15)이 형성된 전체 구조물 상부에 제3 층간절연막(18)을 증착한 후, 제3 층간절연막(18) 상에 식각정지막(19) 및 하드마스크(20)를 증착한다. 그런 다음, 하드마스크(20)를 패터닝(patterning)한 후 패터닝된 하드마스크(20)를 이용해 비트라인(15) 사이의 식각정지막(19), 제3 층간절연막(18) 및 제2 층간절연막(14)을 순차적으로 식각한다. 이로써, 랜딩 플러그(13)를 노출시키는 홀(미도시)이 형성된다.

이어서, 스토리지 노드 컨택 플러그(21) 형성을 위한 식각공정에 의해 노출된 랜딩 플러그(13) 상에 형성된 자연 산화막(Native oxide)을 제거하기 위하여 HF와 같은 케미컬(chemical)을 이용하여 세정공정(cleaning)을 실시한다.

이어서, 홀이 매립되도록 플러그용 물질을 증착한 후 이를 평탄화함으로써, 캐패시터의 하부전극(또는, 스토리지 노드라 함)을 랜딩 플러그(13)와 연결시키는 스토리지 노드 컨택 플러그(21)를 형성한다.

그러나, 종래 기술에 따르면, 상기 세정공정시 케미컬(chemical)이 제2 층간절연막(14)으로 침투하여 비트라인(15)까지 어택(attack)을 받게 되므로 비트라인(15)이 데미지(damage)를 입게 된다. 이러한, 비트라인(15) 데미지는 스토리지 노드 컨택 플러그(21) 형성시 스토리지 노드 컨택 플러그(21)와 비트라인(15) 간의 단락(short)을 유발한다. 따라서, 반도체 소자의 불량율이 증가되므로 제품의 신뢰성이 저하되는 큰 문제점이 발생한다.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, DRAM 소자의 비트라인과 스토리지 노드 컨택 플러그 간의 단락을 억제할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 하지층이 형성된 기판을 제공하는 단계와, 상기 기판 상에 제1 층간절연막을 증착하는 단계와, 상기 제1 층간절연막 상에 상기 제1 층간절연막과의 식각 선택비가 다른 배리어막을 증착하는 단계와, 상기 배리어막 상에 도전층을 형성하는 단계와, 상기 도전층의 양측으로 노출된 상기 배리어막을 식각하는 단계와, 상기 도전층을 포함한 전체 구조 상부에 제2 층간절연막을 증착하는 단계와, 상기 하지층의 일부가 노출되도록 상기 제2 층간절연막 및 상기 제1 층간절연막을 식각하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.

실시예

도 3 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조공정을 도시한 공정단면도들이다. 여기서는, 설명의 편의를 위해 본 발명의 바람직한 실시예에 따라 형성된 디램 셀 어레이에서 워드라인이 신장된 방향으로 절단한 공정단면도를 도시하기로 한다.

먼저, 도 3에 도시된 바와 같이, 소자분리막(111)이 형성된 반도체 기판(110) 상에 워드라인으로 기능하는 복수의 게이트 전극(미도시)을 형성한다. 이때, 소자분리막(111)은 통상적인 STI(Shallow Trench Isolation) 공정을 실시하여 형성하고 갭필(Gap-fill) 특성이 우수한 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하다.

이어서, 게이트 전극을 덮도록 기판(110) 상에 제1 층간절연막(112)을 증착한다. 이때, 층간절연막(112)은 산화막 계열의 물질로 형성한다. 예컨대, HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다.

이어서, 제1 층간절연막(112)을 식각하여 게이트 전극 사이의 기판(110)을 노출시키는 홀(미도시)을 형성한다. 그런 다음, 홀이 매립되도록 플러그용 물질을 증착한 후, CMP(Chemical Mechanical Polishing) 공정과 같은 평탄화 공정을 실시하여 이를 평탄화한다. 이로써, 홀에만 매립되는 랜딩 플러그(113)가 형성된다.

이어서, 랜딩 플러그(113)를 포함한 제1 층간절연막(112) 상부에 제2 층간절연막(114)을 증착한다. 이때, 제2 층간절연막(114)은 제1 층간절연막(112)과 식각 선택비가 동일한 산화막 계열의 물질을 1700Å의 두께로 증착한다.

이어서, 제2 층간절연막(114) 상에 배리어막(barrier layer; 115)을 증착한다. 이때, 배리어막(115)은 제1 및 제2 층간절연막(112, 114)과의 식각 선택비가 다른 질화막 계열의 물질을 150 내지 200Å의 두께로 증착한다.

이어서, 도 4에 도시된 바와 같이, 배리어막(115) 상에 텅스텐(W)과 같은 도전층(미도시)을 증착한 후, 도전층 상에 하드마스크(117)를 증착한다. 이때, 하드마스크(117)는 질화막 계열의 물질로 형성한다.

이어서, 하드마스크(117) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(미도시)을 형성한다. 그런 다음, 이를 식각마스크로 이용한 식각공정을 실시하여 하드마스크 (117) 및 도전층을 식각한다. 이로써, 상부에 하드마스크(117)를 구비한 비트라인(116)이 형성된다. 여기서, 식각공정은 건식 또는 습식 식각공정으로 실시할 수 있다

이어서, 스트립(strip) 공정을 실시하여 포토레지스트 패턴을 제거한다. 이때, 비트라인(116) 식각시에는 포토레지스트 패턴을 이미 제거한 상태에서 식각된 하드마스크(117)를 식각마스크로 이용하는 하드마스크 스킴(scheme)을 사용할 수도 있다.

이어서, 비트라인(116)을 포함한 전체 구조 상부의 단차를 따라 배리어막(115)과 식각 선택비가 동일한 질화막(미도시)을 증착한다. 이때, 질화막은 300Å 이내의 두께, 바람직하게는 200Å의 두께로 증착한다.

이어서, 건식식각공정을 실시하여 질화막을 식각함으로써 비트라인(116) 및 하드마스크(117)의 양측벽에 스페이서(118)를 형성한다. 이때, 배리어막(115)은 스페이서(118)와 식각 선택비가 동일하므로 스페이서(118) 형성을 위한 식각공정시에 함께 식각된다. 이로써, 스페이서(118) 양측으로 노출된 배리어막(115)이 제거되고, 비트라인(116) 사이의 제2 층간절연막(114)이 노출된다.

이어서, 비트라인(116) 및 스페이서(118)를 포함한 전체 구조 상부에 제3 층간절연막(119)을 증착한다. 이때, 제3 층간절연막(119)은 비트라인(116) 상부의 하드마스크(117)를 덮도록 형성되고 산화막 계열의 물질로 이루어진다. 바람직하게는, HDP 산화막으로 형성한다.

이어서, 도 5에 도시된 바와 같이, 제3 층간절연막(119) 상에 식각정지막 (120)과 하드마스크(121)를 순차적으로 증착한다.

이어서, 하드마스크(121) 상부에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(미도시)을 형성한다.

이어서, 포토레지스트 패턴을 식각마스크로 이용한 식각공정을 실시하여 하드마스크(121)를 식각하는데, 이때, 식각정지막(120) 상에서 식각이 일단 멈추게 된다. 그런 다음, 스트립 공정을 실시하여 포토레지스트 패턴을 제거한다.

이어서, 식각된 하드마스크(121)를 식각마스크로 이용한 식각공정을 실시하여 식각정지막(120), 제3 층간절연막(119) 및 제2 층간절연막(114)을 순차적으로 식각한다. 이로써, 스토리지 노드 컨택 플러그가 형성될 영역을 오픈(open)시키는 개구부가 형성된다. 여기서, 스토리지 노드 컨택 플러그는 랜딩 플러그(113)를 통해 기판(110)과 캐패시터의 하부전극인 스토리지 노드를 전기적으로 연결시키는 기능을 한다.

이어서, 도면에 도시되진 않았지만, 스토리지 노드 컨택 플러그 형성을 위한 식각공정에 의해 노출된 랜딩 플러그(113) 상에 형성된 자연 산화막을 제거하기 위하여 HF와 같은 케미컬을 이용하여 세정공정을 실시한다.

이어서, 개구부를 포함한 하드마스크(121) 상부에 플러그용 물질 예컨대, 폴리 실리콘을 증착한 후, 에치백(etch-back) 또는 CMP 공정을 실시하여 개구부 내부가 매립되는 스토리지 노드 컨택 플러그를 형성한다.

후속으로는, 통상적인 DRAM 캐패시터의 형성공정에 따라 캐패시터를 형성한 다.

즉, 본 발명의 바람직한 실시예에 따르면, 비트라인과 비트라인 저부에 형성된 층간절연막 사이에 층간절연막과 식각 선택비가 다른 물질, 예컨대 질화막으로 이루어진 배리어막을 개재시킴으로써, 스토리지 노드 컨택 플러그 형성을 위한 층간절연막의 식각공정 후 실시하는 세정공정시 층간절연막으로 케미컬이 침투하여도 비트라인에는 영향을 주지 않도록 할 수 있다.

본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 도전층과 도전층 저부에 형성된 층간절연막 사이에 층간절연막과 식각 선택비가 다른 물질, 예컨대 질화막으로 이루어진 배리어막을 개재시킴으로써, 컨택 플러그 형성을 위한 층간절연막의 식각공정 후 실시하는 세정공정시 층간절연막으로 케미컬이 침투하여도 비트라인에는 영향을 주지 않도록 할 수 있다. 따라서, 반도체 소자의 불량율을 현저히 감소시켜 제품의 신뢰성을 향상시킬 수 있다.

Claims (9)

1. 하지층이 형성된 기판을 제공하는 단계;

   상기 기판 상에 제1 층간절연막을 증착하는 단계;

   상기 제1 층간절연막 상에 상기 제1 층간절연막과의 식각 선택비가 다른 배리어막을 증착하는 단계;

   상기 배리어막 상에 도전층을 형성하는 단계;

   상기 도전층의 양측으로 노출된 상기 배리어막을 식각하는 단계;

   상기 도전층을 포함한 전체 구조 상부에 제2 층간절연막을 증착하는 단계; 및

   상기 하지층의 일부가 노출되도록 상기 제2 층간절연막 및 상기 제1 층간절연막을 식각하는 단계

   를 포함하는 반도체 소자 제조방법.
2. 제 1 항에 있어서,

   상기 배리어막은 질화막 계열의 물질로 형성하는 반도체 소자 제조방법.
3. 제 1 항에 있어서,

   상기 제2 층간절연막은 상기 제1 층간절연막과의 식각 선택비가 동일한 물질로 형성하는 반도체 소자 제조방법.
4. 제 1 항 또는 제 3 항에 있어서,

   상기 제1 및 제2 층간절연막은 산화막 계열의 물질로 형성하는 반도체 소자 제조방법.
5. 제 1 항 또는 제 2 항에 있어서,

   상기 도전층 형성 후 상기 도전층의 양측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체 소자 제조방법.
6. 제 5 항에 있어서,

   상기 스페이서는 상기 배리어막과 동일한 물질로 형성하는 반도체 소자 제조방법.
7. 제 1 항 또는 제 2 항에 있어서,

   상기 도전층은 비트라인으로 기능하는 반도체 소자 제조방법.
8. 제 1 항 또는 제 2 항에 있어서, 상기 제1 및 제2 층간절연막을 식각한 후,

   노출된 상기 하지층 상에 상기 제2 층간절연막을 덮도록 플러그용 물질을 증착하는 단계; 및

   상기 플로그용 물질을 평탄화하여 컨택 플러그를 형성하는 단계

   를 더 포함하는 반도체 소자 제조방법.
9. 제 1 항 또는 제 2 항에 있어서,

   노출된 부분의 상기 하지층은 컨택 플러그로 이루어지는 반도체 소자 제조방법.

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