KR20070074841A - Liquid crystal display - Google Patents

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Abstract

An LCD device is provided to prevent null data from being displayed on a screen by preventing source voltages for driving a source driver from being generated before a timing controller is reset. An LCD(Liquid Crystal Display) device includes a liquid crystal panel having plural gate and data lines and plural pixels, a timing controller for outputting control signals and pixel data signals, a data driver for driving data lines, and a voltage converter(130). The voltage converter includes a voltage generator(310) and a delay circuit(320). The voltage generator generates second operating voltages(DVDD,AVDD). The delay circuit is connected to a reset terminal of the timing controller and delays the second operating voltages until a source voltage supplied to the reset terminal reaches a predetermined level, and outputs first operating voltages(DVDD_D,AVDD_D).

Description

액정 표시 장치{LIQUID CRYSTAL DISPLAY}Liquid crystal display {LIQUID CRYSTAL DISPLAY}

도 1은 평판 디스플레이 장치인 액정 디스플레이 장치의 구성을 보여주는 블록도;1 is a block diagram showing the configuration of a liquid crystal display device which is a flat panel display device;

도 2는 도 1에 도시된 소스 드라이버의 구체적인 구성을 보여주는 도면;2 is a view showing a specific configuration of the source driver shown in FIG. 1;

도 3은 도 1에 도시된 DC/DC 변환기의 회로 구성을 보여주는 도면;3 shows a circuit configuration of the DC / DC converter shown in FIG. 1;

도 4는 파워 온시 도 3에 도시된 본 발명의 실시예에 따른 지연 회로에 의해서 지연된 아날로그 전원 전압의 출력 예를 보여주는 도면이다. 4 is a view showing an example of the output of the analog power supply voltage delayed by the delay circuit according to the embodiment of the present invention shown in FIG.

*도면의 주요 부분에 대한 설명* Description of the main parts of the drawing

100 : 액정 표시 장치 110 : 타이밍 컨트롤러100: liquid crystal display 110: timing controller

120 : 소스 드라이버 130 : DC/DC 변환기120: source driver 130: DC / DC converter

140 : 게이트 드라이버 150 : 액정 패널140: gate driver 150: liquid crystal panel

210 : 쉬프트 레지스터 220 : 데이터 레지스터210: shift register 220: data register

230 : 래치 240 : 레벨 쉬프터230: Latch 240: Level Shifter

250 : 디지털-아날로그 컨버터 260 : 출력 버퍼250: digital-to-analog converter 260: output buffer

310 : 전압 발생기 320 : 지연 회로310: voltage generator 320: delay circuit

본 발명은 액정 표시 장치에 관한 것이다.The present invention relates to a liquid crystal display device.

액정 표시 장치의 액정 패널은 복수의 게이트 라인들과, 상기 복수의 게이트 라인들에 교차해서 배열된 복수의 데이터 라인들, 및 상기 게이트 라인들과 상기 데이터 라인들에 의해서 정의된 영역들에 각각 형성된 복수의 픽셀들을 포함한다. 액정 표시 장치는 또한 게이트 라인들에 게이트 온 전압을 인가하는 게이트 드라이버와 데이터 라인들에 픽셀 데이터 신호를 인가하는 소스 드라이버 및 이들을 제어하는 신호 제어 회로를 포함한다.The liquid crystal panel of the liquid crystal display device is formed in a plurality of gate lines, a plurality of data lines arranged to cross the plurality of gate lines, and regions defined by the gate lines and the data lines, respectively. It includes a plurality of pixels. The liquid crystal display also includes a gate driver for applying a gate-on voltage to the gate lines, a source driver for applying a pixel data signal to the data lines, and a signal control circuit for controlling them.

파워 온 시, 신호 제어 회로는 외부로부터 제공되는 전원 전압이 소정 레벨로 안정된 후 정상 동작에 필요한 준비가 완료되었을 때 외부로부터 입력되는 픽셀 데이터 신호를 소스 드라이버로 전달한다. 즉, 파워 온 시점으로부터 신호 제어 회로가 유효한 픽셀 데이터 신호를 출력하는데에는 소정 시간이 필요하다.At power-on, the signal control circuit transfers the pixel data signal input from the outside to the source driver when the power supply voltage supplied from the outside is stabilized to a predetermined level and is ready for normal operation. That is, a predetermined time is required for the signal control circuit to output a valid pixel data signal from the power-on time.

외부로부터 전원 전압 공급이 개시되면 소스 드라이버는 타이밍 컨트롤러로부터 유효한 픽셀 데이터 신호가 입력될 때까지 널(null) 데이터 신호로 데이터 라인들을 구동하게 된다. 그 결과 액정 패널에는 원하지 않은 영상이 표시된다. 소스 드라이버는 복수의 집적 회로(IC)들로 구성되는 것이 일반적인데, 집적 회로들마다 널(null) 데이터 신호의 값이 다르다면 액정 패널에 디스플레이된 오류 영상은 더욱 두드러지게 된다. 이와 같은 오류 영상은 신호 제어 회로로부터 유효한 픽셀 데이터 신호가 출력될 때(예를 들면 60ms이후)까지 지속적으로 액정 패널에 디스플레이된다.When the power supply voltage is started from the outside, the source driver drives the data lines with a null data signal until a valid pixel data signal is input from the timing controller. As a result, an unwanted image is displayed on the liquid crystal panel. The source driver is generally composed of a plurality of integrated circuits (ICs). If the value of a null data signal is different for each integrated circuit, an error image displayed on the liquid crystal panel becomes more prominent. Such an error image is continuously displayed on the liquid crystal panel until a valid pixel data signal is output from the signal control circuit (for example, after 60 ms).

따라서 본 발명의 목적은 파워 온시 원하지 않은 영상이 디스플레이되는 것을 방지할 수 있는 액정 표시 장치를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a liquid crystal display device which can prevent the display of unwanted images at power on.

상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 액정 표시 장치는 액정 패널, 타이밍 컨트롤러 데이터 드라이버, 그리고 전압 변환기를 포함한다. 액정 패널은 복수의 게이트 라인들과, 상기 복수의 게이트 라인들에 교차해서 배열된 복수의 데이터 라인들, 및 상기 게이트 라인들과 상기 데이터 라인들에 의해서 정의된 영역들에 각각 형성된 복수의 픽셀들을 포함한다. 타이밍 컨트롤러는 제어 신호들 및 픽셀 데이터 신호를 출력하며, 데이터 드라이버는 상기 제어 신호들 및 상기 픽셀 데이터 신호에 응답해서 상기 복수의 데이터 라인들을 구동한다. 전압 변환기는 외부로부터 전원 전압을 공급받아서 상기 데이터 드라이버의 동작에 필요한 제 1 동작 전압들을 발생하되, 파워 온시 상기 타이밍 컨트롤러가 리셋될 때까지 상기 제 1 동작 전압들의 발생을 지연한다.According to a feature of the present invention for achieving the above object, the liquid crystal display device includes a liquid crystal panel, a timing controller data driver, and a voltage converter. The liquid crystal panel includes a plurality of pixels formed in a plurality of gate lines, a plurality of data lines arranged to intersect the plurality of gate lines, and regions defined by the gate lines and the data lines. Include. The timing controller outputs control signals and pixel data signals, and a data driver drives the plurality of data lines in response to the control signals and the pixel data signal. The voltage converter receives a power supply voltage from an external source to generate first operating voltages required for the operation of the data driver, and delays generation of the first operating voltages until the timing controller is reset at power on.

상기 전압 변환기는 제 2 동작 전압들을 발생하는 전압 발생기, 그리고 상기 타이밍 컨트롤러의 리셋 단자와 연결되고, 상기 타이밍 컨트롤러의 상기 리셋 단자로 제공되는 상기 전원 전압이 소정 레벨에 도달할 때까지 상기 제 2 동작 전압들을 지연시킨 후 상기 제 1 동작 전압들을 출력하는 지연 회로를 포함한다.The voltage converter is connected to a voltage generator for generating second operating voltages, and a reset terminal of the timing controller, and the second operation is performed until the power supply voltage provided to the reset terminal of the timing controller reaches a predetermined level. And a delay circuit for outputting the first operating voltages after delaying the voltages.

상기 지연 회로는, 제 1 스위칭 신호 발생 회로와, 제 1 스위치와, 제 2 스위칭 신호 발생 회로, 그리고 제 2 스위치를 포함한다. 제 1 스위칭 신호 발생 회 로는, 상기 타이밍 컨트롤러의 상기 리셋 단자와 연결되고, 상기 리셋 단자로 입력되는 상기 전원 전압이 소정 레벨에 도달할 때 제 1 스위칭 신호를 발생한다. 제 1 스위치는 상기 제 1 스위칭 신호에 응답해서 상기 디지털 전원 전압을 상기 지연된 디지털 전원 전압으로 출력한다. 상기 제 2 스위칭 신호 발생 회로는 상기 타이밍 컨트롤러의 상기 리셋 단자와 연결되고, 상기 리셋 단자로 입력되는 상기 전원 전압이 소정 레벨에 도달할 때 제 2 스위칭 신호를 발생한다. 제 2 스위치는 상기 제 2 스위칭 신호에 응답해서 상기 아날로그 전원 전압을 상기 지연된 아날로그전원 전압으로 출력하는 제 2 스위치를 포함한다.The delay circuit includes a first switching signal generation circuit, a first switch, a second switching signal generation circuit, and a second switch. The first switching signal generation circuit is connected to the reset terminal of the timing controller and generates a first switching signal when the power supply voltage input to the reset terminal reaches a predetermined level. The first switch outputs the digital power supply voltage as the delayed digital power supply voltage in response to the first switching signal. The second switching signal generation circuit is connected to the reset terminal of the timing controller and generates a second switching signal when the power supply voltage input to the reset terminal reaches a predetermined level. The second switch includes a second switch outputting the analog power supply voltage to the delayed analog power supply voltage in response to the second switching signal.

상술한 바와 같은 구성을 갖는 본 발명의 액정 표시 장치는 파워 온시 타이밍 컨트롤러가 리셋되기 전에 소스 드라이버를 동작시키기 위한 전원 전압들이 발생하지 않으므로 널 데이터에 해당하는 오류 영상이 액정 패널에 표시되지 않는다.In the liquid crystal display of the present invention having the above-described configuration, since power supply voltages for operating the source driver do not occur before the timing controller is reset at power-on, an error image corresponding to null data is not displayed on the liquid crystal panel.

본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.Preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 평판 디스플레이 장치인 액정 디스플레이 장치의 구성을 보여주는 블록도이다.1 is a block diagram showing the configuration of a liquid crystal display device which is a flat panel display device.

도 1을 참조하면, 액정 디스플레이 장치는 타이밍 컨트롤러(110), 소스 드라이버(120), DC/DC 변환기(130), 게이트 드라이버(140) 그리고 액정 패널(150)을 포함한다.Referring to FIG. 1, the liquid crystal display device includes a timing controller 110, a source driver 120, a DC / DC converter 130, a gate driver 140, and a liquid crystal panel 150.

타이밍 컨트롤러(110)는 외부의 그래픽 소스로부터 입력되는 픽셀 데이터 신호(RGB), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 데이터 인에이블 신호(DE) 및 클럭 신호(MCLK)를 입력받는다. 타이밍 컨트롤러(110)는 액정 패널(150) 의 사양에 맞도록 데이터 포맷(format)을 변환한 픽셀 데이터 신호(RGB')와, 수평 동기 시작 신호(STH:start horizontal), 라인 래치 신호(TP) 및 클럭 신호(HCLK)를 소스 드라이버(120)로 출력한다.The timing controller 110 receives a pixel data signal RGB, a horizontal sync signal Hsync, a vertical sync signal Vsync, a data enable signal DE, and a clock signal MCLK input from an external graphic source. . The timing controller 110 converts the pixel data signal RGB ′ converted from the data format to meet the specifications of the liquid crystal panel 150, the horizontal synchronization start signal STH, and the line latch signal TP. And the clock signal HCLK is output to the source driver 120.

또한, 타이밍 컨트롤러(110)는 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 데이터 인에이블 신호(DE)에 응답해서 수직 동기 시작 신호(STV:start vertical), 게이트 클럭 신호(CPV), 및 출력 인에이블 신호(OE:output enable) 등의 제어 신호들을 게이트 드라이버(140)로 출력한다.The timing controller 110 may further include a vertical synchronization start signal STV, a gate clock signal CPV, and the like in response to the horizontal synchronization signal Hsync, the vertical synchronization signal Vsync, and the data enable signal DE. And control signals, such as an output enable signal (OE), to the gate driver 140.

소스 드라이버(120)는 타이밍 컨트롤러(110)로부터 제공되는 픽셀 데이터 신호(RGB')와 제어 신호들(STH, HCLK, TP)에 응답해서 액정 패널(150)의 데이터 라인들(D1-Dm)을 구동하기 위한 신호들을 발생한다. 일반적으로 데이터 구동 회로(120)는 복수의 집적 회로들로 구성된다.The source driver 120 may control the data lines D1 -Dm of the liquid crystal panel 150 in response to the pixel data signal RGB ′ and the control signals STH, HCLK, and TP provided from the timing controller 110. Generate signals for driving. In general, the data driving circuit 120 is composed of a plurality of integrated circuits.

게이트 드라이버(140)는 타이밍 컨트롤러(110)로부터 제공되는 제어 신호들(TV, CPV, OE)에 따라서 액정 패널(150)의 게이트 라인들(G1-Gn)을 순차적으로 스캐닝한다. 여기서, 스캐닝이란 게이트 라인에 게이트 온 전압(VON)을 순차적으로 인가하여 게이트 온 전압이 인가된 게이트 라인의 픽셀을 데이터 기록이 가능한 상태로 만드는 것을 말한다.The gate driver 140 sequentially scans the gate lines G1 -Gn of the liquid crystal panel 150 according to the control signals TV, CPV, and OE provided from the timing controller 110. In this case, scanning refers to sequentially applying a gate-on voltage VON to the gate line, thereby making the pixel of the gate line to which the gate-on voltage is applied write data.

DC/DC 변환기(130)는 외부로부터 전원 전압(CVDD)을 공급받고 액정 표시 장치(100)의 동작에 필요한 전원들 즉, 아날로그 전원 전압(AVDD_D), 디지털 전원 전압(DVDD_D), 게이트 온 전압(VON), 게이트 오프 전압(VOFF) 그리고 공통 전극 전압(VCOM) 등을 발생한다. 특히, 본 발명의 실시예에 따른 전압들(AVDD_D, DVDD_D)은 파워 온 시 타이밍 컨트롤러(110)가 리셋될 때까지 지연된 후 출력되는 지연된 아날로그 전원 전압(AVDD_D) 및 지연된 디지털 전원 전압(DVDD_D)이다. 추후 이에 대해 상세히 설명한다. 지연된 아날로그 전원 전압(AVDD_D) 및 지연된 디지털 전원 전압(DVDD_D)은 소스 드라이버(120) 및 게이트 드라이버(140)로 제공되고, 게이트 온 전압(VON), 게이트 오프 전압(VOFF) 및 공통 전극 전압(VCOM)은 게이트 드라이버(140)로 제공된다.The DC / DC converter 130 receives a power supply voltage CVDD from the outside and supplies powers required for the operation of the liquid crystal display 100, that is, the analog power supply voltage AVDD_D, the digital power supply voltage DVDD_D, and the gate-on voltage VON), gate off voltage VOFF, and common electrode voltage VCOM. In particular, the voltages AVDD_D and DVDD_D according to the embodiment of the present invention are delayed analog power voltage AVDD_D and delayed digital power supply voltage DVDD_D which are output after being delayed until the timing controller 110 is reset at power on. . This will be described in detail later. The delayed analog supply voltage AVDD_D and the delayed digital supply voltage DVDD_D are provided to the source driver 120 and the gate driver 140, and are provided with a gate on voltage VON, a gate off voltage VOFF, and a common electrode voltage VCOM. ) Is provided to the gate driver 140.

액정 패널(150)은 복수의 게이트 라인들(G1-Gn)과, 게이트 라인들에 교차하는 복수의 데이터 라인들(D1-Dm)과, 게이트 라인 및 데이터 라인에 의해서 형성된 영역에 각각 배치된 복수의 픽셀들을 포함한다. 각 픽셀은 게이트 라인과 데이터 라인에 게이트 전극 및 소스 전극이 각각 연결되는 박막 트랜지스터(T1)와, 박막 트랜지스터의 드레인 전극에 연결되는 액정 커패시터(CLC) 및 스토리지 커패시터(CST)를 포함한다. 이러한 픽셀 구조에서는, 게이트 드라이버(140)에 의해서 게이트 라인들이 순차적으로 선택되고, 선택된 게이트 라인에 게이트 온 전압(VON)이 펄스 형태로 인가되면, 게이트 라인에 연결된 픽셀의 박막 트랜지스터(T1)가 턴 온되고, 이어서 소스 드라이버(120)에 의해 각 데이터 라인에 픽셀 데이터 신호(RGB')에 대응하는 전압이 인가된다. 이 전압은 해당 픽셀의 박막 트랜지스터를 거쳐 액정 커패시터와 스토리지 커패시터에 인가되며, 액정 및 스토리지 커패시터들이 구동됨으로써 소정의 표시 동작이 이루어진다.The liquid crystal panel 150 includes a plurality of gate lines G1 -Gn, a plurality of data lines D1 -Dm intersecting the gate lines, and a plurality of gate lines G1-Gn, respectively. It contains the pixels of. Each pixel includes a thin film transistor T1 having a gate electrode and a source electrode connected to a gate line and a data line, and a liquid crystal capacitor C LC and a storage capacitor C ST connected to a drain electrode of the thin film transistor. In this pixel structure, when the gate lines are sequentially selected by the gate driver 140, and the gate-on voltage VON is applied to the selected gate line in a pulse form, the thin film transistor T1 of the pixel connected to the gate line is turned on. On, the voltage corresponding to the pixel data signal RGB 'is applied to each data line by the source driver 120. This voltage is applied to the liquid crystal capacitor and the storage capacitor through the thin film transistor of the pixel, and the predetermined display operation is performed by driving the liquid crystal and the storage capacitor.

도 2는 도 1에 도시된 소스 드라이버(120)의 구체적인 구성을 보여주는 도면 이다. 소스 드라이버(120)는 쉬프트 레지스터(210), 데이터 레지스터(220), 래치(230), 레벨 쉬프터(240), 디지털-아날로그 컨버터(250) 그리고 출력 버퍼(260)를 포함한다.FIG. 2 is a diagram illustrating a detailed configuration of the source driver 120 shown in FIG. 1. The source driver 120 includes a shift register 210, a data register 220, a latch 230, a level shifter 240, a digital-analog converter 250, and an output buffer 260.

쉬프트 레지스터(210)는 타이밍 컨트롤러(310)로부터의 수평 동기 시작 신호(STH)를 클럭 신호(HCLK)에 따라 순차적으로 쉬프트시켜 샘플링 신호로서 출력한다.The shift register 210 sequentially shifts the horizontal synchronization start signal STH from the timing controller 310 according to the clock signal HCLK and outputs the sampling signal.

데이터 레지스터(220)는 쉬프트 레지스터(210)로부터의 샘플링 신호에 응답해서 타이밍 컨트롤러(110)로부터의 픽셀 데이터(RGB')를 일정 단위씩 순차적으로 샘플링하여 저장한다. 래치(230)는 데이터 레지스터(220)로부터의 픽셀 데이터를 래치하고, 타이밍 컨트롤러(110)로부터의 래치 신호(TP)에 응답해서 래치된 픽셀 데이터를 출력한다. 레벨 쉬프터(240)는 래치(230)로부터 출력되는 픽셀 데이터의 전압 스윙 폭을 넓히기 위한 레벨 쉬프팅을 수행한다. 디지털-아날로그 컨버터(250)는 레벨 쉬프터(240)로부터의 디지털의 픽셀 데이터 신호를 계조 전압들(VO-V11)을 이용하여 아날로그 픽셀 데이터 신호로 변환한다. 계조 전압들(VO-V11)은 계조 전압 발생기(미 도시됨)에 의해서 발생된다. 출력 버퍼(260)는 디지털-아날로그 컨버터(250)로부터 출력되는 아날로그 픽셀 데이터 신호를 저장한 후 래치 신호(TP)에 동기해서 액정 패널의 데이터 라인들(D1-Dm)로 공급한다. 예컨대, 래치(230)는 래치 신호(TP)의 라이징 에지(rising edge)에서 데이터 레지스터(220)로부터의 픽셀 데이터를 레벨 쉬프터(240)로 출력하고, 출력 버퍼(260)는 래치 신호(TP)의 폴링 에지(falling edge)에서 디지털-아날로그 컨버터(250)의 출력을 데이 터 라인들(D1-Dk)로 전달한다.The data register 220 sequentially samples and stores the pixel data RGB ′ from the timing controller 110 in predetermined units in response to the sampling signal from the shift register 210. The latch 230 latches pixel data from the data register 220 and outputs latched pixel data in response to the latch signal TP from the timing controller 110. The level shifter 240 performs level shifting to widen the voltage swing width of the pixel data output from the latch 230. The digital-analog converter 250 converts the digital pixel data signal from the level shifter 240 into an analog pixel data signal using the gray scale voltages VO-V11. The gray voltages VO-V11 are generated by a gray voltage generator (not shown). The output buffer 260 stores the analog pixel data signal output from the digital-analog converter 250 and supplies the same to the data lines D1 -Dm of the liquid crystal panel in synchronization with the latch signal TP. For example, the latch 230 outputs the pixel data from the data register 220 to the level shifter 240 at the rising edge of the latch signal TP, and the output buffer 260 may output the latch signal TP. The output of the digital-analog converter 250 is transferred to the data lines D1-Dk at the falling edge of the signal.

도 2에 도시된 소스 드라이버(120)에서 쉬프트 레지스터(210), 데이터 레지스터(220) 및 래치(230)는 지연된 디지털 전원 전압(DVDD_D)을 공급받고, 레벨 쉬프터(240), 디지털-아날로그 컨버터(250) 및 출력 버퍼(260)는 지연된 아날로그 전원 전압(AVDD_D)을 공급받는다.In the source driver 120 illustrated in FIG. 2, the shift register 210, the data register 220, and the latch 230 are supplied with the delayed digital power supply voltage DVDD_D, the level shifter 240, and the digital-analog converter ( 250 and the output buffer 260 are supplied with the delayed analog power supply voltage AVDD_D.

도 3은 도 1에 도시된 DC/DC 변환기(130)의 회로 구성을 보여주는 도면이다. 도 3을 참조하면, DC/DC 변환기(130)는 전압 발생기(310) 및 지연 회로(320)를 포함한다. 전압 발생기(310)는 외부로부터 전원 전압(CVDD)을 입력받고, 게이트 온 전압(VON), 게이트 오프 전압(VOFF), 공통 전압(VCOM), 디지털 전원 전압(DVDD) 그리고 아날로그 전원 전압(AVDD)을 발생한다.3 is a diagram illustrating a circuit configuration of the DC / DC converter 130 shown in FIG. 1. Referring to FIG. 3, the DC / DC converter 130 includes a voltage generator 310 and a delay circuit 320. The voltage generator 310 receives a power supply voltage CVDD from an external source, and includes a gate-on voltage VON, a gate-off voltage VOFF, a common voltage VCOM, a digital power supply voltage DVDD, and an analog power supply voltage AVDD. Occurs.

지연 회로(320)는 도 1에 도시된 타이밍 컨트롤러(110)의 리셋 단자(RST)와 연결되고, 전압 발생기(310)로부터의 디지털 전원 전압(DVDD)과 아날로그 전원 전압(AVDD)을 입력받고, 지연된 디지털 전원 전압(DVDD_D)과 지연된 아날로그 전원 전압(AVDD_D)을 출력한다.The delay circuit 320 is connected to the reset terminal RST of the timing controller 110 shown in FIG. 1, and receives the digital power supply voltage DVDD and the analog power supply voltage AVDD from the voltage generator 310. The delayed digital power supply voltage DVDD_D and the delayed analog power supply voltage AVDD_D are output.

지연 회로(320)는 저항들(321-323)과 트랜지스터(324)를 포함하는 제 1 스위칭 신호 발생 회로(340), 저항들(326-328)과 트랜지스터(329)를 포함하는 제 2 스위칭 신호 발생 회로(350) 그리고 PMOS 트랜지스터들(325, 330)을 포함한다. 저항(321)의 일단은 타이밍 컨트롤러(110)의 리셋 단자(RST)와 연결된다. 저항(322)은 저항(321)의 타단과 접지 전압 사이에 연결된다. 저항(323)의 일단은 저항들(321, 322)의 연결 노드와 연결된다. 트랜지스터(324)의 콜렉터는 트랜지스터(325)의 게 이트와 연결되고, 이미터는 접지 전압과 연결되며, 게이트는 저항(323)의 타단과 연결된다. 트랜지스터(325)의 소스는 전압 발생기(310)로부터의 디지털 전원 전압(DVDD)과 연결되고, 드레인은 지연된 디지털 전원 전압(DVDD_D)을 출력한다.Delay circuit 320 includes first switching signal generation circuit 340 including resistors 321-323 and transistor 324, and second switching signal including resistors 326-328 and transistor 329. Generation circuit 350 and PMOS transistors 325 and 330. One end of the resistor 321 is connected to the reset terminal RST of the timing controller 110. The resistor 322 is connected between the other end of the resistor 321 and the ground voltage. One end of the resistor 323 is connected with a connection node of the resistors 321, 322. The collector of transistor 324 is connected to the gate of transistor 325, the emitter is connected to ground voltage, and the gate is connected to the other end of resistor 323. The source of the transistor 325 is connected to the digital power supply voltage DVDD from the voltage generator 310, and the drain outputs the delayed digital power supply voltage DVDD_D.

저항(326)의 일단은 타이밍 컨트롤러(110)의 리셋 단자(RST)와 연결된다. 저항(327)은 저항(326)의 타단과 접지 전압 사이에 연결된다. 저항(328)의 일단은 저항들(326, 327)의 연결 노드와 연결된다. 트랜지스터(329)의 콜렉터는 트랜지스터(325)의 게이트와 연결되고, 이미터는 접지 전압과 연결되며, 게이트는 저항(328)의 타단과 연결된다. 트랜지스터(330)의 소스는 전압 발생기(310)로부터의 아날로그 전원 전압(AVDD)과 연결되고, 드레인은 지연된 아날로그 전원 전압(AVDD_D)을 출력한다.One end of the resistor 326 is connected to the reset terminal RST of the timing controller 110. The resistor 327 is connected between the other end of the resistor 326 and the ground voltage. One end of the resistor 328 is connected with a connection node of the resistors 326 and 327. The collector of transistor 329 is connected to the gate of transistor 325, the emitter is connected to the ground voltage, and the gate is connected to the other end of resistor 328. The source of the transistor 330 is connected to the analog power supply voltage AVDD from the voltage generator 310, and the drain outputs the delayed analog power supply voltage AVDD_D.

계속해서, 도 4를 참조하여 도 3에 도시된 지연 회로의 동작이 설명된다. 도 4는 파워 온시 도 3에 도시된 본 발명의 실시예에 따른 지연 회로(320)에 의해서 지연된 아날로그 전원 전압(AVDD_D)의 출력 예를 보여주는 도면이다. Subsequently, the operation of the delay circuit shown in FIG. 3 will be described with reference to FIG. 4. 4 is a diagram illustrating an output example of the analog power supply voltage AVDD_D delayed by the delay circuit 320 according to the embodiment of the present invention shown in FIG. 3 at power on.

파워 온시 전원 전압(CVDD)의 공급이 개시되면 전압 발생기(310)는 디지털 전원 전압(DVDD)과 아날로그 전원 전압(AVDD)을 발생한다. 타이밍 컨트롤러(110)의 리셋 단자(RST)로 인가되는 전원 전압(CVDD)이 상승해서 소정 레벨(VD)에 도달하면 트랜지스터들(324, 329)은 각각 턴 온된다. 그 결과, 트랜지스터들(324, 329)의 콜렉터들의 스위칭 신호들(SW1, SW2)은 접지 전압 레벨로 낮아지고, 트랜지스터들(325, 330)이 각각 턴 온된다. 그러므로 전압 발생기(310)에서 발생된 디지털 전원 전압(DVDD)과 아날로그 전원 전압(AVDD)은 트랜지스터들(325, 330)을 각각 통해 지연된 디지털 전원 전압(DVDD_D)과 지연된 아날로그 전원 전압(AVDD_D)으로서 출력된다.When the supply of the power supply voltage CVDD is started at power-on, the voltage generator 310 generates a digital power supply voltage DVDD and an analog power supply voltage AVDD. When the power supply voltage CVDD applied to the reset terminal RST of the timing controller 110 rises to reach the predetermined level V D , the transistors 324 and 329 are turned on, respectively. As a result, the switching signals SW1 and SW2 of the collectors of the transistors 324 and 329 are lowered to the ground voltage level, and the transistors 325 and 330 are turned on, respectively. Therefore, the digital power supply voltage DVDD and the analog power supply voltage AVDD generated by the voltage generator 310 output as the delayed digital power supply voltage DVDD_D and the delayed analog power supply voltage AVDD_D through the transistors 325 and 330, respectively. do.

타이밍 컨트롤러(110)는 파워 온시 전원 전압(VDD)이 소정 레벨(VD)에 도달했을 때 리셋된다. 지연 회로(320)는 파워 온될 때 타이밍 컨트롤러(110)가 리셋될 때까지 기다렸다가 타이밍 컨트롤러(110)가 리셋되면 비로소 지연된 디지털 전원 전압(DVDD_D)과 지연된 아날로그 전원 전압(AVDD_D)을 출력한다.The timing controller 110 is reset when the power supply voltage VDD reaches a predetermined level V D at power-on. The delay circuit 320 waits until the timing controller 110 is reset when it is powered on and then outputs the delayed digital power supply voltage DVDD_D and the delayed analog power supply voltage AVDD_D when the timing controller 110 is reset.

도 1에 도시된 타이밍 컨트롤러(110)가 리셋되기 전에 래치 신호(TP)는 하이 임피던스 상태이다. 그러므로 도 2에 도시된 소스 드라이버(120) 내 래치(230)는 전원(DVDD_D)이 공급되면 널 데이터를 출력한다.Before the timing controller 110 shown in FIG. 1 is reset, the latch signal TP is in a high impedance state. Therefore, the latch 230 in the source driver 120 shown in FIG. 2 outputs null data when the power source DVDD_D is supplied.

본 발명의 실시예에 따른 지연 회로(320)는 파워 온시 타이밍 컨트롤러(110)가 리셋되는 시점(TD)이 경과한 후에 비로소 도 2에 도시된 소스 드라이버(120) 내 회로 블록들로 지연된 디지털 전원 전압(DVDD_D)과 지연된 아날로그 전원 전압(AVDD_D)을 제공한다. 따라서, 래치 신호(TP)가 하이 임피던스 상태이더라도 디지털 전원 전압(DVDD_D)이 래치(230)로 공급되지 않으므로 널 데이터가 출력되지 않는다. The delay circuit 320 according to an embodiment of the present invention is a digital delayed by the circuit blocks in the source driver 120 shown in FIG. 2 only after the time T D at which the timing controller 110 is reset at power-on has elapsed. The power supply voltage DVDD_D and the delayed analog power supply voltage AVDD_D are provided. Therefore, even when the latch signal TP is in the high impedance state, the null power is not output because the digital power supply voltage DVDD_D is not supplied to the latch 230.

타이밍 컨트롤러(110)가 리셋되면 정상적인 래치 신호(TP) 및 픽셀 데이터 신호(RGB')가 출력되고, 지연 회로(320)도 전원 전압들(DVDD_D, AVDD_D)을 출력한다.When the timing controller 110 is reset, the normal latch signal TP and the pixel data signal RGB 'are output, and the delay circuit 320 also outputs the power supply voltages DVDD_D and AVDD_D.

예시적인 바람직한 실시예를 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다. While the invention has been described using exemplary preferred embodiments, it will be understood that the scope of the invention is not limited to the disclosed embodiments. Rather, the scope of the present invention is intended to include all of the various modifications and similar configurations. Accordingly, the claims should be construed as broadly as possible to cover all such modifications and similar constructions.

상술한 바와 같은 본 발명에 의하면, 파워 온시 타이밍 컨트롤러가 리셋되기 전에 소스 드라이버를 동작시키기 위한 전원 전압들이 발생하지 않으므로 널 데이터에 해당하는 오류 영상이 액정 패널에 표시되지 않는다. According to the present invention as described above, since power supply voltages for operating the source driver are not generated before the timing controller is reset at power-on, an error image corresponding to null data is not displayed on the liquid crystal panel.

Claims (9)

복수의 게이트 라인들과, 상기 복수의 게이트 라인들에 교차해서 배열된 복수의 데이터 라인들, 및 상기 게이트 라인들과 상기 데이터 라인들에 의해서 정의된 영역들에 각각 형성된 복수의 픽셀들을 포함하는 액정 패널과;A liquid crystal including a plurality of gate lines, a plurality of data lines arranged to intersect the plurality of gate lines, and a plurality of pixels respectively formed in the regions defined by the gate lines and the data lines. A panel; 제어 신호들 및 픽셀 데이터 신호를 출력하는 타이밍 컨트롤러와;A timing controller for outputting control signals and pixel data signal; 상기 제어 신호들 및 상기 픽셀 데이터 신호에 응답해서 상기 복수의 데이터 라인들을 구동하는 데이터 드라이버; 그리고A data driver driving the plurality of data lines in response to the control signals and the pixel data signal; And 외부로부터 전원 전압을 공급받아서 상기 데이터 드라이버로 제공하는 제 1 동작 전압들을 발생하되, 파워 온시 상기 타이밍 컨트롤러가 리셋될 때까지 상기 제 1 동작 전압들의 발생을 지연하는 전압 변환기를 포함하는 것을 특징으로 하는 액정 표시 장치.And a voltage converter configured to generate first operating voltages supplied to the data driver by receiving a power supply voltage from an external source, and to delay generation of the first operating voltages until the timing controller is reset when the power is turned on. Liquid crystal display. 제 1 항에 있어서,The method of claim 1, 상기 전압 변환기는,The voltage converter, 제 2 동작 전압들을 발생하는 전압 발생기; 그리고A voltage generator for generating second operating voltages; And 상기 타이밍 컨트롤러의 리셋 단자와 연결되고, 상기 타이밍 컨트롤러의 상기 리셋 단자로 제공되는 상기 전원 전압이 소정 레벨에 도달할 때까지 상기 제 2 동작 전압들을 지연시켜서 상기 제 1 동작 전압들을 출력하는 지연 회로를 포함하는 것을 특징으로 하는 액정 표시 장치.A delay circuit connected to the reset terminal of the timing controller and delaying the second operating voltages until the power supply voltage provided to the reset terminal of the timing controller reaches a predetermined level and outputting the first operating voltages. Liquid crystal display device comprising a. 제 2 항에 있어서,The method of claim 2, 상기 제 2 동작 전압들은 디지털 전원 전압과 아날로그 전원 전압을 포함하고, 상기 제 1 동작 전압들은 지연된 디지털 전원 전압과 지연된 아날로그 전원 전압을 포함하는 것을 특징으로 하는 액정 표시 장치.And the second operating voltages include a digital power supply voltage and an analog power supply voltage, and the first operating voltages include a delayed digital power supply voltage and a delayed analog power supply voltage. 제 3 항에 있어서,The method of claim 3, wherein 상기 지연 회로는,The delay circuit, 상기 타이밍 컨트롤러의 상기 리셋 단자와 연결되고, 상기 리셋 단자로 입력되는 상기 전원 전압이 소정 레벨에 도달할 때 제 1 스위칭 신호를 발생하는 제 1 스위칭 신호 발생 회로와;A first switching signal generation circuit connected to the reset terminal of the timing controller and generating a first switching signal when the power supply voltage input to the reset terminal reaches a predetermined level; 상기 제 1 스위칭 신호에 응답해서 상기 디지털 전원 전압을 상기 지연된 디지털 전원 전압으로 출력하는 제 1 스위치와;A first switch configured to output the digital power supply voltage to the delayed digital power supply voltage in response to the first switching signal; 상기 타이밍 컨트롤러의 상기 리셋 단자와 연결되고, 상기 리셋 단자로 입력되는 상기 전원 전압이 소정 레벨에 도달할 때 제 2 스위칭 신호를 발생하는 제 2 스위칭 신호 발생 회로; 그리고A second switching signal generation circuit connected to the reset terminal of the timing controller and generating a second switching signal when the power supply voltage input to the reset terminal reaches a predetermined level; And 상기 제 2 스위칭 신호에 응답해서 상기 아날로그 전원 전압을 상기 지연된 아날로그전원 전압으로 출력하는 제 2 스위치를 포함하는 것을 특징으로 하는 액정 표시 장치.And a second switch configured to output the analog power supply voltage to the delayed analog power supply voltage in response to the second switching signal. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 1 스위칭 신호 발생 회로는,The first switching signal generation circuit, 상기 타이밍 컨트롤러의 상기 리셋 단자와 일단이 연결된 제 1 저항과;A first resistor having one end connected to the reset terminal of the timing controller; 상기 제 1 저항의 타단과 접지 전압 사이에 연결된 제 2 저항과;A second resistor connected between the other end of the first resistor and a ground voltage; 상기 제 1 및 제 2 저항들의 연결 노드와 일단이 연결된 제 3 저항과;A third resistor having one end connected to a connection node of the first and second resistors; 상기 제 1 스위치와 연결된 콜렉터, 접지 전압과 연결된 이미터 그리고 상기 제 3 저항의 타단과 연결된 게이트를 갖는 제 1 트랜지스터를 포함하는 것을 특징으로 하는 액정 표시 장치.And a first transistor having a collector connected to the first switch, an emitter connected to a ground voltage, and a gate connected to the other end of the third resistor. 제 5 항에 있어서,The method of claim 5, 상기 제 1 스위치는,The first switch, 상기 제 1 트랜지스터의 콜렉터와 연결된 게이트를 갖고, 상기 전압 발생기에서 발생된 상기 디지털 전원 전압을 상기 지연된 디지털 전원 전압으로 출력하는 제 2 트랜지스터를 포함하는 액정 표시 장치.And a second transistor having a gate connected to the collector of the first transistor and outputting the digital power supply voltage generated by the voltage generator as the delayed digital power supply voltage. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 2 스위칭 신호 발생 회로는,The second switching signal generation circuit, 상기 타이밍 컨트롤러의 상기 리셋 단자와 일단이 연결된 제 1 저항과;A first resistor having one end connected to the reset terminal of the timing controller; 상기 제 1 저항의 타단과 접지 전압 사이에 연결된 제 2 저항과;A second resistor connected between the other end of the first resistor and a ground voltage; 상기 제 1 및 제 2 저항들의 연결 노드와 일단이 연결된 제 3 저항; 그리고A third resistor having one end connected to a connection node of the first and second resistors; And 상기 제 2 스위치와 연결된 콜렉터, 접지 전압과 연결된 이미터 그리고 상기 제 3 저항의 타단과 연결된 게이트를 갖는 제 1 트랜지스터를 포함하는 것을 특징으로 하는 액정 표시 장치.And a first transistor having a collector connected to the second switch, an emitter connected to a ground voltage, and a gate connected to the other end of the third resistor. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 2 스위치는,The second switch, 상기 제 1 트랜지스터의 콜렉터와 연결된 게이트를 갖고, 상기 전압 발생기에서 발생된 상기 디지털 전원 전압을 상기 지연된 디지털 전원 전압으로 출력하는 제 2 트랜지스터를 포함하는 액정 표시 장치.And a second transistor having a gate connected to the collector of the first transistor and outputting the digital power supply voltage generated by the voltage generator as the delayed digital power supply voltage. 제 4 항에 있어서,The method of claim 4, wherein 상기 데이터 드라이버는,The data driver, 수평 시작 신호에 동기해서 클럭 신호를 쉬프트하는 쉬프트 레지스터와;A shift register for shifting the clock signal in synchronization with the horizontal start signal; 상기 쉬프트 레지스터로부터 출력되는 클럭 신호에 응답해서 상기 타이밍 컨트롤러로부터의 상기 픽셀 데이터 신호를 저장하는 데이터 레지스터와;A data register for storing the pixel data signal from the timing controller in response to a clock signal output from the shift register; 라인 래치 신호에 응답해서 상기 데이터 레지스터에 저장된 상기 픽셀 데이터 신호를 래치하는 래치와;A latch for latching the pixel data signal stored in the data register in response to a line latch signal; 상기 래치로부터의 상기 픽셀 데이터 신호의 레벨을 변환하는 레벨 쉬프터와;A level shifter for converting a level of the pixel data signal from the latch; 상기 레벨 쉬프터로부터 출력되는 디지털의 상기 픽셀 데이터 신호를 아날로 그 픽셀 데이터 신호로 변환하는 디지털-아날로그 컨버터; 그리고A digital-analog converter for converting the digital pixel data signal output from the level shifter into an analog pixel data signal; And 상기 라인 래치 신호에 응답해서 상기 디지털-아날로그 컨버터로부터의 상기 아날로그 픽셀 데이터 신호를 상기 데이터 라인들로 출력하는 출력 버퍼를 포함하되;An output buffer for outputting the analog pixel data signal from the digital-to-analog converter to the data lines in response to the line latch signal; 상기 쉬프트 레지스터, 상기 데이터 레지스터 및 상기 래치는 상기 전압 변환기로부터 상기 지연된 디지털 전원 전압을 공급받고, 상기 레벨 쉬프터, 상기 디지털-아날로그 컨버터 및 상기 출력 버퍼는 상기 전압 변환기로부터 상기 지연된 아날로그 전원 전압을 공급받는 액정 표시 장치.The shift register, the data register and the latch are supplied with the delayed digital power supply voltage from the voltage converter, and the level shifter, the digital-to-analog converter and the output buffer are supplied with the delayed analog power supply voltage from the voltage converter. Liquid crystal display.
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