KR20070047112A - Liquid crystal display device and gate driver - Google Patents

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KR20070047112A
KR20070047112A KR1020050103892A KR20050103892A KR20070047112A KR 20070047112 A KR20070047112 A KR 20070047112A KR 1020050103892 A KR1020050103892 A KR 1020050103892A KR 20050103892 A KR20050103892 A KR 20050103892A KR 20070047112 A KR20070047112 A KR 20070047112A
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손선규
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삼성전자주식회사
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Abstract

본 발명에 따른 액정 디스플레이 장치의 게이트 구동회로는 제 1 게이트 클럭신호 및 출력 인에이블 신호를 입력받는 입력 회로부와, 입력회로부로부터의 제 1 게이트 클럭신호와 출력 인에이블 신호에 응답하여 안정화된 제 2 게이트 클럭신호를 발생하는 클럭신호 안정화 회로를 포함한다. 여기서, 클럭신호 안정화 회로는 제 1 게이트 클럭신호의 상승 및 하강 에지에 동기되어 상기 출력 인에이블 신호의 전압레벨을 출력한다. The gate driving circuit of the liquid crystal display device according to the present invention includes an input circuit part receiving a first gate clock signal and an output enable signal, and a second stabilized in response to the first gate clock signal and the output enable signal from the input circuit part. And a clock signal stabilization circuit for generating a gate clock signal. Here, the clock signal stabilization circuit outputs the voltage level of the output enable signal in synchronization with the rising and falling edges of the first gate clock signal.

Description

액정 디스플레이 장치 및 게이트 구동 회로{LIQUID CRYSTAL DISPLAY DEVICE and GATE DRIVER}Liquid crystal display device and gate drive circuit {LIQUID CRYSTAL DISPLAY DEVICE and GATE DRIVER}

도 1은 액정 디스플레이 장치(LCD)의 구성을 보여주는 블럭도;1 is a block diagram showing a configuration of a liquid crystal display device (LCD);

도 2는 도 1에 도시된 게이트 구동회로의 구성을 보여주는 블럭도;FIG. 2 is a block diagram showing the configuration of the gate driving circuit shown in FIG. 1;

도 3은 도 2에 도시된 클럭신호 안정화회로의 구성을 보여주는 블록도; 그리고3 is a block diagram showing a configuration of a clock signal stabilization circuit shown in FIG. And

도 4는 본 발명의 바람직한 일 실시예에 따른 신호들의 타이밍도이다.4 is a timing diagram of signals according to a preferred embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명* * Description of the symbols for the main parts of the drawings *

100: 액정 디스플레이 장치 110: 액정 패널100: liquid crystal display device 110: liquid crystal panel

120: 타이밍 컨트롤러 130: 소스 구동회로120: timing controller 130: source driving circuit

150: 게이트 구동회로 151: 입력 회로부150: gate driving circuit 151: input circuit

152: 클럭 신호 안정화 회로 153: 쉬프트 레지스터152: clock signal stabilization circuit 153: shift register

155: 입력 제어부 157: 레벨 쉬프터155: input control unit 157: level shifter

159: 출력 회로부159: output circuit

본 발명은 액정 디스플레이 장치에 관한 것으로, 좀 더 구체적으로는 클럭신호 안정화 기능을 가진 게이트 구동회로를 포함하는 액정 디스플레이 장치에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device including a gate driving circuit having a clock signal stabilization function.

일반적인 액정 디스플레이 장치의 구동 회로들은 액정 패널을 구성하는 단위 픽셀에 전위차를 주기 위해서 일정한 외부 전압을 스윙하여 출력하게 된다. 이때, 액정 패널로 출력되는 전압이 음의 방향이나 양의 방향 중 어느 한 방향으로 치우치게 되면 커플링 또는 크로스톡(Crosstalk) 현상에 의해 주변 신호들이 영향을 받게 된다. 커플링(Coupling)이란 독립된 공간 또는 선로 간에서 전/자계적으로 교류신호에너지가 상호 전달되는 현상을 말하며, 크로스톡이란 어느 한 신호가 다른 인접 신호에 영향을 주어 원래의 성질을 변화시키는 것이다. 크로스톡 현상은 주로 대향 전극의 반전 구동에서 일어나는 현상으로, 극성 반전시 데이터 라인과 대향 전극 사이의 커플링 커패시터 등의 기생 용량이나 액정 커패시터 등을 통해 대향 전극 전압(Vcom)을 왜곡시킨다. The driving circuits of a general liquid crystal display device swing and output a constant external voltage in order to give a potential difference to unit pixels constituting the liquid crystal panel. At this time, when the voltage output to the liquid crystal panel is biased in either the negative or positive direction, the peripheral signals are affected by the coupling or crosstalk phenomenon. Coupling refers to a phenomenon in which AC signal energy is transferred to each other in an independent space or between lines and crosstalk. Crosstalk is to change an original property by affecting one adjacent signal. The crosstalk phenomenon is mainly caused by the inversion driving of the counter electrode. When the polarity is reversed, the counter electrode voltage Vcom is distorted through parasitic capacitance such as a coupling capacitor between the data line and the counter electrode or a liquid crystal capacitor.

이러한 현상은 게이트 배선에도 영향을 미쳐, 액정 패널에 연결되는 게이트 라인에 게이트 오프 전압(VOFF)이 인가되는 경우 배선 간의 커플링 현상에 의해 게이트 구동 회로가 사용하는 전원 및 신호 전체에 영향을 준다. 또한, 게이트 배선 저항(R)과 배선 자체의 면적에 의해 기생 용량(C)가 존재하게 되는데 이 두 값의 곱에 의해 결정되는 시정수(τ=RC) 만큼 게이트 펄스의 지연 현상이 생길 수 있다(게이트 펄스 지연). 인쇄회로기판(PCB)을 사용하지 않는 PCB Less 구조를 사용하는 경우에는, 배선 저항에 의한 문제가 더 심화되어 게이트 구동 회로의 오동작을 유발할 수 있다. This phenomenon also affects the gate wiring, and when the gate-off voltage VOFF is applied to the gate line connected to the liquid crystal panel, the coupling phenomenon between the wirings affects the power supply and the signal used by the gate driving circuit. In addition, the parasitic capacitance C exists due to the area of the gate wiring resistance R and the wiring itself, and a delay of the gate pulse may occur by a time constant (τ = RC) determined by the product of these two values. (Gate pulse delay). In the case of using a PCB Less structure that does not use a printed circuit board (PCB), problems due to wiring resistance may be further exacerbated, which may cause malfunction of the gate driving circuit.

특히, 게이트 클럭 신호(CPV)의 노이즈는 게이트 구동회로 오동작의 주요 원인이 될 수 있다. 종전에는 이와 같은 문제를 해결하기 위한 게이트 클럭 신호(CPV)에 RC회로로 구성된 노이즈 필터를 사용하였으나, 이러한 RC 회로에는 공정 편차에 의한 저항값 및 커패시턴스의 차이에 따라 신호의 지연(Delay) 정도가 달라지는 문제가 발생한다. 또한, 전원 전압의 레벨에 의해서도 신호의 지연 정도가 달라져 게이트 구동 회로의 출력신호 발생 시점 편차가 커진다. 따라서, 설계시에 이와 같은 출력신호 발생 편차를 고려하여 타이밍을 설계하여야 하기 때문에 게이트 구동 회로의 출력시간이 지연되고, 이에 따라 액정 디스플레이 장치의 구동 시간이 길어지는 문제가 생긴다.In particular, noise of the gate clock signal CPV may be a major cause of malfunction of the gate driving circuit. Previously, a noise filter composed of an RC circuit was used for a gate clock signal (CPV) to solve such a problem. However, such a RC circuit has a delay level of a signal due to a difference in resistance value and capacitance caused by process variation. The problem arises. In addition, the degree of delay of the signal also varies according to the level of the power supply voltage, which increases the deviation of the timing of the output signal generation of the gate driving circuit. Therefore, since the timing should be designed in consideration of such an output signal occurrence variation in design, the output time of the gate driving circuit is delayed, and thus the driving time of the liquid crystal display device becomes long.

본 발명의 목적은, 게이트 클럭 신호가 안정된 값을 가지도록 하는 액정 디스플레이 장치의 게이트 구동회로를 제공하는 데 있다.An object of the present invention is to provide a gate driving circuit of a liquid crystal display device such that the gate clock signal has a stable value.

(구성)(Configuration)

상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 액정 디스플레이 장치의 게이트 구동회로는 제 1 게이트 클럭신호 및 출력 인에이블 신호를 입력받는 입력 회로부와, 상기 입력회로부터의 상기 제 1 게이트 클럭신호와 상기 출력 인에이블 신호에 응답하여 안정화된 제 2 게이트 클럭신호를 발생하는 클럭신호 안정화 회로를 포함한다. According to a feature of the present invention for achieving the object of the present invention as described above, the gate driving circuit of the liquid crystal display device includes an input circuit portion for receiving a first gate clock signal and an output enable signal, and the And a clock signal stabilization circuit for generating a stabilized second gate clock signal in response to a first gate clock signal and the output enable signal.

본 발명의 일 실시예에 있어서, 상기 클럭신호 안정화 회로는 상기 제 1 게이트 클럭신호의 상승/하강 에지에 동기되어 상기 출력 인에이블 신호의 전압레벨을 출력한다.In one embodiment of the present invention, the clock signal stabilization circuit outputs the voltage level of the output enable signal in synchronization with the rising / falling edge of the first gate clock signal.

본 발명의 일 실시예에 있어서, 상기 클럭신호 안정화 회로는 상기 게이트 클럭신호와 상기 출력 인에이블 신호의 배타적 부정 논리합 신호를 출력하는 엑스노어게이트, 그리고 상기 엑스노어게이트의 출력신호를 받아들이는 클럭 입력단자와 상기 출력 인에이블 신호를 받아들이는 데이터 입력단자를 포함하며 상기 클럭 입력단자에 입력되는 신호의 상승 에지에 동기되어 상기 데이터 입력단자에 입력되는 신호의 전압레벨을 출력하는 플립플롭을 포함한다.In one embodiment of the present invention, the clock signal stabilization circuit outputs an exclusive negative logic sum signal of the gate clock signal and the output enable signal, and a clock input receiving the output signal of the x-nogate gate. And a flip-flop including a terminal and a data input terminal receiving the output enable signal, and outputting a voltage level of a signal input to the data input terminal in synchronization with a rising edge of the signal input to the clock input terminal.

상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 액정 디스플레이 장치는 복수의 데이터 라인들과 게이트 라인들을 포함하는 액정 패널과; 상기 데이터 라인들을 구동하는 소스 구동 회로와; 상기 게이트 라인들을 구동하는 게이트 구동 회로; 그리고 그래픽 소스로부터 입력되는 수직 동기 신호와, 수평 동기 신호 및 데이터 인에이블 신호에 응답하여 상기 소스 구동 회로 및 상기 게이트 구동 회로로 복수의 제어신호들을 발생하는 타이밍 컨트롤러를 포함한다. 여기서, 상기 타이밍 컨트롤러로부터 상기 게이트 구동 회로에 입력되는 제어신호들은 상기 게이트 클럭 신호, 그리고 상기 출력 인에이블 신호를 포함하며, 상기 게이트 구동 회로는 상기 게이트 클럭신호와 상기 출력 인에이블 신호에 응답하여 안정화된 내부 게이트 클럭신호를 발생하는 클럭신호 안정화 회로를 포함한다.According to a feature of the present invention for achieving the object of the present invention as described above, the liquid crystal display device comprises a liquid crystal panel comprising a plurality of data lines and gate lines; A source driving circuit for driving the data lines; A gate driving circuit driving the gate lines; And a timing controller configured to generate a plurality of control signals to the source driving circuit and the gate driving circuit in response to a vertical synchronizing signal input from a graphic source and a horizontal synchronizing signal and a data enable signal. Here, the control signals input from the timing controller to the gate driving circuit include the gate clock signal and the output enable signal, and the gate driving circuit stabilizes in response to the gate clock signal and the output enable signal. And a clock signal stabilization circuit for generating the internal gate clock signal.

본 발명의 일 실시예에 있어서, 상기 클럭신호 안정화 회로는 상기 게이트 클럭신호의 상승/하강 에지에 동기되어 상기 출력 인에이블 신호의 전압레벨을 출력한다.In one embodiment of the present invention, the clock signal stabilization circuit outputs the voltage level of the output enable signal in synchronization with the rising / falling edge of the gate clock signal.

본 발명의 일 실시예에 있어서, 상기 클럭신호 안정화 회로는 상기 게이트 클럭신호와 상기 출력 인에이블 신호의 배타적 부정 논리합 신호를 출력하는 엑스노어게이트, 그리고 상기 엑스노어게이트의 출력신호를 받아들이는 클럭 입력단자와 상기 출력 인에이블 신호를 받아들이는 데이터 입력단자를 포함하며 상기 클럭 입력단자에 입력되는 신호의 상승 에지에 동기되어 상기 데이터 입력단자에 입력되는 신호의 전압레벨을 출력하는 플립플롭을 포함한다.In one embodiment of the present invention, the clock signal stabilization circuit outputs an exclusive negative logic sum signal of the gate clock signal and the output enable signal, and a clock input receiving the output signal of the x-nogate gate. And a flip-flop including a terminal and a data input terminal receiving the output enable signal, and outputting a voltage level of a signal input to the data input terminal in synchronization with a rising edge of the signal input to the clock input terminal.

상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 게이트 구동 회로는 수직 동기 시작 신호, 게이트 클럭 신호, 그리고 출력 인에이블 신호를 받아들이는 입력 회로부; 상기 입력 회로부로부터의 상기 게이트 클럭 신호와 상기 출력 인에이블 신호에 응답하여 안정화된 내부 게이트 클럭신호를 발생하는 클럭신호 안정화 회로; 상기 내부 게이트 클럭신호에 응답하여 상기 수직 동기 시작 신호를 한 방향으로 이동시켜 복수의 펄스 신호들을 출력하는 쉬프트 레지스터; 상기 쉬프트 레지스터의 출력 신호들의 펄스 폭을 조정하는 입력 제어부; 상기 입력 제어부의 출력 신호들의 전압 영역을 변환하는 레벨 쉬프터; 그리고 상기 레벨 쉬프터 출력의 전류 구동 능력을 향상시키는 출력 회로부를 포함한다.According to a feature of the present invention for achieving the object of the present invention as described above, the gate driving circuit includes an input circuit portion for receiving a vertical synchronization start signal, a gate clock signal, and an output enable signal; A clock signal stabilization circuit for generating a stabilized internal gate clock signal in response to the gate clock signal and the output enable signal from the input circuit portion; A shift register configured to move the vertical synchronization start signal in one direction and output a plurality of pulse signals in response to the internal gate clock signal; An input controller configured to adjust pulse widths of output signals of the shift register; A level shifter for converting a voltage region of output signals of the input controller; And an output circuit portion for improving the current driving capability of the level shifter output.

본 발명의 일 실시예에 있어서, 상기 클럭신호 안정화 회로는 상기 게이트 클럭신호의 상승/하강 에지에 동기되어 상기 출력 인에이블 신호의 전압레벨을 출력한다.In one embodiment of the present invention, the clock signal stabilization circuit outputs the voltage level of the output enable signal in synchronization with the rising / falling edge of the gate clock signal.

본 발명의 일 실시예에 있어서, 본 발명의 일 실시예에 있어서, 상기 클럭신호 안정화 회로는 상기 게이트 클럭신호와 상기 출력 인에이블 신호의 배타적 부정 논리합 신호를 출력하는 엑스노어게이트, 그리고 상기 엑스노어게이트의 출력신호를 받아들이는 클럭 입력단자와 상기 출력 인에이블 신호를 받아들이는 데이터 입력단자를 포함하며 상기 클럭 입력단자에 입력되는 신호의 상승 에지에 동기되어 상기 데이터 입력단자에 입력되는 신호의 전압레벨을 출력하는 플립플롭을 포함한다.In one embodiment of the present invention, in one embodiment of the present invention, the clock signal stabilizing circuit outputs an exclusive negative OR signal of the gate clock signal and the output enable signal, and the X-Norre. A voltage input of a signal input to the data input terminal in synchronization with a rising edge of a signal input to the clock input terminal, the clock input terminal receiving a gate output signal and a data input terminal receiving the output enable signal It includes a flip-flop that outputs.

(실시예)(Example)

이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해 과장된 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as limited by the embodiments described below. Embodiments of the present invention are exaggerated to more fully describe the present invention to those of ordinary skill in the art, elements denoted by the same reference numerals in the drawings means the same element.

도 1 은 평판 디스플레이 장치인 액정 디스플레이 장치(Liquid Crystal Display: LCD)의 구성을 보여주는 블럭도이다. 도 1을 참조하면, 액정 디스플레이 장치(100)는 액정패널(110), 타이밍 컨트롤러(120), 소스 구동 회로(130), 그리고 게이트 구동 회로(150)를 포함한다. 1 is a block diagram showing the configuration of a liquid crystal display (LCD) which is a flat panel display device. Referring to FIG. 1, the liquid crystal display apparatus 100 includes a liquid crystal panel 110, a timing controller 120, a source driving circuit 130, and a gate driving circuit 150.

액정패널(110)은 복수의 게이트 라인들(G1-Gn)과, 게이트 라인(G1-Gn)들과 교차하는 복수의 데이터 라인들(D1-Dm)과, 게이트 라인 및 데이터 라인(D1-Dm)의 교차점에 형성된 픽셀을 포함하며, 픽셀들은 매트릭스 구조로 배열되어 있다. 각 픽셀은 게이트 라인(G1-Gn)과 데이터 라인(D1-Dm)에 게이트 전극 및 소스 전극이 각각 연결되는 박막 트랜지스터(도시되지 않음)와, 박막 트랜지스터의 드레인 전극에 연결되는 액정 커패시터(도시되지 않음) 및 스토리지 커패시터(도시되지 않음)를 포함한다. 이러한 픽셀 구조에서는, 게이트 구동 회로(150)에 의해서 게이트 라인들이 순차적으로 선택되고, 선택된 게이트 라인에 게이트 온 전압(VON)이 펄스 형태로 인가되면, 게이트 라인에 연결된 픽셀의 박막 트랜지스터가 턴 온된다. 이어서 소스 구동 회로(130)에 의해 각 데이터 라인에 픽셀 정보를 포함하는 전압이 인가된다. 이 전압은 해당 픽셀의 박막 트랜지스터를 거쳐 액정 커패시터와 스토리지 커패시터에 인가된다. 액정 및 스토리지 커패시터들이 구동됨으로써 소정의 표시 동작이 이루어진다.The liquid crystal panel 110 includes a plurality of gate lines G1 -Gn, a plurality of data lines D1 -Dm intersecting the gate lines G1 -Gn, a gate line and a data line D1 -Dm. Pixels formed at the intersections of the pixels), and the pixels are arranged in a matrix structure. Each pixel includes a thin film transistor (not shown) having a gate electrode and a source electrode connected to the gate lines G1 -Gn and a data line D1 -Dm, respectively, and a liquid crystal capacitor (not shown) connected to the drain electrode of the thin film transistor. And storage capacitors (not shown). In such a pixel structure, the gate lines are sequentially selected by the gate driving circuit 150, and when the gate-on voltage VON is applied in a pulse form to the selected gate line, the thin film transistor of the pixel connected to the gate line is turned on. . Subsequently, a voltage including pixel information is applied to each data line by the source driving circuit 130. This voltage is applied to the liquid crystal capacitor and the storage capacitor via the thin film transistor of the pixel. A predetermined display operation is performed by driving the liquid crystal and the storage capacitors.

타이밍 컨트롤러(120)는 외부의 그래픽 소스로부터 입력되는 수직 동기 신호(V_SYNC), 수평 동기 신호(H_SYNC), 데이터 인에이블 신호(DE), 및 픽셀 데이터(R,G,B) 등을 입력받는다. 타이밍 컨트롤러(120)는 액정패널(110)의 사양에 맞도록 데이터(DATA) 포멧을 변환한 픽셀 데이터 신호(R',G',B')와, 수평 동기 시작 신호(STH; Start Horizontal) 및 라인 래치 신호(TP) 등의 제어 신호들을 소스 구동 회로(130)로 출력한다.The timing controller 120 receives a vertical sync signal V_SYNC, a horizontal sync signal H_SYNC, a data enable signal DE, and pixel data R, G, and B input from an external graphic source. The timing controller 120 includes the pixel data signals R ', G', and B 'converted to the data DATA format so as to conform to the specifications of the liquid crystal panel 110, the start synchronization horizontal signal STH, Control signals such as a line latch signal TP are output to the source driving circuit 130.

또한, 타이밍 컨트롤러(120)는 수평 동기 신호(H_SYNC), 수직 동기 신호(V_SYNC) 및 데이터 인에이블 신호(DE)에 응답해서 수직 동기 시작 신호(STV; Start Vertical), 게이트 클럭 신호(CPV), 및 출력 인에이블 신호(OE:Output Enable) 등의 제어 신호들을 게이트 구동 회로(150)로 출력한다. The timing controller 120 may further include a vertical synchronization start signal STV, a gate clock signal CPV, and the like in response to the horizontal synchronization signal H_SYNC, the vertical synchronization signal V_SYNC, and the data enable signal DE. And control signals, such as an output enable signal (OE), to the gate driving circuit 150.

소스 구동 회로(130)는 타이밍 컨트롤러(120)로부터 제공되는 픽셀 데이터 신호와 제어 신호들에 응답해서 액정 패널(150)의 데이터 라인들(D1-Dm)을 구동한다. 일반적으로 소스 구동 회로(130)는 복수의 집적 회로들로 구성된다.The source driving circuit 130 drives the data lines D1 -Dm of the liquid crystal panel 150 in response to the pixel data signal and the control signals provided from the timing controller 120. In general, the source driving circuit 130 is composed of a plurality of integrated circuits.

게이트 구동 회로(150)는 타이밍 컨트롤러(120)로부터 제공되는 제어 신호들에 따라서 액정 패널(110)의 게이트 라인들(G1-Gn)을 순차적으로 스캐닝한다. 여기서, 스캐닝이란 게이트 라인에 게이트 온 전압(VON)을 순차적으로 인가하여 게이트 온 전압이 인가된 게이트 라인의 픽셀을 데이터 기록이 가능한 상태로 만드는 것을 말한다.The gate driving circuit 150 sequentially scans the gate lines G1 -Gn of the liquid crystal panel 110 according to control signals provided from the timing controller 120. In this case, scanning refers to sequentially applying a gate-on voltage VON to the gate line, thereby making the pixel of the gate line to which the gate-on voltage is applied write data.

도 2는 도 1에 도시된 액정 디스플레이 장치(100)의 게이트 구동 회로(150)의 구성을 보여주는 블럭도이다. 도 2를 참조하면, 게이트 구동 회로(150)는 입력회로부(151), 클럭신호 안정화회로(152), 쉬프트 레지스터(153), 입력 제어부(155), 레벨 쉬프터(157), 및 출력 회로부(159)를 포함한다.FIG. 2 is a block diagram illustrating a configuration of the gate driving circuit 150 of the liquid crystal display 100 shown in FIG. 1. Referring to FIG. 2, the gate driving circuit 150 includes an input circuit unit 151, a clock signal stabilization circuit 152, a shift register 153, an input control unit 155, a level shifter 157, and an output circuit unit 159. ).

입력 회로부(151)는 외부(예를 들면, 타이밍 컨트롤러(120))에서 입력되는 제어 신호들(CPV1, STV, OE) 등을 받아 게이트 구동 회로(150)의 동작 모드를 결정하며, 채널 수, 데이터의 쉬프트 방향 등을 정한다. 또한, 입력 회로부(151)는 액 정 패널(110)의 게이트 라인들(G1-Gn)에 게이트 오프 전압을 출력하기 위해 외부 입력 신호의 극성을 변환한다. 왜냐하면, 게이트 오프 전압을 출력하려면 음(negative)의 전압 영역이 필요하기 때문이다. The input circuit unit 151 receives control signals CPV1, STV, and OE input from an external device (eg, the timing controller 120) to determine an operation mode of the gate driving circuit 150, and determines the number of channels, The shift direction of the data is determined. In addition, the input circuit unit 151 converts the polarity of the external input signal to output the gate-off voltage to the gate lines G1 -Gn of the liquid crystal panel 110. This is because a negative voltage region is required to output the gate off voltage.

쉬프트 레지스터(153)는 수직 동기 시작 신호(STV)를 입력받아 게이트 클럭 신호(CPV)에 따라 한 방향으로 펄스를 이동시켜 게이트 라인들에 게이트 온 전압을 인가하기 위한 펄스 신호를 생성한다. The shift register 153 receives the vertical synchronization start signal STV and moves a pulse in one direction according to the gate clock signal CPV to generate a pulse signal for applying gate-on voltages to the gate lines.

입력 제어부(155)는 쉬프트 레지스터(153)의 출력 신호의 펄스 특성을 변경하는 기능을 하는데, 예를 들면 쉬프트 레지스터의 출력 신호의 펄스 폭을 조정하여 펄스 간의 겹치는 현상을 방지한다. 레벨 쉬프터(157)는 로직 레벨의 펄스 신호의 전압을 액정 패널의 게이트 라인들을 온-오프 시킬 수 있는 전압 영역으로 변환하는 역할을 한다. 전압 영역이 변환된 신호는 출력 회로부(159)에서 전류 구동 능력이 향상되어 최종적으로 액정 패널로 인가된다. The input control unit 155 functions to change the pulse characteristic of the output signal of the shift register 153. For example, the input control unit 155 adjusts the pulse width of the output signal of the shift register to prevent the phenomenon of overlap between pulses. The level shifter 157 converts a voltage of a logic level pulse signal into a voltage region capable of turning on and off gate lines of the liquid crystal panel. The signal in which the voltage region is converted is improved in the current driving capability of the output circuit unit 159 and finally applied to the liquid crystal panel.

클럭신호 안정화 회로(152)는 입력 회로부(151)와 쉬프트 레지스터(153) 사이에 연결되며, 입력 회로부(151)로부터 게이트 클럭 신호(CPV1)과 출력 인에이블 신호(OE)를 입력받아 안정화된 내부 게이트 클럭 신호(CPV2)를 발생한다. The clock signal stabilization circuit 152 is connected between the input circuit unit 151 and the shift register 153 and is stabilized by receiving the gate clock signal CPV1 and the output enable signal OE from the input circuit unit 151. The gate clock signal CPV2 is generated.

도 3은 본 발명의 바람직한 일 실시예에 따라 도 2에 도시된 클럭신호 안정화 회로(152)의 구성을 도시하는 도면이고, 도 4는 본 발명의 바람직한 일 실시예에 따른 신호들의 타이밍 도이다. 먼저, 도 3 을 참조하면, 클럭신호 안정화 회로(152)는 XNOR 게이트(121)와 제 1 입력단자(CK)와 제 2 입력단자(D) 및 출력 단자(Q)를 포함하는 플립플롭을 포함한다. 클럭신호 안정화 회로(152)의 XNOR 게이 트(121)의 두 입력단자에는 각각 게이트 클럭 신호(CPV1)와 출력 인에이블 신호(OE)가 입력되며, 두 신호의 배타적 부정논리합 신호인 클럭신호(CLK)가 출력된다. 일반적으로, 출력 인에이블 신호(OE)는 게이트 구동 회로의 출력을 인에이블시키는 신호로써 하나의 게이트 라인에 인가되는 게이트 온 전압(VON)이 지연되는 경우 다음 게이트 라인의 게이트 온 전압(VON)과 겹치는 것을 방지하기 위해 사용된다. 3 is a diagram showing the configuration of the clock signal stabilization circuit 152 shown in FIG. 2 in accordance with one preferred embodiment of the present invention, and FIG. 4 is a timing diagram of signals according to one preferred embodiment of the present invention. First, referring to FIG. 3, the clock signal stabilization circuit 152 includes a flip-flop including an XNOR gate 121, a first input terminal CK, a second input terminal D, and an output terminal Q. do. The gate clock signal CPV1 and the output enable signal OE are input to the two input terminals of the XNOR gate 121 of the clock signal stabilization circuit 152, respectively, and the clock signal CLK which is an exclusive negative logic signal of the two signals. ) Is output. In general, the output enable signal OE is a signal for enabling the output of the gate driving circuit. When the gate-on voltage VON applied to one gate line is delayed, the output enable signal OE is equal to the gate-on voltage VON of the next gate line. Used to prevent overlapping.

XNOR 게이트에서 출력된 클럭신호(CLK)는 플립플롭(120)의 제 1 입력단자인 클럭 입력단자(CK)에 입력되고, 제 2 입력단자인 데이터 입력단자(D)에는 출력 인에이블 신호(OE)가 입력된다. 플립플롭(120)은 클럭 입력단자(CK)에 입력되는 신호의 상승 에지에 동기되어 데이터 입력단자(D)에 입력되는 신호의 전압레벨을 출력하는 플립플롭으로, 예를 들면 D-플립플롭이다. The clock signal CLK output from the XNOR gate is input to the clock input terminal CK, which is the first input terminal of the flip-flop 120, and the output enable signal OE is applied to the data input terminal D, which is the second input terminal. ) Is entered. The flip-flop 120 is a flip-flop that outputs a voltage level of a signal input to the data input terminal D in synchronization with the rising edge of the signal input to the clock input terminal CK. For example, the flip-flop 120 is a flip-flop. .

이하 액정 디스플에이 장치의 게이트 구동회로의 동작을 설명한다. The operation of the gate driving circuit of the liquid crystal display device will be described below.

타이밍 컨트롤러(120, 도 1 참조)에서 발생한 수직동기 시작 신호(STV)와 출력 인에이블 신호(OE)는 입력 회로부(151, 도 2 참조)를 거쳐 쉬프트 레지스터(153)에 전달된다. 수직동기 시작 신호(STV)는 게이트 온 전압(VON)을 출력시키는 시작 신호로, 수직동기 시작 신호(STV)가 쉬프트 레지스터(153)에 입력된 이후부터, 게이트 클럭 신호(CPV1)의 상승 에지에서 다음 상승 에지까지, 각 게이트 라인에 순차적으로 게이트 온 전압이 인가된다. 타이밍 컨트롤러(120)에서 발생된 게이트 클럭 신호(CPV1)는 입력 회로부(151)에서 쉬프트 레지스터(153, 도 2 참조)로 바로 입력되는 대신 클럭신호 안정화 회로(152)를 거친다. 클럭신호 안정화 회로(152)는 게이트 클럭 신호(CPV1)의 상승 및 하강 에지에 동기되어 출력 인에이블 신호(OE)의 전압레벨에 대응하는 안정화된 내부 게이트 클럭 신호(CPV2)를 생한다.The vertical synchronization start signal STV and the output enable signal OE generated by the timing controller 120 (see FIG. 1) are transmitted to the shift register 153 through the input circuit unit 151 (see FIG. 2). The vertical synchronizing start signal STV is a start signal for outputting the gate-on voltage VON, and since the vertical synchronizing start signal STV is input to the shift register 153, at the rising edge of the gate clock signal CPV1. Until the next rising edge, the gate-on voltage is sequentially applied to each gate line. The gate clock signal CPV1 generated by the timing controller 120 passes through the clock signal stabilization circuit 152 instead of being directly input from the input circuit unit 151 to the shift register 153 (see FIG. 2). The clock signal stabilization circuit 152 generates a stabilized internal gate clock signal CPV2 corresponding to the voltage level of the output enable signal OE in synchronization with the rising and falling edges of the gate clock signal CPV1.

도 4를 참조하면, 게이트 클럭 신호(CPV1)와 출력 인에이블 신호(OE)의 배타적 부정 논리합 신호인 클럭신호(CLK)의 상승 에지에서, 출력 인에이블 신호(OE)의 전압레벨을 가진 내부 게이트 클럭 신호(CPV2)가 출력된다. 다시 설명하면, 클럭신호 안정화 회로(152)에 입력되는 게이트 클럭 신호(CPV1)의 상승 및 하강 에지에서 출력 인에이블 신호(OE)의 전압레벨이 래치되어 내부 게이트 클럭 신호(CPV2)로 출력된다. Referring to FIG. 4, an internal gate having a voltage level of the output enable signal OE at the rising edge of the clock signal CLK, which is an exclusive negative OR signal between the gate clock signal CPV1 and the output enable signal OE. The clock signal CPV2 is output. In other words, at the rising and falling edges of the gate clock signal CPV1 input to the clock signal stabilization circuit 152, the voltage level of the output enable signal OE is latched and output as the internal gate clock signal CPV2.

따라서, 게이트 클럭 신호(CPV1)에 노이즈가 발생하더라도 클럭신호 안정화 회로(152)는 출력 인에이블 신호(OE)의 전압레벨을 래치하여 출력하므로 내부 게이트 클럭 신호(CPV2)는 안정된 파형을 유지할 수 있다. 안정화된 내부 게이트 클럭 신호(CPV2)는 쉬프트 레지스터(153)에 클럭 신호로 전달된다. 쉬프트 레지스터(153)는 내부 게이트 클럭 신호(CPV2)에 따라 수직 동기 시작 신호(STV)의 펄스를 한 방향으로 이동시켜 각각의 게이트 라인들에 게이트 온 전압(VON)을 인가하기 위한 신호를 생성한다. 상기 도 2를 참조하여 상술한 바와 같이, 이후 쉬프트 레지스터(153) 출력은 입력 제어부(155), 레벨 쉬프터(157), 그리고 출력 회로부(159)를 거쳐 액정 패널에 인가된다.Therefore, even when noise occurs in the gate clock signal CPV1, the clock signal stabilization circuit 152 latches and outputs the voltage level of the output enable signal OE, so that the internal gate clock signal CPV2 can maintain a stable waveform. . The stabilized internal gate clock signal CPV2 is transferred to the shift register 153 as a clock signal. The shift register 153 generates a signal for applying the gate-on voltage VON to the respective gate lines by moving the pulse of the vertical synchronization start signal STV in one direction according to the internal gate clock signal CPV2. . As described above with reference to FIG. 2, the output of the shift register 153 is then applied to the liquid crystal panel via the input control unit 155, the level shifter 157, and the output circuit unit 159.

본 발명에 따른 게이트 구동 회로의 클럭신호 안정화 회로에 의하면, 외부에 서 입력되는 게이트 클럭 신호의 노이즈 발생 여부에 관계없이 항상 안정된 값을 가지는 내부 게이트 클럭 신호를 발생할 수 있다.According to the clock signal stabilization circuit of the gate driving circuit according to the present invention, an internal gate clock signal having a stable value can be generated regardless of whether or not noise occurs in the gate clock signal input from the outside.

안정된 내부 게이트 클럭 신호에 따라, 게이트 구동회로의 출력신호 발생 편차에 따른 타이밍 문제를 해결하고 전체적인 시간 손실이 줄일 수 있어 액정 디스플레이 장치의 성능을 향상시킬 수 있다.According to the stable internal gate clock signal, the timing problem caused by the variation of the output signal generation of the gate driving circuit can be solved and the overall time loss can be reduced, thereby improving the performance of the liquid crystal display device.

Claims (9)

제 1 게이트 클럭신호 및 출력 인에이블 신호를 입력받는 입력 회로부; 그리고An input circuit unit configured to receive a first gate clock signal and an output enable signal; And 상기 입력회로부로부터의 상기 제 1 게이트 클럭신호와 상기 출력 인에이블 신호에 응답하여 안정화된 제 2 게이트 클럭신호를 발생하는 클럭신호 안정화 회로를 포함하는 것을 특징으로 하는 액정 디스플레이 장치의 게이트 구동회로.And a clock signal stabilizing circuit for generating a stabilized second gate clock signal in response to the first gate clock signal and the output enable signal from the input circuit unit. 제 1 항에 있어서,The method of claim 1, 상기 클럭신호 안정화 회로는 상기 제 1 게이트 클럭신호의 상승/하강 에지에 동기되어 상기 출력 인에이블 신호의 전압레벨을 출력하는 것을 특징으로 하는 액정 디스플레이 장치의 게이트 구동회로.And the clock signal stabilization circuit outputs a voltage level of the output enable signal in synchronization with a rising / falling edge of the first gate clock signal. 제 2 항에 있어서, The method of claim 2, 상기 클럭신호 안정화 회로는,The clock signal stabilization circuit, 상기 게이트 클럭신호와 상기 출력 인에이블 신호의 배타적 부정 논리합 신호를 출력하는 엑스노어게이트; 그리고An X-Norgate outputting an exclusive negative OR signal between the gate clock signal and the output enable signal; And 상기 엑스노어게이트의 출력신호를 받아들이는 클럭 입력단자와 상기 출력 인에이블 신호를 받아들이는 데이터 입력단자를 포함하며 상기 클럭 입력단자에 입력되는 신호의 상승 에지에 동기되어 상기 데이터 입력단자에 입력되는 신호의 전 압레벨을 출력하는 플립플롭을 포함하는 것을 특징으로 하는 액정 디스플레이 장치의 게이트 구동회로. A signal input terminal receiving the output signal of the X-Norgate and a data input terminal receiving the output enable signal and being input to the data input terminal in synchronization with a rising edge of the signal input to the clock input terminal; And a flip-flop for outputting a voltage level of the liquid crystal display device. 복수의 데이터 라인들과 게이트 라인들을 포함하는 액정 패널과;A liquid crystal panel comprising a plurality of data lines and gate lines; 상기 데이터 라인들을 구동하는 소스 구동 회로와;A source driving circuit for driving the data lines; 상기 게이트 라인들을 구동하는 게이트 구동 회로; 그리고 A gate driving circuit driving the gate lines; And 그래픽 소스로부터 입력되는 수직 동기 신호와, 수평 동기 신호 및 데이터 인에이블 신호에 응답하여 상기 소스 구동 회로 및 상기 게이트 구동 회로로 복수의 제어신호들을 발생하는 타이밍 컨트롤러를 포함하되,A timing controller configured to generate a plurality of control signals to the source driving circuit and the gate driving circuit in response to a vertical synchronizing signal input from a graphic source and a horizontal synchronizing signal and a data enable signal, 상기 타이밍 컨트롤러로부터 상기 게이트 구동 회로에 입력되는 제어신호들은 상기 게이트 클럭 신호, 그리고 상기 출력 인에이블 신호를 포함하며,Control signals inputted from the timing controller to the gate driving circuit include the gate clock signal and the output enable signal, 상기 게이트 구동 회로는 상기 게이트 클럭신호와 상기 출력 인에이블 신호에 응답하여 안정화된 내부 게이트 클럭신호를 발생하는 클럭신호 안정화 회로를 포함하는 것을 특징으로 하는 액정 디스플레이 장치.And the gate driving circuit includes a clock signal stabilizing circuit for generating a stabilized internal gate clock signal in response to the gate clock signal and the output enable signal. 제 4 항에 있어서, The method of claim 4, wherein 상기 클럭신호 안정화 회로는 상기 게이트 클럭신호의 상승/하강 에지에 동기되어 상기 출력 인에이블 신호의 전압레벨을 출력하는 것을 특징으로 하는 액정 디스플레이 장치.And the clock signal stabilization circuit outputs a voltage level of the output enable signal in synchronization with a rising / falling edge of the gate clock signal. 제 5 항에 있어서, The method of claim 5, 상기 클럭신호 안정화 회로는,The clock signal stabilization circuit, 상기 게이트 클럭신호와 상기 출력 인에이블 신호의 배타적 부정 논리합 신호를 출력하는 엑스노어게이트; 그리고An X-Norgate outputting an exclusive negative OR signal between the gate clock signal and the output enable signal; And 상기 엑스노어게이트의 출력신호를 받아들이는 클럭 입력단자와 상기 출력 인에이블 신호를 받아들이는 데이터 입력단자를 포함하며 상기 클럭 입력단자에 입력되는 신호의 상승 에지에 동기되어 상기 데이터 입력단자에 입력되는 신호의 전압레벨을 출력하는 플립플롭을 포함하는 것을 특징으로 하는 액정 디스플레이 장치.A signal input terminal receiving the output signal of the X-Norgate and a data input terminal receiving the output enable signal and being input to the data input terminal in synchronization with a rising edge of the signal input to the clock input terminal; And a flip-flop for outputting a voltage level of the liquid crystal display device. 수직 동기 시작 신호, 게이트 클럭 신호, 그리고 출력 인에이블 신호를 받아들이는 입력 회로부;An input circuit section for receiving a vertical synchronization start signal, a gate clock signal, and an output enable signal; 상기 입력 회로부로부터의 상기 게이트 클럭 신호와 상기 출력 인에이블 신호에 응답하여 안정화된 내부 게이트 클럭신호를 발생하는 클럭신호 안정화 회로;A clock signal stabilization circuit for generating a stabilized internal gate clock signal in response to the gate clock signal and the output enable signal from the input circuit portion; 상기 내부 게이트 클럭신호에 응답하여 상기 수직 동기 시작 신호를 한 방향으로 이동시켜 복수의 펄스 신호들을 출력하는 쉬프트 레지스터;A shift register configured to move the vertical synchronization start signal in one direction and output a plurality of pulse signals in response to the internal gate clock signal; 상기 쉬프트 레지스터의 출력 신호들의 펄스 폭을 조정하는 입력 제어부;An input controller configured to adjust pulse widths of output signals of the shift register; 상기 입력 제어부의 출력 신호들의 전압 영역을 변환하는 레벨 쉬프터; 그리고A level shifter for converting a voltage region of output signals of the input controller; And 상기 레벨 쉬프터 출력의 전류 구동 능력을 향상시키는 출력 회로부를 포함 하는 것을 특징으로 하는 게이트 구동 회로.And an output circuit portion for improving the current driving capability of the level shifter output. 제 7 항에 있어서, The method of claim 7, wherein 상기 클럭신호 안정화 회로는 상기 게이트 클럭신호의 상승/하강 에지에 동기되어 상기 출력 인에이블 신호의 전압레벨을 출력하는 것을 특징으로 하는 게이트 구동 회로.And the clock signal stabilization circuit outputs a voltage level of the output enable signal in synchronization with a rising / falling edge of the gate clock signal. 제 8 항에 있어서, The method of claim 8, 상기 클럭신호 안정화 회로는,The clock signal stabilization circuit, 상기 게이트 클럭신호와 상기 출력 인에이블 신호의 배타적 부정 논리합 신호를 출력하는 엑스노어게이트; 그리고An X-Norgate outputting an exclusive negative OR signal between the gate clock signal and the output enable signal; And 상기 엑스노어게이트의 출력신호를 받아들이는 클럭 입력단자와 상기 출력 인에이블 신호를 받아들이는 데이터 입력단자를 포함하며 상기 클럭 입력단자에 입력되는 신호의 상승 에지에 동기되어 상기 데이터 입력단자에 입력되는 신호의 전압레벨을 출력하는 플립플롭을 포함하는 것을 특징으로 하는 게이트 구동회로.A signal input terminal receiving the output signal of the X-Norgate and a data input terminal receiving the output enable signal and being input to the data input terminal in synchronization with a rising edge of the signal input to the clock input terminal; And a flip-flop for outputting a voltage level of the gate drive circuit.
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