KR20070064643A

KR20070064643A - 용량 결합에 의한 고전압 레벨 시프팅

Info

Publication number: KR20070064643A
Application number: KR1020077008924A
Authority: KR
Inventors: 에드거 애브덜린
Original assignee: 인터내쇼널 렉티파이어 코포레이션
Priority date: 2004-10-19
Filing date: 2005-10-19
Publication date: 2007-06-21
Also published as: WO2006045022B1; US7535262B2; CN101040189A; TW200627806A; WO2006045022A3; US20060087470A1; KR100886779B1; EP1802983A2; JP2008517562A; WO2006045022A2; TWI298225B

Abstract

하나의 그라운드 전압에 레퍼런싱된 입력 회로와 또 다른 그라운드 전압에 레퍼런싱되고 상기 입력 회로에 용량적으로 결합된 출력 회로를 포함하는 회로 구성.

그라운드, 용량 결합, 입력 회로, 출력 회로

Description

용량 결합에 의한 고전압 레벨 시프팅{HIGH VOLTAGE LEVEL SHIFTING BY CAPACITIVE COUPLING}

관련 출원

본 발명은 2004년 10월 19일자로 출원된 미국 가출원번호 제60/619,970호(발명의 명칭 : " Capacitive Coupled High Voltage Level Shifting Scheme")에 기초를 두고 있는 것으로서, 이 가출원에 대해 우선권을 주장하며 이 가출원에 개시된 내용은 참조로 본 명세서에 통합된다.

본 발명은 고전압 레벨 시프팅(level shifting) 방법 및 회로에 관한 것이다.

(수백 볼트까지의) 고전압 신호 레벨 시프팅은 현재 파워 시스템(power system)의 필수 부분이다. 고전압 신호 레벨 시프팅 방식은 제어 신호와 스위칭(switching) 파워 출력 사이에 절연(isolation)을 제공할 필요가 있다. 종래에는 고전압 레벨 시프팅은 특허권이 설정된 고전압 접합 절연 기술인 홀 효과 센서(Hall Effect sensors)를 통해 또는 광학 절연 디바이스(optical isolation devices)를 통해 실현되고 있다. 이들 방식 모두는 전파 지연(propagation delays)이 길고 동작 속도가 낮은 단점이 있다. 그러나 최근 등장하는 어플리케이션 들(applications) 및 시스템 아키텍쳐(system architecture)들은 예를 들어 메가 헤르츠(mega hertz) 범위에서의 높은 동작 속도를 요구하고 있다.

더욱이, 홀 효과 센서 또는 광학 절연 디바이스는 부피가 크고, 칩(chip) 상에 집적시킬 수 없다. 더욱이, 종래 고전압 접합 절연(High Voltage Junction Isolation, HVJI) 기술은 표준 저전압 CMOS 기술과 호환되지 않음은 물론, 추가의 프로세스(process) 단계, 주변 조절 회로(peripheral conditioning circuits) 또는 신호들이 두 개의 비-어스 그라운드(non-earth grounds) 사이에서 레벨 시프팅되는 경우 다단계(multiple step) 레벨 시프팅을 필요로 한다.

종래 하프 브리지 드라이브 시스템(half bridge drive system)에서, DC 버스(bus)는 음의(negative) DC 버스 전압이 제로(0) 전압에 놓이도록 구성된다. 최근의 어플리케이션에서, DC 버스는 분할 전원(split supply)으로 구성되며, 이 분할 전원은 DC 버스의 중앙 포인트(point)가 제로 전압에 놓임을 의미한다. 또 하나의 최근 어플리케이션에서, DC 버스는 부동(floating) 분할 DC 전원으로 구성된다. 이 두 가지 타입의 DC 버스 구성에 있어서, 종래 HVJI는 입력이 제로 전압에 있는 경우 다단계 고전압 레벨 시프팅을 필요로 함은 물론, 기판을 음의 DC 버스에 유지하기 위한 추가적인 고전압 DC 전원 및 제로 전압에 레퍼런싱(referencing)되는 추가적인 입력 전원을 필요로 한다.

본 발명의 목적은 종래 기술의 단점을 가지지 않는 고전압 레벨 시프팅 방식을 제공하는 것이다.

본 발명에 따른 회로는 제 1 그라운드에 레퍼런싱되는 입력 회로와 또 하나의 그라운드에 레퍼런싱되는 출력 회로를 포함한다. 이 입력 회로는 적어도 하나의 커패시터(capacitor)에 의해 출력 회로에 용량적으로 결합된다.

본 발명의 바람직한 실시예에 있어서, 입력 회로는 상보(complementary) 입력 신호들을 제공한다. 이 상보 입력 신호들 각각은 각 커패시터의 입력 플레이트(plate)에 연결되고, 그리고 각 커패시터의 출력 플레이트는 출력 회로에 연결된다. 각 커패시터의 입력 플레이트 및 출력 플레이트는 커패시터 유전체에 의해 서로 절연되며, 그럼으로써 입력 회로와 출력 회로 사이에 옴 절연(ohmic isolation)을 제공한다. 그러나, 입력 플레이트와 출력 플레이트 사이에서의 전하 전달(charge transfer)로 인해, 입력 회로로부터의 입력 신호는 출력 신호를 복원(reconstruct)하는데 사용될 수 있다. 그 다음에, 출력 신호는 파워(power) MOSFET과 같은 파워 반도체 디바이스를 동작시키는데 사용될 수 있다. 예를 들어, 출력 회로는 드라이버(driver) 회로의 드라이브 단에 제공될 수 있는바, 이 드라이버 회로는 파워 MOSFET, IGBT 등의 게이트(gate)를 구동한다.

본 발명에 따른 출력 회로는, 입력 신호들에 의해 발생된 전하 전달로 인한 커패시터들의 출력 플레이트에서의 전압의 변화와, 공통 모드 노이즈(common mode noise)와 같은 노이즈로 의한 전압 변화를 구별해 낼 수 있다. 따라서, 본 발명에 따른 출력 회로는 노이즈와 관련한 오동작으로부터 영향을 받지 않는다.

따라서, 본 발명에 따른 회로는 용량 결합 개념을 전체 차동 신호 프로세싱(fully differential signal processing)과 통합시킨다. 장점으로서, 커패시터의 양쪽 사이드(sides)에서의 신호는 수백 볼트까지의 그 어떠한 부동 그라운드에도 레퍼런싱될 수 있다. 더욱이, 본 발명에 따른 레벨 시프팅 방식은, 고정 또는 부동 DC 전원 구성 모두에 대해 단일 단계(single step) 레벨 시프팅 방식이며, 추가적인 전원을 필요로 하지 않는다.

바람직하게는, 본 발명에 따른 출력 회로는 집적 드라이버 IC와 모놀리식으로(monolithically) 집적된다. 이러한 디바이스는 표준 CMOS 제조 방법을 사용하여 제조될 수 있다. 본 발명에 따른 모놀리식(monolithic) 디바이스는, 가능하게는 50ns의 낮은 IC 전파 지연, 50V/ns까지의 공통 모드 노이즈 면역(immunity), 5 MHz의 높은 동작 속도를 갖는, 수백 볼트까지의 신호 레벨 시프팅을 제공한다.

본 발명의 기타 특징과 장점은 첨부된 도면을 참조로 한 본 발명의 다음의 설명으로부터 명백하게 될 것이다.

도 1은 본 발명의 실시예에 따른 레벨 시프팅 방식의 상위 레벨(top level) 블록도를 도시한다.

도 2A는 본 발명의 바람직한 실시예에 따른 신호 바이어싱(biasing) 회로를 도시한다.

도 2B는 본 발명의 바람직한 실시예에 따른 회로의 에지 트리거 로직(edge triggered logic) 부분과 신호 바이어싱(signal biasing) 회로의 협력동작(cooperation)을 도시한다.

도 3은 바람직한 실시예에 따른 회로 내의 에지 트리거 신호 복 원(reconstruction)을 위한 회로를 도시한다.

도 4는 본 발명에 따른 신호 복원 및 노이즈 차단 방식(noise blocking schemes)을 도시한다.

도 5는 본 발명에 따른 회로의 바람직한 응용을 도식적으로 나타낸다.

도 6은 본 발명의 또 하나의 실시예를 나타낸다.

도 7A-도 7E는 제 2 실시예에 따라 회로 내에 구현된 신호 복원 방식을 도시한다.

도 8A 및 8B는 제 2 실시예에 따라 회로 내에 구현된 노이즈 차단 방식을 도시한다.

도 1을 참조하면, 본 발명의 실시예에 따른 회로 구성은 그라운드 1 및 파워 1에 레퍼런싱된 입력 회로(10)와 그리고 그라운드 2 및 파워 2에 레퍼런싱된 출력 회로(12)를 포함한다. 입력 회로(10)는 제어 신호를 발생시킬 수 있는 어떤 마이크로-제어기(micro-controller)일 수 있다. 본 발명의 바람직한 실시예에서, 입력 회로(10)는 상보 신호들 즉, 상반되는 극성 신호들을 발생시킬 수 있다.

본 발명의 일 양상에 따르면, 입력 회로(10)와 출력 회로(12)는 적어도 하나의 커패시터에 의해 서로 용량적으로 결합된다. 바람직한 실시예에서, 두 개의 커패시터(14, 16)는 입력 회로(10)와 출력 회로(12)를 용량적으로 결합시키는데 사용된다. 특히, 커패시터(14)의 입력 플레이트(18)와 커패시터(16)의 입력 플레이트(20)는 입력 회로(10)에 연결되고, 반면에 커패시터(14)의 출력 플레이트(22)와 커패시터(16)의 출력 플레이트는 출력 회로(12)에 전기적으로 연결된다. 따라서, 입력 회로(10)와 출력 회로(12)는 용량적으로 결합되고, 반면에 서로 옴 절연되어 있다. 결과적으로, 입력 회로(10)와 출력 회로(12)는 다른 그라운드 전압에 레퍼런싱될 수 있다.

출력 회로(12)는 바람직하게는 신호 바이어싱 부분(26), 에지 트리거 신호 검출 부분(28), 블랭킹 필터 및 신호 복원 부분(30), 및 버퍼링 출력(buffered output) 부분(32)을 포함한다. 바람직하게는, 출력 회로(12)는 단일의 모놀리식 반도체 다이(die) 상에 집적 회로(IC)로서 구현된다. 신호 바이어싱 블록(26)은 커패시터(14)의 출력 플레이트(22)와 커패시터(16)의 출력 플레이트(24)에 전기적으로 연결된다.

특히 도 2A를 참조하면, 양의(Positive) 입력 신호(INP)가 입력 플레이트(18)에 의해 수신되는 경우, 커패시터(14)의 출력 플레이트(22)의 전압은 일시적으로 양의 방향으로 올라간다. 양의 입력 신호(INP)가 오프(off)인 경우, 출력 플레이트(22)의 전압은 일시적으로 음의 방향으로 감소한다. 마찬가지로, 음의(Negative) 입력 신호(INN)가 입력 플레이트(20)에 의해 수신되는 경우, 출력 플레이트(24)의 전압은 일시적으로 음의 방향으로 변하고, 그리고 음의 입력 신호(INN)가 턴 오프(turn off)되는 경우, 출력 플레이트(24)의 전압은 일시적으로 양의 방향으로 변한다. 출력 플레이트(22, 24)에서의 전압의 일시적 변화는 전하 전달에 의한 것이다.

도 2A는 일반적으로 스위칭 그라운드 2에 레퍼런싱된 노드(node) V+(34)와 V-(36)에 대한 바이어싱 방식을 도시한다. Dl, D2, D3 및 D4는 제너 다이오드(zener diode)이고, 이 제너 다이오드는 V+ 노드(34)와 V- 노드(36)가 파워 2와 그라운드 2를 트랙킹(tracking)하게 해준다. Rl, R2, R3 및 R4는 V+ 노드(34)와 V- 노드(36)에 대해 적당한 DC 레벨을 제공한다. R5, R6 및 R7은 V+ 노드(34)와 V- 노드(36)에 대해 DC 전압을 바이어싱(biasing) 하여 후속 신호 처리를 위해 파워 전압 기준 P_REF 및 N_REF을 발생시키고, 그래서 기준 전압은 V+ 노드(34) 및 V- 노드(36) 상의 DC 전압을 트랙킹한다. P_REF 및 N_REF는 V+ 노드(34)의 전압(V+) 및 V- 노드(36)의 전압(V-)을 트랙킹한다.

출력 플레이트(22)는 V+ 노드(34)에 연결되고, 반면에 출력 플레이트(24)는 전기적으로 V- 노드(36)에 연결된다. 출력 플레이트(22)에서의 전압의 변화는 결과적으로 V+ 노드(34)에서의 전압의 변화를 일으키고, 반면에 출력 플레이트(24)에서의 전압의 변화는 결과적으로 V- 노드(36)에서의 전압의 변화를 일으킨다. 도 2B를 참조하면, 그 다음으로 차동 비교기(25)가 V+ 노드(34) 및 V- 노드(36)의 전압 변화를 검출하는데 사용될 수 있고 그리고 로직(logic) 신호를 발생시키는데 사용될 수 있고, 그 다음으로 이 로직 신호는 각각의 입력 신호 INP, INN의 시작 및 끝 에지 즉, 양의 입력 신호 INP의 각각 상승 에지 및 하강 에지, 그리고 음의 입력 신호 INN의 각각 하강 에지 및 상승 에지를 결정하는데 사용된다. 입력 신호들에 의한 전압의 변화에 기초하여 로직 신호들을 발생시키는 것에 추가하여, 신호 바이어싱 블록은 공통 모드 노이즈와 같은 노이즈에 의한 V+ 노드(34) 및 V- 노드(36)에서의 전압의 변화에 기초하여 로직 신호들을 발생시킬 수 있다.

신호 바이어싱 부분(26)에 의해 발생된 로직 신호들은 에지 트리거 신호 검출 부분(28)에 의해 수신되는바, 이 에지 트리거 신호 검출 부분(28)은 로직 연산을 수행함으로써, 양의 입력 신호 및 음의 입력 신호와 관련된 로직 신호들과, 노이즈와 관련된 로직 신호들을 구별해 내고, 그리고 응답으로서, 수신된 입력 신호들의 복원을 위한 신호들을 발생시킨다. 특히, 에지 트리거 신호 검출 부분(28)은 음의 입력 신호(INN)와 양의 입력 신호(INP)의 시작에 응답하여 세트(set) 신호를 발생시키고, 그리고 양의 입력 신호(INP)와 음의 입력 신호(INN)의 끝의 검출에 응답하여 리세트(reset) 신호를 발생시킨다.

블랭킹 필터 및 신호 복원 부분(30)은 세트 신호를 수신하고 그리고 응답으로서, 출력 전압을 발생시키며, 리세트 신호를 수신하는 경우 출력 전압을 턴오프하고, 그럼으로써 입력 전압은 복원된다. 주목되는 사항으로서, 블랭킹 필터 및 신호 복원 부분(30)이 포함된 블랭킹 필터는 노이즈를 필터링하기 위해 세트 및 리세트 신호의 발생을 지연시키는데 사용된다. 더욱이, 블랭킹 필터 및 신호 복원 부분(30)의 블랭킹 필터는 컴포넌트(component) 또는 신호 불일치(mismatch)로 인한 어떤 차동 모드 노이즈 또는 다른 차동 기생 경로(parasitic paths)로 인한 공통 모드 노이즈로부터 발생하는 차동 모드 신호들을 거부한다(reject). 이후, 복원된 신호는 버퍼링 출력 부분(32)을 통해 예를 들어 파워 MOSFET와 같은 파워 반도체 디바이스를 구동하는 드라이브 단과 같은 그러한 드라이브 단에 공급된다.

도 3을 참조하면, 입력 신호들(INP,INN)의 시작과 끝은 다음과 같이 결정된다. 만약 V+ > P_REF 및 V- < N_REF로 결정된다면, 수신된 신호는 입력 신호 들(INN, INP)의 시작으로 결정되고 그리고 세트 신호가 발생된다. 만약 V+ < N_REF 및 V- > P_REF로 결정된다면, 수신된 신호는 입력 신호들(INN, INP)의 끝으로 결정되고 그리고 리세트 신호가 발생된다. 만약 이러한 조건이 만족 되지 않는다면, 어떠한 신호도 발생 되지 않는다. 결과적으로, 노이즈로 인한 출력 플레이트들(22, 24)에서의 전압 변화는 인식되지 않는다. 즉, 사실상, 노이즈는 진정한(genuine) 입력 신호들과 구별된다.

특히, 비교기(27)는 V+ > P_REF인지를 결정하고 그리고 만약 그렇다면 하이 신호(high signal)를 발생시키며, 비교기(29)는 V- < N_REF인지를 결정하고 그리고 만약 그렇다면 하이 신호를 발생시킨다. 이 후, AND 게이트(35)는 만약 비교기(27)와 비교기(29)로부터 두 개의 하이 신호를 수신한다면, 하이 신호를 발생시키고, 이 신호는 래치(latch) 회로(39)의 세트 단자(41)에서 래치 회로(39)에 의해 수신된다. 이 세트 신호에 응답하여, 래치 회로(39)는 래치 온(latch on) 하고, 따라서 출력 신호를 발생시키고, 그 다음으로 드라이브 단에 연결될 수 있다. 마찬가지로, 비교기(31)는 V+ < P_REF인지를 결정하고 그리고 만약 그렇다면 하이 신호를 발생시키며, 비교기(33)는 V- < N_REF인지를 결정하고 그리고 만약 그렇다면 하이 신호를 발생시킨다. 이 후 AND 게이트(37)는, 비교기들(31, 33)로부터 두 개의 하이 신호를 수신하는 경우, 하이 신호를 발생시키고, 이 신호는 래치 회로(39)의 리세트 단자(43)에서 수신된다. 리세트 단자(43)에서 하이 신호를 수신하는 경우, 래치 회로(39)는 출력 신호를 턴 오프(turn off)한다.

도 4를 참조하면, 입력 회로(10)가 양의 입력 신호 INP를 발생시키는 경우, 커패시터(14)의 입력 플레이트(18) 상의 전압은 양의 전압이고, 이것은 양의 입력 신호 INP의 시작을 표시한다. 마찬가지로, 입력 회로(10)가 음의 입력 신호 INN을 발생시키는 경우, 커패시터(16)의 입력 플레이트 상의 전압은 음의 전압이 되고, 이것은 음의 입력 신호 INN의 시작을 표시한다. 입력 플레이트들(18, 20)의 전압 변화의 결과로서, 대응하는 출력 플레이트들(22, 24)의 전압은 또한 일시적으로 변한다. 특히, 출력 플레이트(22)의 전압(38)은 양의 전압이 되고, 반면에 출력 플레이트(24)의 전압(40)은 음의 전압이 된다.

반면에, 양의 입력 신호 INP의 끝에서 입력 플레이트(18)의 전압은 음으로 시프팅되고, 그리고 음의 입력 신호 INN의 끝에서 입력 플레이트(20)의 전압은 양으로 시프팅된다. 결과적으로, 출력 플레이트(22)의 전압(42)은 음으로 시프팅되고, 그리고 출력 플레이트(24)의 전압(44)은 양으로 시프팅된다.

노이즈가 있는 경우 또는 입력 플레이트들(18, 20)에서 공통 모드 노이즈가 있는 경우, 음으로의 전압 시프팅은 결과적으로 출력 플레이트들(22, 24)에서의 전압(46) 시프팅을 일으킨다. 그리고 양으로의 입력 플레이트들(18, 20)의 전압 시프팅은 결과적으로 양으로의 출력 플레이트들(22, 24)의 전압(48) 시프팅을 일으킨다.

본 발명에 따르면, 로직 연산은 출력 플레이트들(22, 24)에서의 전압 변화가 입력 신호들 INP, INN 또는 노이즈와 관련된 것인지 여부를 결정할 수 있다. 특히, 만약 V+ > P_REF, V- < N_REF, V+ < N_REF, 또는 V- > P_REF 라면, 비교기(25)는 신호(50)를 발생시킨다. 만약 V+ < N_REF, 또는 V+ > P_REF 라면, 어떤한 신호도 비교기(25)에 의해 발생 되지 않는다. V+ > P_REF 및 V- < N_REF 라고 결정되는 경우, 세트 신호(52)가 에지 트리거 신호 검출 부분(28)에 의해 발생 된다. 세트 신호(52)는 입력 신호들 INP, INN의 시작을 나타내고, 그리고 결과적으로 래치 회로(39)로부터의 출력 신호(54)의 시작을 초래한다. V+ < N_REF 및 V- > P_REF 라고 결정되는 경우, 리세트 신호(56)가 발생 된다. 리세트 신호(56)는 출력 신호(54)의 끝을 나타내고, 출력 신호(54)를 턴 오프 시킨다. 결과적으로, 출력 신호(54)가 발생 된다. 블랭킹 필터 및 신호 복원 부분(30)의 블랭킹 필터는 출력 신호(54)의 발생에 있어서 약간의(slight) 시간 시프트(time shift)를 일으킬 수 있다는 것에 유의해야 한다.

상기 설명된 조건들이 충족되지 않는 경우, 세트 신호(52) 또는 리세트 신호(56) 어느 것도 발생 되지 않는다. 따라서, 노이즈 및 공통 모드 노이즈는 효과적으로 차단된다. 특히, V+ < N_REF 및 V- < N_REF 인 경우, 어떠한 리세트 신호(52)도 발생 되지 않는다. 마찬가지로, V+ > P_REF 및 V- > P_REF 인 경우, 어떠한 리세트 신호(56)도 발생 되지 않는다. 따라서, 어떠한 출력 신호(54)도 발생되지 않는다.

그 다음으로 출력 회로(12)에 의해 발생된 출력은 파워 MOSFET와 같은 파워 반도체 디바이스를 동작시키는데 사용될 수 있다.

도 5를 참조하면, 일 실시예에서, 세트 신호(52)와 리세트 신호(56)는 드라이버 IC(58)의 드라이브 단에 의해 수신될 수 있고, 이 드라이버 IC(58)는 하나 또는 그 이상의 파워 MOSFET를 구동하도록 구성된다. 예를 들어, 하프 브리지(half bridge) 구성에서, 하이 사이드(high side) 파워 MOSFET(60) 및 로우 사이드(low side) 파워 MOSFET(62)을 구동하도록 구성되는 드라이버 IC(58)는 본 발명에 따른 출력 회로(12)를 포함하도록 수정될 수 있다. 따라서, 본 발명에 따른 출력 회로(12)는 드라이버 회로와 결합될 수 있고, 모놀리식 반도체 다이 상에 집적 회로로서 구현될 수 있다. 본 발명에 따른 출력 회로(12)를 포함하도록 수정될 수 있는 적당한 드라이버 IC(58)는 IR2112이고, 이것은 본 발명의 양수인에 의해 판매되는 하이 사이드 드라이버 및 로우 사이드 드라이버이며, 그 동작은 미국 특허번호 제5,514,981호에 개시되어 있으며, 이 특허는 참조로 본 명세서에 통합된다. 유의할 사항으로, 도 6에 나타난 값들은 단지 예시적인 것이고 당업자는 나타난 값들이 본 발명의 사상 및 범위로부터 벗어남이 없이 필요에 따라 변경될 수 있다는 것을 알 수 있다.

도 6을 참조하면, 본 발명의 제 2 실시예에 따른 출력 회로(12)에서, P_REF는 비교기(64)에 의해 수신되고, N_REF는 비교기(66)에 의해 수신된다. 버퍼(buffer)(68)는 V+ 노드(34)에 연결되고, 버퍼(70)는 V- 노드(36)에 연결되며, 각각의 버퍼(68, 70)는 도시된 바와 같이 Op Amp(72)에 연결된다.

도 6에 나타난 저항기들의 값들은 단지 예시적인 것이고, 본 발명으로부터 벗어나지 않으면서 필요에 따라 변경될 수 있다. 도시된 바와 같이 Op Amp(72)의 출력은 비교기들(64, 66)에 연결되고, 그럼으로써 출력 플레이트들(22, 24)의 전압 변화는, 입력 신호들 INP, INN의 시작과 끝을 식별하기 위해, P_REF 및 N_REF에 비교될 수 있다. 특히, 만약 V+ > P_REF 및 V- < N_REF 라고 결정된다면, 세트 신호 가 래치 회로(39)(교차하여(cross) 연결된 NAND 게이트들(74)에 의해 쌍으로(a pair) 형성될 수 있음)에 보내지고, 그럼으로써 출력 신호(54)가 발생 된다. 만약 V+ < N_REF 및 V- > P_REF로 결정된다면, 입력 신호들 INP, INN의 끝을 나타내는 리세트 신호가 래치 회로(39)에 보내지고 출력 신호(54)를 턴 오프 한다. 이렇게 발생된 출력 신호는 드라이버 IC(58)의 드라이버 단에 의해 수신되고, 이 드라이버 IC(58)는 또한 게이트 드라이브 신호를 파워 반도체 디바이스에 제공한다.

이제 도 6, 도 7A-도 7E를 참조하면, 포인트 A(도 7A)에서, 입력 신호 INP 및 INN이 각각 입력 플레이트(22) 및 입력 플레이트(20)에서 수신되는 경우, 출력 플레이트(22) 상의 전압(38)은 상승하고, 출력 플레이트(24) 상의 전압은 감퇴한다. 또한, 각각 입력 신호 INP 및 입력 신호 INN의 종료 시, 출력 플레이트(22)에서의 전압은 감퇴하고 출력 플레이트(24)에서의 전압은 상승한다.

포인트 B(도 7B)에서 버퍼(68)의 출력(68')과 버퍼(70)의 출력(70')이 도시되고 출력 플레이트들의 전압 변화와 함께 대조(contrast)된다.

포인트 C(도 7C)에서, 버퍼들(68, 70)의 출력은 Op Amp(72)에 의해 수신되고, Op Amp(72)는 또한 각각 입력 신호들(INP, INN)의 시작과 끝을 나타내는 V+ 및 V-를 발생시킨다. 다음으로, 포인트 D(도 7D)에서 비교기들(64, 66)에 의한 로직 연산은 세트 신호(52)와 리세트 신호(56)를 만든다. 따라서, 래치 회로(39)는 도 7E에 도시된 바와 같이 출력 신호(54)를 발생시킨다.

이제 도 8A 및 도 8B를 참조하면, 노이즈로 인한 신호는 결과적으로 출력 플레이트들(22, 24)에서 동일한 방향으로의 전압 변화를 일으킨다(도 8A). 이러한 신 호 결합에 응답하여 Op Amp(72)는 신호를 발생시키지 않고, 그럼으로써 출력 회로(12)에 의해 출력 신호의 궁극적(eventual) 발생을 효과적으로 차단한다.

도 6은 단지 하이 사이드 드라이버 단과 함께 사용될 수 있는 출력 회로(12)를 도시하다. 그러나, 본 발명이 하이 사이드 드라이버 단에 한정되는 것이 아니라 로우 사이드 드라이버와 함께 동등하게 연결될 수 있다는 것이 이해되어야 한다.

본 발명이 비록 특정 실시예와 관련되어 설명되었지만, 다른 많은 변형 및 수정 그리고 다른 사용이 본 발명의 기술분야에서 숙련된 기술을 가진 자들에게는 명백할 것이다. 따라서 본 발명은 본 명세서에서의 특정 개시에 의해 한정되지 않고 단지 첨부되는 특허청구범위에 의해서만 한정되는 것이 바람직하다.

Claims

제 1 그라운드에 레퍼런싱된 입력 회로와;

제 2 그라운드에 레퍼런싱된 출력 회로와; 그리고

적어도 하나의 커패시터를 포함하여 구성되며, 여기서 상기 커패시터는 상기 입력 회로에 전기적으로 연결되는 입력 플레이트와 상기 출력 회로에 전기적으로 연결되는 출력 플레이트를 포함하는 것을 특징으로 하는 회로 구성.
제 1 항에 있어서,

또 다른 커패시터를 더 포함하며, 상기 또 다른 커패시터는 상기 입력 회로에 전기적으로 연결되는 입력 플레이트와 상기 출력 회로에 전기적으로 연결되는 출력 플레이트를 포함하는 것을 특징으로 하는 회로 구성.
제 1 항에 있어서,

상기 출력 회로는 신호 바이어싱 부분, 에지 트리거 신호 검출 부분, 및 신호 복원 부분을 포함하는 것을 특징으로 하는 회로 구성.
제 3 항에 있어서,

상기 신호 바이어싱 부분은, 상기 입력 회로로부터 상기 커패시터의 상기 입력 플레이트로의 입력 신호에 기초하여, 기준 신호를 발생시키는 것을 특징으로 하 는 특징으로 하는 회로 구성.
제 4 항에 있어서,

상기 에지 트리거 신호 검출 부분은 상기 신호 바이어싱 부분에 의해 발생된 기준 신호들에 기초하여 상기 입력 신호의 시작 및 끝을 검출하고, 그리고 상기 입력 신호의 상기 시작을 검출하는 경우 에지 식별자 신호를 발생시키고 그리고 상기 입력 신호의 상기 끝을 검출하는 경우 에지 식별자 신호를 발생시키는 것을 특징으로 하는 회로 구성.
제 5 항에 있어서,

상기 신호 복원 부분은 상기 에지 식별자 신호들에 기초하여 출력 신호를 발생시키는 것을 특징으로 하는 회로 구성.
제 6 항에 있어서,

상기 출력 회로는 신호 복원 전에 노이즈를 필터링 하기 위해 블랭킹 필터를 더 포함하는 것을 특징으로 하는 회로 구성.
제 6 항에 있어서,

상기 출력 회로는 버퍼링 출력 부분을 더 포함하는 것을 특징으로 하는 회로 구성.
제 1 그라운드에 레퍼런싱되고 상보 입력 신호들을 발생시킬 수 있는 입력 회로와;

제 2 그라운드에 레퍼런싱된 출력 회로와; 그리고

제 1 커패시터와, 여기서 상기 제 1 커패시터는 상기 입력 회로에 전기적으로 연결되어 상기 상보 입력 신호들 중 하나를 수신하는 입력 플레이트와 상기 출력 회로에 전기적으로 연결되는 출력 플레이트를 포함하고; 그리고

제 2 커패시터를 포함하여 구성되며, 여기서 상기 제 2 커패시터는 상기 입력 회로에 전기적으로 연결되어 상기 상보 입력 신호들 중 다른 하나를 수신하는 입력 플레이트와 상기 출력 회로에 전기적으로 연결되는 출력 플레이트를 포함하는 것을 특징으로 하는 회로 구성.
제 9 항에 있어서,

상기 출력 회로는 신호 바이어싱 부분, 에지 트리거 신호 검출 부분, 및 신호 복원 부분을 포함하는 것을 특징으로 하는 회로 구성.
제 10 항에 있어서,

상기 신호 바이어싱 부분은, 상기 제 1 커패시터의 상기 출력 플레이트의 전압 변화에 기초하여 기준 신호를 발생시키고 그리고 상기 제 2 커패시터의 상기 출력 플레이트의 전압 변화에 기초하여 기준 신호를 발생시키는 것을 특징으로 하는 회로 구성.
제 11 항에 있어서,

상기 에지 트리거 신호 검출 부분은 상기 출력 플레이트들의 전압 변화에 기초하여 에지 식별자 신호를 발생시키는 것을 특징으로 하는 회로 구성.
제 12 항에 있어서,

상기 신호 복원 부분은 상기 에지 식별자 신호들에 기초하여 출력 신호를 발생시키는 것을 특징으로 하는 회로 구성.
제 13 항에 있어서,

상기 출력 회로는 상기 출력 신호 발생 전에 노이즈를 필터링 하기 위해 블랭킹 필터를 더 포함하는 것을 특징으로 하는 회로 구성.
제 13 항에 있어서,

상기 출력 회로는 버퍼링 출력 부분을 더 포함하는 것을 특징으로 하는 회로 구성.
제 13 항에 있어서,

상기 신호 복원 부분은, 노이즈와 관련된 상기 출력 플레이트들의 전압 변화 와 상기 상보 입력 신호들과 관련된 상기 출력 플레이트들의 전압 변화를 구별해 낼 수 있는 것을 특징으로 하는 회로 구성.
제 1 그라운드 전압에 레퍼런싱된 입력 회로를 제 2 그라운드 전압에 레퍼런싱된 출력 회로에 용량적으로 결합시키는 단계와;

상기 출력 회로에서 상기 입력 회로로부터의 입력 신호의 시작을 검출하는 단계와;

상기 입력 신호의 끝을 검출하는 단계와;

상기 검출하는 단계에 기초하여 출력 신호를 복원하는 단계를 포함하는 것을 특징으로 하는 하이 사이드 레벨 시프팅 방법.
제 17 항에 있어서,

상기 입력 신호의 상기 시작을 검출하는 것에 응답하여 세트 신호가 래치 회로에 보내지고, 그리고 상기 입력 신호의 상기 끝을 검출하는 것에 응답하여 리세트 신호가 상기 래치 회로에 보내지는 것을 특징으로 하는 하이 사이드 레벨 시프팅 방법.
제 18 항에 있어서,

노이즈에 응답하여 어떠한 신호도 상기 래치 회로에 보내지지 않는 것을 특징으로 하는 하이 사이드 레벨 시프팅 방법.
제 17 항에 있어서,

상기 출력 신호가 드러이버 회로의 드라이버 단에 보내지는 것을 특징으로 하는 하이 사이드 레벨 시프팅 방법.