KR20070027038A

KR20070027038A - 표시 장치 및 이의 구동 장치

Info

Publication number: KR20070027038A
Application number: KR1020050079384A
Authority: KR
Inventors: 이현
Original assignee: 삼성전자주식회사
Priority date: 2005-08-29
Filing date: 2005-08-29
Publication date: 2007-03-09

Abstract

소비 전력을 감소하기 위한 표시 장치 및 이의 구동 장치가 개시된다. 표시 장치는 표시 패널, 소스 구동부, 게이트 구동부 및 타이밍 제어부를 포함한다. 표시 패널은 소스 배선들과 게이트 배선들에 의해 복수의 화소부들이 형성된 표시 영역과 표시 영역을 둘러싸는 주변영역으로 이루어진다. 소스 구동부는 소스 배선들에 데이터 신호를 출력한다. 게이트 구동부는 게이트 배선들에 게이트 신호를 출력한다. 타이밍 제어부는 제1 클럭신호와 제1 클럭신호에 반전된 제2 클럭신호를 게이트 구동부에 출력하고, 일정구간에서 제1 및 제2 클럭신호를 단락시켜 게이트 구동부에 출력한다. 이에 따라, 클럭신호의 일정구간, 즉, 폴링 에지 및 라이징 에지 구간을 하이전압, 로우전압, 및 중간전압을 갖도록 함으로써 소비 전력을 감소할 수 있다.

클럭신호, 소비 전력, 단락

Description

표시 장치 및 이의 구동 장치{DISPLAY DEVICE AND APPARATUS FOR DRIVING THE SAME}

도 1은 본 발명의 실시예에 따른 표시 장치에 대한 개략적인 블록도이다.

도 2는 도 1에 도시된 구동부에 대한 상세한 블록도이다.

도 3은 도 2의 타이밍 제어부에 대한 상세한 블록도이다.

도 4는 도 3에 도시된 타이밍 제어부의 입력신호 및 출력신호의 파형도이다.

도 5는 도 1에 도시된 게이트 회로부의 상세한 블록도이다.

도 6은 도 1에 도시된 표시 장치의 구동방법을 설명하기 위한 입력 및 출력신호의 파형도이다.

<도면의 주요부분에 대한 부호의 설명>

100 : 표시 패널 110 : 하부기판

120 : 상부기판 200 : 구동부

210 : 메인 구동부 211 : 타이밍 제어부

2213 : 메모리 215 : 전압 발생부

217 : 소스 구동부 230 : 게이트 구동부

311 : 제1 클럭생성부 313 : 제2 클럭생성부

315 : 출력단락부 300 : 연성인쇄회로기판

본 발명은 표시 장치 및 이의 구동 장치에 관한 것으로, 보다 상세하게는 소비 전력을 감소하기 위한 표시 장치 및 이의 구동 장치에 관한 것이다.

일반적으로, 표시 장치의 하나인 액정표시장치는 액정표시패널과 상기 액정표시패널을 구동시키는 구동 장치를 포함한다.

상기 액정표시패널에는 복수의 게이트 배선들과 소스 배선들에 의해 정의되는 복수의 화소들이 매트릭스 형태로 형성된다. 상기 구동 장치는 상기 게이트 배선들에 게이트 신호를 출력하는 게이트 구동회로와 상기 소스 배선들에 데이터 신호를 출력하는 소스 구동회로를 포함한다.

상기 게이트 구동회로는 외부로부터 제공되는 제어신호에 응답하여 게이트 신호를 출력하며, 상기 제어신호는 클럭신호를 포함한다. 상기 클럭신호의 펄스는 하이전압과 로우전압을 갖는다.

다음의 수학식 1은 클럭신호에 의한 전체 소비전력(Pc)을 나타낸 것이다.

여기서, 'ΔV'는 하이전압과 로우전압 사이의 전압차이다.

수학식 1에 정의된 바와 같이, 상기 전체 소비전력(Pc)은 하이전압과 로우전 압의 전압차(ΔV)의 제곱에 비례한다. 따라서, 상기 전압차(ΔV)가 클수록 소비전력은 더욱 증가한다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 소비 전력을 감소하기 위한 표시 장치를 제공하는 것이다.

본 발명의 다른 목적은 소비 전력을 감소하기 위한 표시 장치의 구동 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 장치는 표시 패널, 소스 구동부, 게이트 구동부 및 타이밍 제어부를 포함한다. 상기 표시 패널은 소스 배선들과 게이트 배선들에 의해 복수의 화소부들이 형성된 표시 영역과 상기 표시 영역을 둘러싸는 주변영역으로 이루어진다. 상기 소스 구동부는 상기 소스 배선들에 데이터 신호를 출력한다. 상기 게이트 구동부는 상기 게이트 배선들에 게이트 신호를 출력한다. 상기 타이밍 제어부는 제1 클럭신호와 상기 제1 클럭신호에 반전된 제2 클럭신호를 상기 게이트 구동부에 출력하고, 일정구간에서 상기 제1 및 제2 클럭신호를 단락시켜 상기 게이트 구동부에 출력한다.

상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 소스 배선들과 게이트 배선들에 의해 복수의 화소부들이 형성된 표시 영역과 상기 표시 영역을 둘러싸는 주변영역으로 이루어진 표시 패널을 포함하는 표시 장치의 구동 장치는 소스 구동부, 게이트 구동부, 타이밍 제어부를 포함한다. 상기 소스 구동부는 상기 소스 배선들에 데이터 신호를 출력한다. 상기 게이트 구동부는 상기 게이트 배선들에 게이트 신호를 출력한다. 상기 타이밍 제어부는 제1 클럭신호와 상기 제1 클럭신호에 반전된 제2 클럭신호를 상기 게이트 구동부에 출력하고, 일정구간에서 상기 제1 및 제2 클럭신호를 단락시켜 상기 게이트 구동부에 출력한다.

이러한 표시 장치 및 이의 구동 장치에 의하면, 클럭신호의 일정구간, 즉, 폴링 에지 및 라이징 에지 구간을 하이전압, 로우전압, 및 중간전압을 갖도록 함으로써 소비 전력을 감소할 수 있다.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1을 참조하면, 상기 표시 장치는 표시 패널(100), 구동부(200) 및 연성인쇄회로기판(300)을 포함한다. 상기 연성인쇄회로기판(Flexible Printed Circuit Board; 이하, FPC)(300)은 외부장치(미도시)와 상기 구동부(200)를 전기적으로 연결한다.

상기 표시 패널(100)은 하부기판(110)과 상부기판(120) 및 상기 하부 및 상부기판(110, 120) 사이에 개재된 액정층(미도시)을 포함한다. 상기 하부기판(110)은 표시 영역(DA)과 상기 표시 영역(DA)을 둘러싸는 제1 및 제2 주변 영역(PA1, PA2)으로 이루어진다.

상기 표시 영역(DA)에는 복수의 소스 배선들(DL1,..DLm)과 상기 소스 배선들(DL1,..DLm)과 교차하는 복수의 게이트 배선들(GL1,..,GLn)이 형성된다. 상기 소스 배선들과 게이트 배선들에 의해 복수의 화소부(P)들이 정의되고, 각각의 화소부(P)에는 스위칭 소자(TFT)와 상기 스위칭 소자(TFT)에 전기적으로 연결된 화소 전극(미도시)이 형성된다. 상기 화소 전극은 액정 캐패시터(CLC)의 제1 전극이다. 또한, 스토리지 캐패시터(CST)의 공통 전극인 스토리지 공통배선(미도시)이 형성된다.

상기 제1 및 제2 주변 영역(PA1, PA2)에는 상기 구동부(200)가 형성된다.

상기 상부기판(120)에는 상기 하부기판(110)의 화소부(P)들에 대응하여 칼라필터패턴들이 형성되고, 상기 화소 전극에 대향하는 공통 전극(미도시)이 형성된다. 즉, 상기 화소 전극과 공통 전극 및 액정층에 의해 화소부(P)에는 액정 캐패시터(CLC)가 형성된다.

상기 구동부(200)는 메인 회로부(210) 및 게이트 회로부(230)를 포함한다.

상기 메인 회로부(210)는 제1 주변영역(PA1)에 실장되는 단일 칩으로, 상기 연성인쇄회로기판(300)을 통해 외부기기로부터 데이터신호와 제어신호가 각각 입력된다. 상기 게이트 회로부(230)는 제 2 주변영역(PA2)에 집적되거나 실장되어, 상기 게이트 배선들(GL1,..,GLn)에 게이트 신호들을 출력한다.

도 2는 도 1에 도시된 구동부에 대한 상세한 블록도이다.

도 1 및 도 2를 참조하면, 상기 메인 회로부(210)는 타이밍 제어부(211), 메모리(213), 전압 발생부(215) 및 소스 구동부(217)를 포함한다.

상기 타이밍 제어부(211)는 외부로부터 데이터신호(210a)와 제어신호(210b)를 입력받는다. 상기 제어신호(210b)는 수평동기신호, 수직동기신호, 메인클럭신호, 데이터인에이블신호를 포함한다.

상기 타이밍 제어부(211)는 상기 제어신호(210b)에 기초하여 상기 데이터신호(210a)를 상기 메모리(213)에 기록 및 독출한다. 상기 타이밍 제어부(211)는 상기 게이트 회로부(230)에 게이트 제어신호들(211a)을 출력한다. 상기 게이트 제어신호들(211a)은 수직개시신호(STV), 제1 클럭신호(CK), 제2 클럭신호(CKB) 및 게이트 전압(VSS)을 포함한다. 상기 제1 및 제2 클럭신호(CK, CKB)의 라이징 에지와 폴링 에지는 소비전력을 줄이기 위해 단계적으로 승압되거나 강압된다.

상기 타이밍 제어부(211)는 상기 소스 구동부(217)에 소스 제어신호들(211b)을 출력하고, 상기 메모리(213)로부터 독출된 데이터신호(211d)를 상기 소스 구동부(217)에 출력한다. 상기 소스 제어신호들(211b)은 수평시작신호, 로드신호, 반전신호를 포함한다. 상기 타이밍 제어부(211)는 상기 전압 발생부(215)에 메인클럭신호, 반전신호 등의 제어신호(211c)를 출력한다.

상기 전압 발생부(215)는 외부로부터 인가된 외부전원을 이용하여 구동전압들을 생성한다. 상기 구동전압들은 상기 타이밍 제어부(211)에 제공되는 게이트 전압들(VSS, VDD)(215a)과, 상기 소스 구동부(217)에 제공하는 기준감마전압들(VREF)(215b)과, 상기 상부기판(120)의 공통 전극에 인가하는 공통전압(VCOM)(215c)을 포함한다.

상기 소스 구동부(217)는 상기 감마기준전압(VREF)(215b)에 기초하여 상기 메모리(213)로부터 독출된 데이터신호(211d)를 아날로그의 데이터 전압들(D1,..Dm)로 변환하여 상기 하부기판(110)에 형성된 소스 배선들(DL1,..DLm)에 출력한다.

도 3은 도 2의 타이밍 제어부에 대한 상세한 블록도이다. 도 4는 도 3에 도 시된 타이밍 제어부의 입력신호 및 출력신호의 파형도들이다.

도 3 및 도 4를 참조하면, 상기 타이밍 제어부(211)는 제1 클럭생성부(311), 제2 클럭생성부(313) 및 출력단락부(315)를 포함한다.

상기 제1 클럭생성부(311)는 제1 스위칭 소자(SW1), 제1 캐패시터(C1), 제2 스위칭 소자(SW2) 및 제2 캐패시터(C2)를 포함한다.

상기 제1 스위칭 소자(SW1)의 제어 전극에는 제1 제어신호(S1)가 인가되며, 상기 제1 제어신호(S1)에 기초하여 상기 제1 스위칭 소자(SW1)는 턴-온 및 턴-오프된다. 상기 제1 캐패시터(C1)는 접지전압단자와 상기 제1 스위칭 소자(SW1)의 제1 전류 전극과 연결되어 외부로부터 제공된 제1 전압(VDD)을 충전한다.

구체적으로, 상기 제1 제어신호(S1)에 응답하여 상기 제1 스위칭 소자(SW1)가 턴-온 되면, 상기 제1 캐패시터(C1)에 충전된 상기 제1 전압(VDD)은 상기 제1 스위칭 소자(SW1)의 제3 전류 전극을 통해 출력된다.

한편, 상기 제2 스위칭 소자(SW2)의 제어 전극에는 제2 제어신호(S2)가 인가되며, 상기 제2 제어신호(S2)에 기초하여 상기 제2 스위칭 소자(SW2)는 턴-온 및 턴-오프 된다. 상기 제2 캐패시터(C2)는 접지전압단자와 상기 제2 스위칭 소자(SW2)의 제1 전류 전극과 연결되어 외부로부터 제공된 제2 전압(VSS)을 충전한다.

구체적으로, 상기 제2 제어신호(S2)에 응답하여 상기 제2 스위칭 소자(SW2)가 턴-온 되면, 상기 제2 캐패시터(C2)에 충전된 상기 제2 전압(VSS)은 상기 제2 스위칭 소자(SW2)의 제3 전류 전극을 통해 출력된다.

따라서, 상기 제1 클럭생성부(311)의 출력단자, 즉 제1 노드(N1)에서는 제1 전압(VDD)을 하이전압으로 하고 제2 전압(VSS)를 로우전압으로 하는 펄스인 제1 출력신호(N1_OUT)가 출력된다.

상기 제2 클럭생성부(313)는 제3 스위칭 소자(SW3), 제3 캐패시터(C3), 제4 스위칭 소자(SW4) 및 제4 캐패시터(C4)를 포함한다.

상기 제3 스위칭 소자(SW3)의 제어 전극에는 제3 제어신호(S3)가 인가되며, 상기 제3 제어신호(S3)에 기초하여 상기 제3 스위칭 소자(SW3)는 턴-온 및 턴-오프된다. 상기 제3 캐패시터(C3)는 접지전압단자와 상기 제3 스위칭 소자(SW3)의 제1 전류 전극과 연결되어 외부로부터 제공된 제1 전압(VDD)을 충전한다.

구체적으로, 상기 제1 제어신호(S3)에 응답하여 상기 제3 스위칭 소자(SW3)가 턴-온 되면, 상기 제3 캐패시터(C3)에 충전된 상기 제1 전압(VDD)은 상기 제3 스위칭 소자(SW3)의 제3 전류 전극을 통해 출력된다.

한편, 상기 제4 스위칭 소자(SW4)의 제어 전극에는 제4 제어신호(S4)가 인가되며, 상기 제4 제어신호(S4)에 기초하여 상기 제4 스위칭 소자(SW4)는 턴-온 및 턴-오프 된다. 상기 제4 캐패시터(C4)는 접지전압단자와 상기 제4 스위칭 소자(SW4)의 제1 전류 전극과 연결되어 외부로부터 제공된 제2 전압(VSS)을 충전한다.

구체적으로, 상기 제4 제어신호(S4)에 응답하여 상기 제4 스위칭 소자(SW4)가 턴-온 되면, 상기 제4 캐패시터(C4)에 충전된 상기 제2 전압(VSS)은 상기 제4 스위칭 소자(SW4)의 제3 전류 전극을 통해 출력된다.

따라서, 상기 제2 클럭생성부(313)의 출력단자, 즉 제2 노드(N2)에서는 제1 전압(VDD)을 하이전압으로 하고 제2 전압(VSS)를 로우전압으로 하는 펄스인 제2 출 력신호(N2_OUT)가 출력된다.

상기 출력단락부(315)는 상기 제1 노드(N1)와 상기 제2 노드(N2)에 전기적으로 연결된 제5 스위칭 소자(SW5)를 포함한다. 상기 제5 스위칭 소자(SW5)의 제어 전극에는 제5 제어신호(S5)가 인가되며, 제1 및 제2 전류 전극들은 상기 제1 노드(N1)와 제2 노드(N2)에 각각 연결된다.

여기서, 제1 내지 제5 제어신호(S1, S2, S3, S4, S5)는 도시되지는 않았으나, 상기 타이밍 제어부(211)를 제어하는 제어부(예컨대, CPU)에서 제공된다.

상기 제5 스위칭 소자(SW5)는 상기 제5 제어신호(S5)에 응답하여 상기 제1 노드(N1)와 제2 노드(N2)를 단락시킨다. 이때 상기 제1 및 제2 클럭생성부(311, 313)의 출력단자들에는 제1 및 제2 전압(VDD, VSS)의 중간 레벨의 제3 전압(Vm)이 각각 출력된다.

구체적으로, 상기 제5 제어신호(S5)는 상기 제1 출력신호(N1_OUT)의 폴링 에지 지점(또는 라이징 에지 지점)에서 라이징 되고 상기 제2 출력신호(N2_OUT)의 라이징 에지 지점(또는 폴링 에지 지점)에서 폴링되는 펄스를 갖는다.

예컨대, 상기 제1 출력신호(N1_OUT)가 제1 전압(VDD)이고 상기 제2 출력신호(N2_OUT)가 제2 전압(VSS)일 때 상기 제5 스위칭 소자(SW5)가 턴-온 되고, 상기 제1 출력신호(N1_OUT)가 제2 전압(VSS)이고 상기 제2 출력신호(N2_OUT)가 제1 전압(VSS)일 때 상기 제5 스위칭 소자(SW5)는 턴-오프 된다.

따라서, 상기 제1 클럭생성부(311)의 출력단자(CKT)에서는 상기 제3 전압(Vm)이 출력되며, 또한, 상기 제3 클럭생성부(CKBT)에서도 역시 상기 제3 전압(Vm) 이 출력된다.

결과적으로 도 4에 도시된 바와 같이, 상기 제1 및 제2 클럭생성부(311, 313)에서 출력되는 제1 및 제2 클럭신호(CK, CKB) 각각은 제1 내지 제3 전압(VDD, VSS, Vm)으로 이루어진 라이징 에지 구간 및 폴링 에지 구간을 갖는다.

본 발명의 일 예로, 상기 제1 전압(VDD)은 15V ~ 25V이고, 상기 제2 전압(VSS)은 -5V ~ -15V이며, 상기 제3 전압(Vm)은 상기 제1 및 제2 전압(VDD, VSS)의 중간 레벨인, 대략 4V ~ 6V 이다.

이때, 상기 제1 및 제2 클럭생성부(311, 313)의 전체 소비전력(Ps)은 다음 수학식 1과 같이 정의된다.

여기서, 'ΔV'는 상기 제1 및 제2 전압(VDD, VSS)과 상기 제3 전압(Vm)과의 사이의 전압차로 정의된다.

수학식 2에 나타난 바와 같이, 상기 전체 소비전력(Ps)은 수학식 1에 정의된 종래의 전체 소비전력(Pc)보다 25% 감소된다.

이와 같이, 상기 제1 및 제2 클럭생성부(311, 313)로부터 출력되는 상기 제1 및 제2 클럭신호(CK, CKB)의 전압레벨을 단계적으로 변화시킴으로써 소비 전력을 저감할 수 있다.

도 5는 도 1에 도시된 게이트 회로부의 상세한 블록도이다.

도 1 및 도 5를 참조하면, 상기 게이트 회로부(230)는 서로 종속적으로 연결된 n+1개의 스테이지(SRC1 ~ SRCn+1)로 이루어진 하나의 제1 쉬프트 레지스터를 포함한다. 상기 스테이지들(SRC1 ~ SRCn+1)은 n 개의 구동 스테이지(SRC1 ~ SRCn)와 1 개의 더미 스테이지(SRCn+1)로 이루어진다.

각 스테이지(SRC1)는 입력단자(IN), 클럭단자(CK), 전압단자(VSS), 제어단자(CT), 제1 출력단자(GOUT) 및 제2 출력단자(SOUT)를 포함한다.

상기 클럭단자(CK)에는 제1 및 제2 클럭신호(CK, CKB)가 인가된다. 상기 클럭단자(CK)에 인가되는 제1 및 제2 클럭신호(CK, CKB)는 도 3 및 도 4에서 설명된 바와 같이, 폴링 에지 및 라이징 에지가 제1 내지 제3 전압(VDD, VSS, Vm)으로 이루어진다.

즉, 상기 제1 클럭신호(CK)는 홀수번째 스테이지(SRC1, SRC3,..)에 인가되고, 상기 제2 클럭신호(CKB)는 짝수번째 스테이지(SRC2, SRC4,..)에 인가된다.

상기 홀수번째 스테이지(SRC1)는 제1 출력단자(GOUT)는 상기 제1 클럭신호(CK)에 동기된 게이트 신호(G1, G3,.., Gn-1)를 출력하고, 상기 짝수번째 스테이지(SRC2)의 제1 출력단자(GOUT)는 상기 제2 클럭신호(CKB)에 동기된 게이트 신호(G2, G4,.., Gn)를 출력한다.

결과적으로 상기 스테이지들(SRC1 ~ SRCn)로부터 출력된 게이트 신호들(G1, G2,.., Gn)은 상기 제1 및 제2 클럭신호(CK, CKB)에 응답하여 폴링 에지 및 라이징 에지가 제1 내지 제3 전압(VDD, VSS, Vm)으로 이루어진다.

상기 홀수번째 스테이지(SRC1, SRC3,..)의 제1 출력단자(GOUT)들은 상기 표시영역(DA)에 구비된 홀수번째 게이트 배선(GL1, GL3, ... GL2k-1)에 일대일 대응하도록 연결된다. 따라서, 상기 홀수번째 스테이지(SRC1, SCR3,..)의 제1 출력단자(GOUT)들로부터 출력된 게이트 신호는 홀수번째 게이트 배선(GL1, GL3, ... GL2n-1)에 순차적으로 인가된다. 여기서, 상기 더미 스테이지(SRCn+1)의 제1 출력단자(GOUT)는 대응하는 게이트 배선이 존재하지 않기 때문에 플로팅 상태로 유지된다.

상기 짝수번째 스테이지(SRC2, SRC4,..)의 제1 출력단자(GOUT)들은 상기 표시영역(DA)에 구비된 짝수번째 게이트 배선(GL2, GL4, ... GL2k)에 일대일 대응하도록 연결된다. 따라서, 상기 짝수번째 스테이지(SRC2, SCR4,..)의 제1 출력단자(GOUT)들로부터 출력된 게이트 신호는 짝수번째 게이트 배선(GL2, GL4, ... GL2k)에 순차적으로 인가된다.

한편, 홀수번째 스테이지(SRC1)의 제2 출력단자(SOUT)는 상기 제1 클럭신호(CK)를 스테이지 구동신호로 출력하고, 짝수번째 스테이지(SRC2)의 제2 출력단자(SOUT)는 상기 제2 클럭신호(CKB)를 스테이지 구동신호로 출력한다.

각각의 홀수번째 스테이지(SRC1)의 입력단자(IN)에는 이전 스테이지의 상기 제2 출력단자(SOUT)로부터 출력된 스테이지 구동신호가 인가되고, 상기 제어단자(CT)에는 다음 스테이지의 상기 제2 출력단자(SOUT)로부터 출력된 스테이지 구동신호가 인가된다.

여기서, 상기 첫 번째 스테이지(SRC1)의 이전 스테이지가 존재하지 않기 때 문에, 상기 첫 번째 스테이지(SRC1)의 입력단자(IN)에는 수직개시신호(STV)가 인가된다. 또한, 상기 더미 스테이지(SRCn+1)의 다음 스테이지가 존재하지 않기 때문에, 상기 더미 스테이지(SRCn+1)의 제어단자(CT)에는 상기 수직개시신호(STV)가 인가된다.

한편, 각각 스테이지(SRC1 ~ SRCn+1)는 게이트 오프전압(VSS)이 제공되는 전압단자(VSS)를 더 포함한다.

도 1 및 도 6을 참조하면, 게이트 회로부(230)에는 타이밍 제어부(211)로부터 게이트 제어신호들이 인가된다. 상기 게이트 제어신호들은 수직개시신호(STV), 제1 클럭신호(CK), 제2 클럭신호(CKB) 및 게이트 전압(VSS)을 포함한다.

상기 제1 클럭신호(CK)의 라이징 에지 및 폴링 에지는 제1 내지 제3 전압(VDD, VSS, Vm)으로 단계적으로 승압 및 강압된다. 상기 제2 클럭신호(CKB)는 상기 제1 클럭신호(CK)의 반전신호로서, 역시 라이징 에지 및 폴링 에지는 제1 내지 제3 전압(VDD, VSS, Vm)으로 단계적으로 승압 및 강압된다.

상기 게이트 회로부(230)는 상기 수직개시신호(STV)에 인가됨에 따라서, 상기 게이트 회로부(230)는 상기 제1 클럭신호(CK)에 대응하여 생성된 홀수번째 게이트 신호들(G1,G3,..Gn-1)과 상기 제2 클럭신호(CKB)에 대응하여 생성된 짝수번째 게이트 신호들(G2, G4,..Gn-1)을 교대로 순차적으로 출력시킨다.

도시된 바와 같이, 각각의 게이트 신호(G1)는 폴링 에지가 제1 내지 제3 전 압을 갖는 단계적인 강하되는 특성을 갖는다. 즉, 1H 구간을 기준으로 후기 일정 구간에서 제3 전압(Vm)을 갖는다. 서로 인접한 게이트 신호들(G1, G2)을 살펴 볼 때, 이전 게이트 신호(G1)의 폴링 에지 구간(FI)과 현재 게이트 신호(G2)의 라이징 에지 구간(RI)은 서로 중첩된다.

상기와 같이 제1 및 제2 클럭신호(CK, CKB)에 대응하여 생성된 게이트 신호들이 게이트 배선들(GL1.,,GLn)에 순차적으로 출력된다.

한편, 상기 소스 구동부(217)는 상기 게이트 신호에 의해 활성화되는 수평 라인에 해당하는 데이터 전압들을 소스 배선들(DL1,.., DLm)에 출력한다.

이상에서 설명한 바와 같이, 본 발명에 따르면 게이트 회로부를 구동하는 제어신호인 클럭신호의 라이징 에지 및 폴링 에지를 단계적으로 승압 및 강압시킴으로써 소비 전력을 줄일 수 있다.

바람직하게 제1 클럭신호 상기 제1 클럭신호에 반전신호인 제2 클럭신호를 일정구간에서 단락시켜 상기 일정구간에서 상기 제1 및 제2 클럭신호가 챠지 셔링(Charge Sharing)된 중간전압을 갖도록 한다.

이에 의해 제1 및 제2 클럭신호의 라이징 에지 구간 및 폴링 에지 구간에서 단계적으로 승압 및 강압됨으로써 소비 전력을 줄일 수 있다.

이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

소스 배선들과 게이트 배선들에 의해 복수의 화소부들이 형성된 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역으로 이루어진 표시 패널;

상기 소스 배선들에 데이터 신호를 출력하는 소스 구동부;

상기 게이트 배선들에 게이트 신호를 출력하는 게이트 구동부; 및

제1 클럭신호와 상기 제1 클럭신호에 반전된 제2 클럭신호를 상기 게이트 구동부에 출력하고, 일정구간에서 상기 제1 및 제2 클럭신호를 단락시켜 상기 게이트 구동부에 출력하는 타이밍 제어부를 포함하는 것을 특징으로 하는 표시 장치.
제1항에 있어서, 상기 일정구간은 1H(수평 구간)의 후기 일정구간인 것을 특징으로 하는 표시 장치.
제1항에 있어서, 상기 게이트 구동부는 상기 주변 영역에 집적되는 것을 특징으로 하는 표시 장치.
제1항에 있어서, 상기 타이밍 제어부는

상기 제1 클럭신호를 출력하는 제1 클럭생성부;

상기 제2 클럭신호를 출력하는 제2 클럭생성부; 및

상기 제1 및 제2 클럭생성부의 각각의 출력단자에 연결되어, 상기 일정구간 에 상기 제1 및 제2 클럭생성부에서 출력되는 상기 제1 클럭신호와 제2 클럭신호를 단락시키는 출력단락부를 포함하는 것을 특징으로 하는 표시 장치.
제4항에 있어서, 상기 제1 클럭신호는 상기 일정구간 동안 상기 제1 클럭신호의 하이 전압과 상기 제2 클럭신호의 로우 전압의 중간 레벨의 전압을 갖는 것을 특징으로 하는 표시 장치.
제4항에 있어서, 상기 제2 클럭신호는 상기 일정구간 동안 상기 제1 클럭신호의 하이 전압과 상기 제2 클럭신호의 로우 전압의 중간 레벨의 전압을 갖는 것을 특징으로 하는 표시 장치.
소스 배선들과 게이트 배선들에 의해 복수의 화소부들이 형성된 표시 영역과 상기 표시 영역을 둘러싸는 주변영역으로 이루어진 표시 패널을 포함하는 표시 장치의 구동 장치에서,

상기 소스 배선들에 데이터 신호를 출력하는 소스 구동부;

상기 게이트 배선들에 게이트 신호를 출력하는 게이트 구동부; 및

제1 클럭신호와 상기 제1 클럭신호에 반전된 제2 클럭신호를 상기 게이트 구동부에 출력하고, 일정구간에서 상기 제1 및 제2 클럭신호를 단락시켜 상기 게이트 구동부에 출력하는 타이밍 제어부를 포함하는 것을 특징으로 하는 표시 장치의 구동 장치.
제7항에 있어서, 상기 타이밍 제어부는

상기 제1 클럭신호를 출력하는 제1 클럭생성부;

상기 제2 클럭신호를 출력하는 제2 클럭생성부; 및

상기 제1 및 제2 클럭생성부의 각각의 출력단자에 연결되어, 상기 일정구간에 상기 제1 및 제2 클럭생성부에서 출력되는 상기 제1 클럭신호와 제2 클럭신호를 단락시키는 출력단락부를 포함하는 것을 특징으로 하는 표시 장치의 구동 장치.