KR20070027038A

KR20070027038A - Display device and apparatus for driving the same

Info

Publication number: KR20070027038A
Application number: KR1020050079384A
Authority: KR
Inventors: 이현
Original assignee: 삼성전자주식회사
Priority date: 2005-08-29
Filing date: 2005-08-29
Publication date: 2007-03-09

Abstract

A display device and an apparatus for driving the same are provided to reduce power consumption by boosting or dropping a rising edge and a falling edge of a clock signal step by step. A display device includes a timing control unit(211). The timing control unit includes a first clock generation part(311), a second clock generation part(313), and an output short-circuit part(315). The first clock generation part outputs a first clock signal. The second clock generation part outputs a second clock signal. The output short-circuit part is connected with each output terminal of the first and second clock generation parts in order to short-circuit the first and second clock signals.

Description

표시 장치 및 이의 구동 장치{DISPLAY DEVICE AND APPARATUS FOR DRIVING THE SAME}DISPLAY DEVICE AND APPARATUS FOR DRIVING THE SAME}

도 1은 본 발명의 실시예에 따른 표시 장치에 대한 개략적인 블록도이다. 1 is a schematic block diagram of a display device according to an exemplary embodiment of the present invention.

도 2는 도 1에 도시된 구동부에 대한 상세한 블록도이다. FIG. 2 is a detailed block diagram of the driving unit shown in FIG. 1.

도 3은 도 2의 타이밍 제어부에 대한 상세한 블록도이다. 3 is a detailed block diagram of the timing controller of FIG. 2.

도 4는 도 3에 도시된 타이밍 제어부의 입력신호 및 출력신호의 파형도이다. 4 is a waveform diagram of an input signal and an output signal of the timing controller illustrated in FIG. 3.

도 5는 도 1에 도시된 게이트 회로부의 상세한 블록도이다. 5 is a detailed block diagram of the gate circuit shown in FIG. 1.

도 6은 도 1에 도시된 표시 장치의 구동방법을 설명하기 위한 입력 및 출력신호의 파형도이다. 6 is a waveform diagram illustrating input and output signals for explaining a method of driving the display device illustrated in FIG. 1.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 표시 패널 110 : 하부기판100: display panel 110: lower substrate

120 : 상부기판 200 : 구동부120: upper substrate 200: drive unit

210 : 메인 구동부 211 : 타이밍 제어부210: main driver 211: timing controller

2213 : 메모리 215 : 전압 발생부2213 memory 215: voltage generator

217 : 소스 구동부 230 : 게이트 구동부217: source driver 230: gate driver

311 : 제1 클럭생성부 313 : 제2 클럭생성부311: first clock generator 313: second clock generator

315 : 출력단락부 300 : 연성인쇄회로기판315: output short circuit 300: flexible printed circuit board

본 발명은 표시 장치 및 이의 구동 장치에 관한 것으로, 보다 상세하게는 소비 전력을 감소하기 위한 표시 장치 및 이의 구동 장치에 관한 것이다. The present invention relates to a display device and a driving device thereof, and more particularly, to a display device and a driving device thereof for reducing power consumption.

일반적으로, 표시 장치의 하나인 액정표시장치는 액정표시패널과 상기 액정표시패널을 구동시키는 구동 장치를 포함한다. In general, a liquid crystal display device, which is one of display devices, includes a liquid crystal display panel and a driving device for driving the liquid crystal display panel.

상기 액정표시패널에는 복수의 게이트 배선들과 소스 배선들에 의해 정의되는 복수의 화소들이 매트릭스 형태로 형성된다. 상기 구동 장치는 상기 게이트 배선들에 게이트 신호를 출력하는 게이트 구동회로와 상기 소스 배선들에 데이터 신호를 출력하는 소스 구동회로를 포함한다. In the liquid crystal display panel, a plurality of pixels defined by a plurality of gate lines and source lines are formed in a matrix form. The driving device includes a gate driving circuit that outputs a gate signal to the gate lines, and a source driving circuit that outputs a data signal to the source lines.

상기 게이트 구동회로는 외부로부터 제공되는 제어신호에 응답하여 게이트 신호를 출력하며, 상기 제어신호는 클럭신호를 포함한다. 상기 클럭신호의 펄스는 하이전압과 로우전압을 갖는다. The gate driving circuit outputs a gate signal in response to a control signal provided from the outside, and the control signal includes a clock signal. The pulse of the clock signal has a high voltage and a low voltage.

다음의 수학식 1은 클럭신호에 의한 전체 소비전력(Pc)을 나타낸 것이다. Equation 1 below shows the total power consumption Pc by the clock signal.

여기서, 'ΔV'는 하이전압과 로우전압 사이의 전압차이다. Here, [Delta] V is the voltage difference between the high voltage and the low voltage.

수학식 1에 정의된 바와 같이, 상기 전체 소비전력(Pc)은 하이전압과 로우전 압의 전압차(ΔV)의 제곱에 비례한다. 따라서, 상기 전압차(ΔV)가 클수록 소비전력은 더욱 증가한다. As defined in Equation 1, the total power consumption Pc is proportional to the square of the voltage difference ΔV between the high voltage and the low voltage. Therefore, the larger the voltage difference ΔV, the more the power consumption increases.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 소비 전력을 감소하기 위한 표시 장치를 제공하는 것이다. Accordingly, the technical problem of the present invention was conceived in this respect, and an object of the present invention is to provide a display device for reducing power consumption.

본 발명의 다른 목적은 소비 전력을 감소하기 위한 표시 장치의 구동 장치를 제공하는 것이다. Another object of the present invention is to provide a driving device of a display device for reducing power consumption.

상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 장치는 표시 패널, 소스 구동부, 게이트 구동부 및 타이밍 제어부를 포함한다. 상기 표시 패널은 소스 배선들과 게이트 배선들에 의해 복수의 화소부들이 형성된 표시 영역과 상기 표시 영역을 둘러싸는 주변영역으로 이루어진다. 상기 소스 구동부는 상기 소스 배선들에 데이터 신호를 출력한다. 상기 게이트 구동부는 상기 게이트 배선들에 게이트 신호를 출력한다. 상기 타이밍 제어부는 제1 클럭신호와 상기 제1 클럭신호에 반전된 제2 클럭신호를 상기 게이트 구동부에 출력하고, 일정구간에서 상기 제1 및 제2 클럭신호를 단락시켜 상기 게이트 구동부에 출력한다. The display device according to the embodiment for realizing the above object includes a display panel, a source driver, a gate driver, and a timing controller. The display panel includes a display area in which a plurality of pixel portions are formed by source lines and gate lines and a peripheral area surrounding the display area. The source driver outputs a data signal to the source wires. The gate driver outputs a gate signal to the gate lines. The timing controller outputs a first clock signal and a second clock signal inverted to the first clock signal to the gate driver, and short-circuits the first and second clock signals for a predetermined period to output the gate driver.

상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 소스 배선들과 게이트 배선들에 의해 복수의 화소부들이 형성된 표시 영역과 상기 표시 영역을 둘러싸는 주변영역으로 이루어진 표시 패널을 포함하는 표시 장치의 구동 장치는 소스 구동부, 게이트 구동부, 타이밍 제어부를 포함한다. 상기 소스 구동부는 상기 소스 배선들에 데이터 신호를 출력한다. 상기 게이트 구동부는 상기 게이트 배선들에 게이트 신호를 출력한다. 상기 타이밍 제어부는 제1 클럭신호와 상기 제1 클럭신호에 반전된 제2 클럭신호를 상기 게이트 구동부에 출력하고, 일정구간에서 상기 제1 및 제2 클럭신호를 단락시켜 상기 게이트 구동부에 출력한다. According to another exemplary embodiment of the present invention, a display device includes a display area including a display area in which a plurality of pixel portions are formed by source wirings and gate wirings, and a peripheral area surrounding the display area. The driving apparatus includes a source driver, a gate driver, and a timing controller. The source driver outputs a data signal to the source wires. The gate driver outputs a gate signal to the gate lines. The timing controller outputs a first clock signal and a second clock signal inverted to the first clock signal to the gate driver, and short-circuits the first and second clock signals for a predetermined period to output the gate driver.

이러한 표시 장치 및 이의 구동 장치에 의하면, 클럭신호의 일정구간, 즉, 폴링 에지 및 라이징 에지 구간을 하이전압, 로우전압, 및 중간전압을 갖도록 함으로써 소비 전력을 감소할 수 있다. According to such a display device and a driving device thereof, power consumption can be reduced by having a constant period of the clock signal, that is, a falling edge and a rising edge, having a high voltage, a low voltage, and an intermediate voltage.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail the present invention.

도 1을 참조하면, 상기 표시 장치는 표시 패널(100), 구동부(200) 및 연성인쇄회로기판(300)을 포함한다. 상기 연성인쇄회로기판(Flexible Printed Circuit Board; 이하, FPC)(300)은 외부장치(미도시)와 상기 구동부(200)를 전기적으로 연결한다.Referring to FIG. 1, the display device includes a display panel 100, a driver 200, and a flexible printed circuit board 300. The flexible printed circuit board (FPC) 300 electrically connects an external device (not shown) and the driver 200.

상기 표시 패널(100)은 하부기판(110)과 상부기판(120) 및 상기 하부 및 상부기판(110, 120) 사이에 개재된 액정층(미도시)을 포함한다. 상기 하부기판(110)은 표시 영역(DA)과 상기 표시 영역(DA)을 둘러싸는 제1 및 제2 주변 영역(PA1, PA2)으로 이루어진다. The display panel 100 includes a lower substrate 110, an upper substrate 120, and a liquid crystal layer (not shown) interposed between the lower and upper substrates 110 and 120. The lower substrate 110 includes a display area DA and first and second peripheral areas PA1 and PA2 surrounding the display area DA.

상기 표시 영역(DA)에는 복수의 소스 배선들(DL1,..DLm)과 상기 소스 배선들(DL1,..DLm)과 교차하는 복수의 게이트 배선들(GL1,..,GLn)이 형성된다. 상기 소스 배선들과 게이트 배선들에 의해 복수의 화소부(P)들이 정의되고, 각각의 화소부(P)에는 스위칭 소자(TFT)와 상기 스위칭 소자(TFT)에 전기적으로 연결된 화소 전극(미도시)이 형성된다. 상기 화소 전극은 액정 캐패시터(CLC)의 제1 전극이다. 또한, 스토리지 캐패시터(CST)의 공통 전극인 스토리지 공통배선(미도시)이 형성된다. A plurality of source wirings DL1,... DLm and a plurality of gate wirings GL1, .., GLn that cross the source wirings DL1, .. DLm are formed in the display area DA. . A plurality of pixel portions P are defined by the source lines and the gate lines, and each pixel portion P includes a switching element TFT and a pixel electrode electrically connected to the switching element TFT. ) Is formed. The pixel electrode is a first electrode of the liquid crystal capacitor CLC. In addition, a storage common wiring (not shown) that is a common electrode of the storage capacitor CST is formed.

상기 제1 및 제2 주변 영역(PA1, PA2)에는 상기 구동부(200)가 형성된다. The driving unit 200 is formed in the first and second peripheral areas PA1 and PA2.

상기 상부기판(120)에는 상기 하부기판(110)의 화소부(P)들에 대응하여 칼라필터패턴들이 형성되고, 상기 화소 전극에 대향하는 공통 전극(미도시)이 형성된다. 즉, 상기 화소 전극과 공통 전극 및 액정층에 의해 화소부(P)에는 액정 캐패시터(CLC)가 형성된다. Color filter patterns are formed on the upper substrate 120 to correspond to the pixel portions P of the lower substrate 110, and a common electrode (not shown) facing the pixel electrode is formed. That is, the liquid crystal capacitor CLC is formed in the pixel portion P by the pixel electrode, the common electrode, and the liquid crystal layer.

상기 구동부(200)는 메인 회로부(210) 및 게이트 회로부(230)를 포함한다. The driving unit 200 includes a main circuit unit 210 and a gate circuit unit 230.

상기 메인 회로부(210)는 제1 주변영역(PA1)에 실장되는 단일 칩으로, 상기 연성인쇄회로기판(300)을 통해 외부기기로부터 데이터신호와 제어신호가 각각 입력된다. 상기 게이트 회로부(230)는 제 2 주변영역(PA2)에 집적되거나 실장되어, 상기 게이트 배선들(GL1,..,GLn)에 게이트 신호들을 출력한다. The main circuit unit 210 is a single chip mounted in the first peripheral area PA1, and a data signal and a control signal are respectively input from an external device through the flexible printed circuit board 300. The gate circuit unit 230 is integrated or mounted in the second peripheral area PA2 and outputs gate signals to the gate lines GL1,..., GLn.

도 1 및 도 2를 참조하면, 상기 메인 회로부(210)는 타이밍 제어부(211), 메모리(213), 전압 발생부(215) 및 소스 구동부(217)를 포함한다. 1 and 2, the main circuit unit 210 includes a timing controller 211, a memory 213, a voltage generator 215, and a source driver 217.

상기 타이밍 제어부(211)는 외부로부터 데이터신호(210a)와 제어신호(210b)를 입력받는다. 상기 제어신호(210b)는 수평동기신호, 수직동기신호, 메인클럭신호, 데이터인에이블신호를 포함한다. The timing controller 211 receives a data signal 210a and a control signal 210b from the outside. The control signal 210b includes a horizontal synchronous signal, a vertical synchronous signal, a main clock signal, and a data enable signal.

상기 타이밍 제어부(211)는 상기 제어신호(210b)에 기초하여 상기 데이터신호(210a)를 상기 메모리(213)에 기록 및 독출한다. 상기 타이밍 제어부(211)는 상기 게이트 회로부(230)에 게이트 제어신호들(211a)을 출력한다. 상기 게이트 제어신호들(211a)은 수직개시신호(STV), 제1 클럭신호(CK), 제2 클럭신호(CKB) 및 게이트 전압(VSS)을 포함한다. 상기 제1 및 제2 클럭신호(CK, CKB)의 라이징 에지와 폴링 에지는 소비전력을 줄이기 위해 단계적으로 승압되거나 강압된다. The timing controller 211 writes and reads the data signal 210a into the memory 213 based on the control signal 210b. The timing controller 211 outputs gate control signals 211a to the gate circuit 230. The gate control signals 211a include a vertical start signal STV, a first clock signal CK, a second clock signal CKB, and a gate voltage VSS. The rising edges and falling edges of the first and second clock signals CK and CKB are stepped up or stepped down to reduce power consumption.

상기 타이밍 제어부(211)는 상기 소스 구동부(217)에 소스 제어신호들(211b)을 출력하고, 상기 메모리(213)로부터 독출된 데이터신호(211d)를 상기 소스 구동부(217)에 출력한다. 상기 소스 제어신호들(211b)은 수평시작신호, 로드신호, 반전신호를 포함한다. 상기 타이밍 제어부(211)는 상기 전압 발생부(215)에 메인클럭신호, 반전신호 등의 제어신호(211c)를 출력한다. The timing controller 211 outputs source control signals 211b to the source driver 217 and outputs a data signal 211d read from the memory 213 to the source driver 217. The source control signals 211b include a horizontal start signal, a load signal, and an inversion signal. The timing controller 211 outputs a control signal 211c such as a main clock signal and an inverted signal to the voltage generator 215.

상기 전압 발생부(215)는 외부로부터 인가된 외부전원을 이용하여 구동전압들을 생성한다. 상기 구동전압들은 상기 타이밍 제어부(211)에 제공되는 게이트 전압들(VSS, VDD)(215a)과, 상기 소스 구동부(217)에 제공하는 기준감마전압들(VREF)(215b)과, 상기 상부기판(120)의 공통 전극에 인가하는 공통전압(VCOM)(215c)을 포함한다. The voltage generator 215 generates driving voltages using an external power source applied from the outside. The driving voltages may include gate voltages VSS and VDD 215a provided to the timing controller 211, reference gamma voltages VREF 215b provided to the source driver 217, and the upper substrate. Common voltage (VCOM) 215c applied to the common electrode of 120 is included.

상기 소스 구동부(217)는 상기 감마기준전압(VREF)(215b)에 기초하여 상기 메모리(213)로부터 독출된 데이터신호(211d)를 아날로그의 데이터 전압들(D1,..Dm)로 변환하여 상기 하부기판(110)에 형성된 소스 배선들(DL1,..DLm)에 출력한다. The source driver 217 converts the data signal 211d read from the memory 213 into analog data voltages D1 and .Dm based on the gamma reference voltage VREF 215b. The output lines are output to the source wirings DL1 and DLm formed on the lower substrate 110.

도 3은 도 2의 타이밍 제어부에 대한 상세한 블록도이다. 도 4는 도 3에 도 시된 타이밍 제어부의 입력신호 및 출력신호의 파형도들이다. 3 is a detailed block diagram of the timing controller of FIG. 2. 4 is a waveform diagram of an input signal and an output signal of the timing controller illustrated in FIG. 3.

도 3 및 도 4를 참조하면, 상기 타이밍 제어부(211)는 제1 클럭생성부(311), 제2 클럭생성부(313) 및 출력단락부(315)를 포함한다. 3 and 4, the timing controller 211 includes a first clock generator 311, a second clock generator 313, and an output short circuit 315.

상기 제1 클럭생성부(311)는 제1 스위칭 소자(SW1), 제1 캐패시터(C1), 제2 스위칭 소자(SW2) 및 제2 캐패시터(C2)를 포함한다. The first clock generator 311 includes a first switching device SW1, a first capacitor C1, a second switching device SW2, and a second capacitor C2.

상기 제1 스위칭 소자(SW1)의 제어 전극에는 제1 제어신호(S1)가 인가되며, 상기 제1 제어신호(S1)에 기초하여 상기 제1 스위칭 소자(SW1)는 턴-온 및 턴-오프된다. 상기 제1 캐패시터(C1)는 접지전압단자와 상기 제1 스위칭 소자(SW1)의 제1 전류 전극과 연결되어 외부로부터 제공된 제1 전압(VDD)을 충전한다. A first control signal S1 is applied to the control electrode of the first switching element SW1, and the first switching element SW1 is turned on and off based on the first control signal S1. do. The first capacitor C1 is connected to the ground voltage terminal and the first current electrode of the first switching element SW1 to charge the first voltage VDD provided from the outside.

구체적으로, 상기 제1 제어신호(S1)에 응답하여 상기 제1 스위칭 소자(SW1)가 턴-온 되면, 상기 제1 캐패시터(C1)에 충전된 상기 제1 전압(VDD)은 상기 제1 스위칭 소자(SW1)의 제3 전류 전극을 통해 출력된다.Specifically, when the first switching device SW1 is turned on in response to the first control signal S1, the first voltage VDD charged in the first capacitor C1 is switched to the first switching signal. It is output through the 3rd current electrode of element SW1.

한편, 상기 제2 스위칭 소자(SW2)의 제어 전극에는 제2 제어신호(S2)가 인가되며, 상기 제2 제어신호(S2)에 기초하여 상기 제2 스위칭 소자(SW2)는 턴-온 및 턴-오프 된다. 상기 제2 캐패시터(C2)는 접지전압단자와 상기 제2 스위칭 소자(SW2)의 제1 전류 전극과 연결되어 외부로부터 제공된 제2 전압(VSS)을 충전한다. Meanwhile, a second control signal S2 is applied to the control electrode of the second switching element SW2, and the second switching element SW2 is turned on and turned on based on the second control signal S2. -Is off. The second capacitor C2 is connected to the ground voltage terminal and the first current electrode of the second switching element SW2 to charge the second voltage VSS provided from the outside.

구체적으로, 상기 제2 제어신호(S2)에 응답하여 상기 제2 스위칭 소자(SW2)가 턴-온 되면, 상기 제2 캐패시터(C2)에 충전된 상기 제2 전압(VSS)은 상기 제2 스위칭 소자(SW2)의 제3 전류 전극을 통해 출력된다.Specifically, when the second switching device SW2 is turned on in response to the second control signal S2, the second voltage VSS charged in the second capacitor C2 is switched to the second switching signal S2. It is output through the 3rd current electrode of element SW2.

따라서, 상기 제1 클럭생성부(311)의 출력단자, 즉 제1 노드(N1)에서는 제1 전압(VDD)을 하이전압으로 하고 제2 전압(VSS)를 로우전압으로 하는 펄스인 제1 출력신호(N1_OUT)가 출력된다. Therefore, the first output terminal of the first clock generator 311, that is, a first output that is a pulse of setting the first voltage VDD to the high voltage and the second voltage VSS to the low voltage at the first node N1. The signal N1_OUT is output.

상기 제2 클럭생성부(313)는 제3 스위칭 소자(SW3), 제3 캐패시터(C3), 제4 스위칭 소자(SW4) 및 제4 캐패시터(C4)를 포함한다. The second clock generator 313 includes a third switching device SW3, a third capacitor C3, a fourth switching device SW4, and a fourth capacitor C4.

상기 제3 스위칭 소자(SW3)의 제어 전극에는 제3 제어신호(S3)가 인가되며, 상기 제3 제어신호(S3)에 기초하여 상기 제3 스위칭 소자(SW3)는 턴-온 및 턴-오프된다. 상기 제3 캐패시터(C3)는 접지전압단자와 상기 제3 스위칭 소자(SW3)의 제1 전류 전극과 연결되어 외부로부터 제공된 제1 전압(VDD)을 충전한다. A third control signal S3 is applied to the control electrode of the third switching element SW3, and the third switching element SW3 is turned on and off based on the third control signal S3. do. The third capacitor C3 is connected to the ground voltage terminal and the first current electrode of the third switching device SW3 to charge the first voltage VDD provided from the outside.

구체적으로, 상기 제1 제어신호(S3)에 응답하여 상기 제3 스위칭 소자(SW3)가 턴-온 되면, 상기 제3 캐패시터(C3)에 충전된 상기 제1 전압(VDD)은 상기 제3 스위칭 소자(SW3)의 제3 전류 전극을 통해 출력된다.Specifically, when the third switching device SW3 is turned on in response to the first control signal S3, the first voltage VDD charged in the third capacitor C3 is the third switching. It is output through the 3rd current electrode of element SW3.

한편, 상기 제4 스위칭 소자(SW4)의 제어 전극에는 제4 제어신호(S4)가 인가되며, 상기 제4 제어신호(S4)에 기초하여 상기 제4 스위칭 소자(SW4)는 턴-온 및 턴-오프 된다. 상기 제4 캐패시터(C4)는 접지전압단자와 상기 제4 스위칭 소자(SW4)의 제1 전류 전극과 연결되어 외부로부터 제공된 제2 전압(VSS)을 충전한다. Meanwhile, a fourth control signal S4 is applied to the control electrode of the fourth switching element SW4, and the fourth switching element SW4 is turned on and turned on based on the fourth control signal S4. -Is off. The fourth capacitor C4 is connected to the ground voltage terminal and the first current electrode of the fourth switching element SW4 to charge the second voltage VSS provided from the outside.

구체적으로, 상기 제4 제어신호(S4)에 응답하여 상기 제4 스위칭 소자(SW4)가 턴-온 되면, 상기 제4 캐패시터(C4)에 충전된 상기 제2 전압(VSS)은 상기 제4 스위칭 소자(SW4)의 제3 전류 전극을 통해 출력된다.Specifically, when the fourth switching device SW4 is turned on in response to the fourth control signal S4, the second voltage VSS charged in the fourth capacitor C4 is switched to the fourth switching signal S4. It is output through the third current electrode of the element SW4.

따라서, 상기 제2 클럭생성부(313)의 출력단자, 즉 제2 노드(N2)에서는 제1 전압(VDD)을 하이전압으로 하고 제2 전압(VSS)를 로우전압으로 하는 펄스인 제2 출 력신호(N2_OUT)가 출력된다. Accordingly, the second output terminal of the second clock generator 313, that is, the second node N2, is a pulse of setting the first voltage VDD to the high voltage and the second voltage VSS to the low voltage. The output signal N2_OUT is output.

상기 출력단락부(315)는 상기 제1 노드(N1)와 상기 제2 노드(N2)에 전기적으로 연결된 제5 스위칭 소자(SW5)를 포함한다. 상기 제5 스위칭 소자(SW5)의 제어 전극에는 제5 제어신호(S5)가 인가되며, 제1 및 제2 전류 전극들은 상기 제1 노드(N1)와 제2 노드(N2)에 각각 연결된다. The output short circuit 315 may include a fifth switching device SW5 electrically connected to the first node N1 and the second node N2. The fifth control signal S5 is applied to the control electrode of the fifth switching element SW5, and the first and second current electrodes are connected to the first node N1 and the second node N2, respectively.

여기서, 제1 내지 제5 제어신호(S1, S2, S3, S4, S5)는 도시되지는 않았으나, 상기 타이밍 제어부(211)를 제어하는 제어부(예컨대, CPU)에서 제공된다. Although the first to fifth control signals S1, S2, S3, S4, and S5 are not illustrated, the first to fifth control signals S1, S2, S3, S4, and S5 are provided by a controller (eg, a CPU) that controls the timing controller 211.

상기 제5 스위칭 소자(SW5)는 상기 제5 제어신호(S5)에 응답하여 상기 제1 노드(N1)와 제2 노드(N2)를 단락시킨다. 이때 상기 제1 및 제2 클럭생성부(311, 313)의 출력단자들에는 제1 및 제2 전압(VDD, VSS)의 중간 레벨의 제3 전압(Vm)이 각각 출력된다. The fifth switching device SW5 shorts the first node N1 and the second node N2 in response to the fifth control signal S5. In this case, third voltages Vm of intermediate levels of the first and second voltages VDD and VSS are output to the output terminals of the first and second clock generators 311 and 313, respectively.

구체적으로, 상기 제5 제어신호(S5)는 상기 제1 출력신호(N1_OUT)의 폴링 에지 지점(또는 라이징 에지 지점)에서 라이징 되고 상기 제2 출력신호(N2_OUT)의 라이징 에지 지점(또는 폴링 에지 지점)에서 폴링되는 펄스를 갖는다. Specifically, the fifth control signal S5 is risen at the falling edge point (or rising edge point) of the first output signal N1_OUT and the rising edge point (or falling edge point) of the second output signal N2_OUT. Have a pulse that is polled at).

예컨대, 상기 제1 출력신호(N1_OUT)가 제1 전압(VDD)이고 상기 제2 출력신호(N2_OUT)가 제2 전압(VSS)일 때 상기 제5 스위칭 소자(SW5)가 턴-온 되고, 상기 제1 출력신호(N1_OUT)가 제2 전압(VSS)이고 상기 제2 출력신호(N2_OUT)가 제1 전압(VSS)일 때 상기 제5 스위칭 소자(SW5)는 턴-오프 된다. For example, when the first output signal N1_OUT is the first voltage VDD and the second output signal N2_OUT is the second voltage VSS, the fifth switching device SW5 is turned on. When the first output signal N1_OUT is the second voltage VSS and the second output signal N2_OUT is the first voltage VSS, the fifth switching device SW5 is turned off.

따라서, 상기 제1 클럭생성부(311)의 출력단자(CKT)에서는 상기 제3 전압(Vm)이 출력되며, 또한, 상기 제3 클럭생성부(CKBT)에서도 역시 상기 제3 전압(Vm) 이 출력된다. Accordingly, the third voltage Vm is output from the output terminal CKT of the first clock generator 311, and the third voltage Vm is also applied to the third clock generator CKBT. Is output.

결과적으로 도 4에 도시된 바와 같이, 상기 제1 및 제2 클럭생성부(311, 313)에서 출력되는 제1 및 제2 클럭신호(CK, CKB) 각각은 제1 내지 제3 전압(VDD, VSS, Vm)으로 이루어진 라이징 에지 구간 및 폴링 에지 구간을 갖는다. As a result, as shown in FIG. 4, each of the first and second clock signals CK and CKB output from the first and second clock generators 311 and 313 may include first to third voltages VDD, VSS, Vm) and a rising edge section and a falling edge section.

본 발명의 일 예로, 상기 제1 전압(VDD)은 15V ~ 25V이고, 상기 제2 전압(VSS)은 -5V ~ -15V이며, 상기 제3 전압(Vm)은 상기 제1 및 제2 전압(VDD, VSS)의 중간 레벨인, 대략 4V ~ 6V 이다. As an example, the first voltage VDD is 15V to 25V, the second voltage VSS is -5V to -15V, and the third voltage Vm is the first and second voltages. VDD, VSS), which is approximately 4V to 6V.

이때, 상기 제1 및 제2 클럭생성부(311, 313)의 전체 소비전력(Ps)은 다음 수학식 1과 같이 정의된다.In this case, the total power consumption Ps of the first and second clock generators 311 and 313 is defined as in Equation 1 below.

여기서, 'ΔV'는 상기 제1 및 제2 전압(VDD, VSS)과 상기 제3 전압(Vm)과의 사이의 전압차로 정의된다. Here, 'ΔV' is defined as a voltage difference between the first and second voltages VDD and VSS and the third voltage Vm.

수학식 2에 나타난 바와 같이, 상기 전체 소비전력(Ps)은 수학식 1에 정의된 종래의 전체 소비전력(Pc)보다 25% 감소된다.As shown in Equation 2, the total power consumption Ps is reduced by 25% compared to the conventional total power consumption Pc defined in Equation 1.

이와 같이, 상기 제1 및 제2 클럭생성부(311, 313)로부터 출력되는 상기 제1 및 제2 클럭신호(CK, CKB)의 전압레벨을 단계적으로 변화시킴으로써 소비 전력을 저감할 수 있다. As described above, power consumption may be reduced by gradually changing voltage levels of the first and second clock signals CK and CKB output from the first and second clock generators 311 and 313.

도 1 및 도 5를 참조하면, 상기 게이트 회로부(230)는 서로 종속적으로 연결된 n+1개의 스테이지(SRC1 ~ SRCn+1)로 이루어진 하나의 제1 쉬프트 레지스터를 포함한다. 상기 스테이지들(SRC1 ~ SRCn+1)은 n 개의 구동 스테이지(SRC1 ~ SRCn)와 1 개의 더미 스테이지(SRCn+1)로 이루어진다.1 and 5, the gate circuit 230 includes one first shift register including n + 1 stages SRC1 to SRCn + 1 that are connected to each other dependently. The stages SRC1 to SRCn + 1 are composed of n driving stages SRC1 to SRCn and one dummy stage SRCn + 1.

각 스테이지(SRC1)는 입력단자(IN), 클럭단자(CK), 전압단자(VSS), 제어단자(CT), 제1 출력단자(GOUT) 및 제2 출력단자(SOUT)를 포함한다.Each stage SRC1 includes an input terminal IN, a clock terminal CK, a voltage terminal VSS, a control terminal CT, a first output terminal GOUT, and a second output terminal SOUT.

상기 클럭단자(CK)에는 제1 및 제2 클럭신호(CK, CKB)가 인가된다. 상기 클럭단자(CK)에 인가되는 제1 및 제2 클럭신호(CK, CKB)는 도 3 및 도 4에서 설명된 바와 같이, 폴링 에지 및 라이징 에지가 제1 내지 제3 전압(VDD, VSS, Vm)으로 이루어진다. First and second clock signals CK and CKB are applied to the clock terminal CK. As shown in FIGS. 3 and 4, the first and second clock signals CK and CKB applied to the clock terminal CK have the falling edge and the rising edge having the first to third voltages VDD, VSS, Vm).

즉, 상기 제1 클럭신호(CK)는 홀수번째 스테이지(SRC1, SRC3,..)에 인가되고, 상기 제2 클럭신호(CKB)는 짝수번째 스테이지(SRC2, SRC4,..)에 인가된다.That is, the first clock signal CK is applied to the odd stages SRC1, SRC3,... And the second clock signal CKB is applied to the even stages SRC2, SRC4.

상기 홀수번째 스테이지(SRC1)는 제1 출력단자(GOUT)는 상기 제1 클럭신호(CK)에 동기된 게이트 신호(G1, G3,.., Gn-1)를 출력하고, 상기 짝수번째 스테이지(SRC2)의 제1 출력단자(GOUT)는 상기 제2 클럭신호(CKB)에 동기된 게이트 신호(G2, G4,.., Gn)를 출력한다. The odd-numbered stage SRC1 outputs gate signals G1, G3,..., Gn-1 synchronized with the first clock signal CK to the first output terminal GOUT, and the even-numbered stage SRC1. The first output terminal GOUT of SRC2 outputs the gate signals G2, G4,..., Gn synchronized with the second clock signal CKB.

결과적으로 상기 스테이지들(SRC1 ~ SRCn)로부터 출력된 게이트 신호들(G1, G2,.., Gn)은 상기 제1 및 제2 클럭신호(CK, CKB)에 응답하여 폴링 에지 및 라이징 에지가 제1 내지 제3 전압(VDD, VSS, Vm)으로 이루어진다. As a result, the gate signals G1, G2,..., And Gn output from the stages SRC1 to SRCn have a falling edge and a rising edge in response to the first and second clock signals CK and CKB. It consists of one to third voltages VDD, VSS, and Vm.

상기 홀수번째 스테이지(SRC1, SRC3,..)의 제1 출력단자(GOUT)들은 상기 표시영역(DA)에 구비된 홀수번째 게이트 배선(GL1, GL3, ... GL2k-1)에 일대일 대응하도록 연결된다. 따라서, 상기 홀수번째 스테이지(SRC1, SCR3,..)의 제1 출력단자(GOUT)들로부터 출력된 게이트 신호는 홀수번째 게이트 배선(GL1, GL3, ... GL2n-1)에 순차적으로 인가된다. 여기서, 상기 더미 스테이지(SRCn+1)의 제1 출력단자(GOUT)는 대응하는 게이트 배선이 존재하지 않기 때문에 플로팅 상태로 유지된다.The first output terminals GOUT of the odd stages SRC1, SRC3,... Correspond to one-to-one corresponding to the odd-numbered gate lines GL1, GL3,... GL2k-1 provided in the display area DA. Connected. Therefore, the gate signals output from the first output terminals GOUT of the odd stages SRC1, SCR3,... Are sequentially applied to the odd gate lines GL1, GL3,... GL2n-1. . Here, the first output terminal GOUT of the dummy stage SRCn + 1 is maintained in the floating state because no corresponding gate wiring exists.

상기 짝수번째 스테이지(SRC2, SRC4,..)의 제1 출력단자(GOUT)들은 상기 표시영역(DA)에 구비된 짝수번째 게이트 배선(GL2, GL4, ... GL2k)에 일대일 대응하도록 연결된다. 따라서, 상기 짝수번째 스테이지(SRC2, SCR4,..)의 제1 출력단자(GOUT)들로부터 출력된 게이트 신호는 짝수번째 게이트 배선(GL2, GL4, ... GL2k)에 순차적으로 인가된다. The first output terminals GOUT of the even-numbered stages SRC2, SRC4,... Are connected one-to-one to the even-numbered gate lines GL2, GL4,... GL2k provided in the display area DA. . Accordingly, the gate signals output from the first output terminals GOUT of the even-numbered stages SRC2, SCR4,... Are sequentially applied to the even-numbered gate lines GL2, GL4,... GL2k.

한편, 홀수번째 스테이지(SRC1)의 제2 출력단자(SOUT)는 상기 제1 클럭신호(CK)를 스테이지 구동신호로 출력하고, 짝수번째 스테이지(SRC2)의 제2 출력단자(SOUT)는 상기 제2 클럭신호(CKB)를 스테이지 구동신호로 출력한다. The second output terminal SOUT of the odd-numbered stage SRC1 outputs the first clock signal CK as a stage driving signal, and the second output terminal SOUT of the even-numbered stage SRC2 is the first output signal. The two clock signals CKB are output as stage driving signals.

각각의 홀수번째 스테이지(SRC1)의 입력단자(IN)에는 이전 스테이지의 상기 제2 출력단자(SOUT)로부터 출력된 스테이지 구동신호가 인가되고, 상기 제어단자(CT)에는 다음 스테이지의 상기 제2 출력단자(SOUT)로부터 출력된 스테이지 구동신호가 인가된다. The stage driving signal output from the second output terminal SOUT of the previous stage is applied to the input terminal IN of each odd-numbered stage SRC1, and the second output of the next stage is applied to the control terminal CT. The stage driving signal output from the terminal SOUT is applied.

여기서, 상기 첫 번째 스테이지(SRC1)의 이전 스테이지가 존재하지 않기 때 문에, 상기 첫 번째 스테이지(SRC1)의 입력단자(IN)에는 수직개시신호(STV)가 인가된다. 또한, 상기 더미 스테이지(SRCn+1)의 다음 스테이지가 존재하지 않기 때문에, 상기 더미 스테이지(SRCn+1)의 제어단자(CT)에는 상기 수직개시신호(STV)가 인가된다. Here, since there is no previous stage of the first stage SRC1, the vertical start signal STV is applied to the input terminal IN of the first stage SRC1. In addition, since the next stage of the dummy stage SRCn + 1 does not exist, the vertical start signal STV is applied to the control terminal CT of the dummy stage SRCn + 1.

한편, 각각 스테이지(SRC1 ~ SRCn+1)는 게이트 오프전압(VSS)이 제공되는 전압단자(VSS)를 더 포함한다. On the other hand, each of the stages SRC1 to SRCn + 1 further includes a voltage terminal VSS provided with a gate off voltage VSS.

도 1 및 도 6을 참조하면, 게이트 회로부(230)에는 타이밍 제어부(211)로부터 게이트 제어신호들이 인가된다. 상기 게이트 제어신호들은 수직개시신호(STV), 제1 클럭신호(CK), 제2 클럭신호(CKB) 및 게이트 전압(VSS)을 포함한다. 1 and 6, gate control signals are applied from the timing controller 211 to the gate circuit unit 230. The gate control signals include a vertical start signal STV, a first clock signal CK, a second clock signal CKB, and a gate voltage VSS.

상기 제1 클럭신호(CK)의 라이징 에지 및 폴링 에지는 제1 내지 제3 전압(VDD, VSS, Vm)으로 단계적으로 승압 및 강압된다. 상기 제2 클럭신호(CKB)는 상기 제1 클럭신호(CK)의 반전신호로서, 역시 라이징 에지 및 폴링 에지는 제1 내지 제3 전압(VDD, VSS, Vm)으로 단계적으로 승압 및 강압된다.The rising edge and the falling edge of the first clock signal CK are stepped up and down step by step with the first to third voltages VDD, VSS, and Vm. The second clock signal CKB is an inverted signal of the first clock signal CK, and the rising edge and the falling edge are stepped up and down step by step with the first to third voltages VDD, VSS, and Vm.

상기 게이트 회로부(230)는 상기 수직개시신호(STV)에 인가됨에 따라서, 상기 게이트 회로부(230)는 상기 제1 클럭신호(CK)에 대응하여 생성된 홀수번째 게이트 신호들(G1,G3,..Gn-1)과 상기 제2 클럭신호(CKB)에 대응하여 생성된 짝수번째 게이트 신호들(G2, G4,..Gn-1)을 교대로 순차적으로 출력시킨다. As the gate circuit unit 230 is applied to the vertical start signal STV, the gate circuit unit 230 generates odd-numbered gate signals G1 and G3 generated in response to the first clock signal CK. .Gn-1) and the even-numbered gate signals G2, G4, ..Gn-1 generated corresponding to the second clock signal CKB are sequentially outputted alternately.

도시된 바와 같이, 각각의 게이트 신호(G1)는 폴링 에지가 제1 내지 제3 전 압을 갖는 단계적인 강하되는 특성을 갖는다. 즉, 1H 구간을 기준으로 후기 일정 구간에서 제3 전압(Vm)을 갖는다. 서로 인접한 게이트 신호들(G1, G2)을 살펴 볼 때, 이전 게이트 신호(G1)의 폴링 에지 구간(FI)과 현재 게이트 신호(G2)의 라이징 에지 구간(RI)은 서로 중첩된다. As shown, each gate signal G1 has a stepped dropping characteristic in which the falling edge has first to third voltages. That is, it has a third voltage Vm in the later predetermined section based on the 1H section. When the gate signals G1 and G2 are adjacent to each other, the falling edge period FI of the previous gate signal G1 and the rising edge period RI of the current gate signal G2 overlap each other.

상기와 같이 제1 및 제2 클럭신호(CK, CKB)에 대응하여 생성된 게이트 신호들이 게이트 배선들(GL1.,,GLn)에 순차적으로 출력된다. As described above, the gate signals generated corresponding to the first and second clock signals CK and CKB are sequentially output to the gate lines GL1. And GLn.

한편, 상기 소스 구동부(217)는 상기 게이트 신호에 의해 활성화되는 수평 라인에 해당하는 데이터 전압들을 소스 배선들(DL1,.., DLm)에 출력한다. The source driver 217 outputs data voltages corresponding to the horizontal line activated by the gate signal to the source lines DL1, DLm.

이상에서 설명한 바와 같이, 본 발명에 따르면 게이트 회로부를 구동하는 제어신호인 클럭신호의 라이징 에지 및 폴링 에지를 단계적으로 승압 및 강압시킴으로써 소비 전력을 줄일 수 있다. As described above, according to the present invention, power consumption can be reduced by stepping up and down the rising and falling edges of the clock signal, which is a control signal for driving the gate circuit unit.

바람직하게 제1 클럭신호 상기 제1 클럭신호에 반전신호인 제2 클럭신호를 일정구간에서 단락시켜 상기 일정구간에서 상기 제1 및 제2 클럭신호가 챠지 셔링(Charge Sharing)된 중간전압을 갖도록 한다. Preferably, the second clock signal, which is an inversion signal, is shorted to the first clock signal in a predetermined period so that the first and second clock signals have a charged voltage in the predetermined period. .

이에 의해 제1 및 제2 클럭신호의 라이징 에지 구간 및 폴링 에지 구간에서 단계적으로 승압 및 강압됨으로써 소비 전력을 줄일 수 있다. As a result, the power consumption can be reduced by stepping up and down stepwise in the rising edge period and the falling edge period of the first and second clock signals.

이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the embodiments, those skilled in the art can be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below. I can understand.

Claims

소스 배선들과 게이트 배선들에 의해 복수의 화소부들이 형성된 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역으로 이루어진 표시 패널;A display panel including a display area in which a plurality of pixel portions are formed by source lines and gate lines and a peripheral area surrounding the display area;

상기 소스 배선들에 데이터 신호를 출력하는 소스 구동부;A source driver which outputs a data signal to the source wires;

상기 게이트 배선들에 게이트 신호를 출력하는 게이트 구동부; 및 A gate driver configured to output gate signals to the gate lines; And

제1 클럭신호와 상기 제1 클럭신호에 반전된 제2 클럭신호를 상기 게이트 구동부에 출력하고, 일정구간에서 상기 제1 및 제2 클럭신호를 단락시켜 상기 게이트 구동부에 출력하는 타이밍 제어부를 포함하는 것을 특징으로 하는 표시 장치.And a timing controller configured to output a first clock signal and a second clock signal inverted to the first clock signal to the gate driver, and short-circuit the first and second clock signals at a predetermined interval to output the gate driver to the gate driver. Display device characterized in that.

제1항에 있어서, 상기 일정구간은 1H(수평 구간)의 후기 일정구간인 것을 특징으로 하는 표시 장치.The display device of claim 1, wherein the predetermined section is a later section of 1H (horizontal section).

제1항에 있어서, 상기 게이트 구동부는 상기 주변 영역에 집적되는 것을 특징으로 하는 표시 장치.The display device of claim 1, wherein the gate driver is integrated in the peripheral area.

제1항에 있어서, 상기 타이밍 제어부는The method of claim 1, wherein the timing controller

상기 제1 클럭신호를 출력하는 제1 클럭생성부;A first clock generator which outputs the first clock signal;

상기 제2 클럭신호를 출력하는 제2 클럭생성부; 및A second clock generator which outputs the second clock signal; And

상기 제1 및 제2 클럭생성부의 각각의 출력단자에 연결되어, 상기 일정구간 에 상기 제1 및 제2 클럭생성부에서 출력되는 상기 제1 클럭신호와 제2 클럭신호를 단락시키는 출력단락부를 포함하는 것을 특징으로 하는 표시 장치.An output short circuit connected to the respective output terminals of the first and second clock generators to short-circuit the first clock signal and the second clock signal output from the first and second clock generators during the predetermined period; Display device characterized in that.

제4항에 있어서, 상기 제1 클럭신호는 상기 일정구간 동안 상기 제1 클럭신호의 하이 전압과 상기 제2 클럭신호의 로우 전압의 중간 레벨의 전압을 갖는 것을 특징으로 하는 표시 장치.The display device of claim 4, wherein the first clock signal has a voltage at an intermediate level between a high voltage of the first clock signal and a low voltage of the second clock signal during the predetermined period.

제4항에 있어서, 상기 제2 클럭신호는 상기 일정구간 동안 상기 제1 클럭신호의 하이 전압과 상기 제2 클럭신호의 로우 전압의 중간 레벨의 전압을 갖는 것을 특징으로 하는 표시 장치.The display device of claim 4, wherein the second clock signal has a voltage at an intermediate level between a high voltage of the first clock signal and a low voltage of the second clock signal during the predetermined period.

소스 배선들과 게이트 배선들에 의해 복수의 화소부들이 형성된 표시 영역과 상기 표시 영역을 둘러싸는 주변영역으로 이루어진 표시 패널을 포함하는 표시 장치의 구동 장치에서,In a driving device of a display device including a display panel including a display area in which a plurality of pixel portions are formed by source lines and gate lines and a peripheral area surrounding the display area,

상기 게이트 배선들에 게이트 신호를 출력하는 게이트 구동부; 및A gate driver configured to output gate signals to the gate lines; And

제1 클럭신호와 상기 제1 클럭신호에 반전된 제2 클럭신호를 상기 게이트 구동부에 출력하고, 일정구간에서 상기 제1 및 제2 클럭신호를 단락시켜 상기 게이트 구동부에 출력하는 타이밍 제어부를 포함하는 것을 특징으로 하는 표시 장치의 구동 장치.And a timing controller configured to output a first clock signal and a second clock signal inverted to the first clock signal to the gate driver, and short-circuit the first and second clock signals at a predetermined interval to output the gate driver to the gate driver. A drive device for a display device, characterized in that.

제7항에 있어서, 상기 타이밍 제어부는The method of claim 7, wherein the timing controller

상기 제1 및 제2 클럭생성부의 각각의 출력단자에 연결되어, 상기 일정구간에 상기 제1 및 제2 클럭생성부에서 출력되는 상기 제1 클럭신호와 제2 클럭신호를 단락시키는 출력단락부를 포함하는 것을 특징으로 하는 표시 장치의 구동 장치.An output short circuit connected to the respective output terminals of the first and second clock generators to short-circuit the first clock signal and the second clock signal output from the first and second clock generators during the predetermined period; A drive device for a display device, characterized in that.