KR20070014019A - 반도체기억장치 - Google Patents

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KR20070014019A
KR20070014019A KR1020060065867A KR20060065867A KR20070014019A KR 20070014019 A KR20070014019 A KR 20070014019A KR 1020060065867 A KR1020060065867 A KR 1020060065867A KR 20060065867 A KR20060065867 A KR 20060065867A KR 20070014019 A KR20070014019 A KR 20070014019A
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KR1020060065867A
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나오키 구로다
Original Assignee
마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은, 대기 시 및 동작 시의 소비전력을 삭감하면서, 메모리용량의 대규모화가 가능한 반도체기억장치를 제공하는 것이다.
메모리셀 배열(110)에는, 서로 인접하는 2행의 메모리셀에 대해 1개의 비율로, 소스선(SN0∼SN(n-2)/2)이 배치된다. 또한 각 소스선에, 접지전위보다 높고 전원전위보다 낮은 소스바이어스 전위를 공급하는 복수의 소스바이어스 제어회로(121)를 각 소스선에 대응시켜 배치한다. 그리고 액티브기간에, 각 소스선 중 로우 프리디코더(150)에서 선택된 소스선 중 판독대상 메모리셀과는 비접속인 소스선을, 소스바이어스 제어회로(171)에 의해 상기 소스바이어스 전위가 공급된 상태로 제어한다.
반도체기억장치, 메모리셀, 소스바이어스 제어회로, 프리차지 발생회로, 비트선, 소스선

Description

반도체기억장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은, 본 발명의 제 1 실시예에 관한 반도체기억장치의 구성을 나타내는 블록도.
도 2는, 본 발명 제 1 실시예의 제 1 변형예 구성을 나타내는 블록도.
도 3은, 본 발명 제 1 실시예의 제 2 변형예 구성을 나타내는 블록도.
도 4는, 본 발명의 제 2 실시예에 관한 반도체기억장치의 구성을 나타내는 블록도.
도 5는, 본 발명의 제 3 실시예에 관한 반도체기억장치에서 이용되는 소스바이어스 제어회로의 구성을 나타내는 블록도.
도 6은, 본 발명의 제 4 실시예에 관한 반도체기억장치의 구성을 나타내는 블록도.
도 7은, 본 발명의 제 4 실시예에 관한 타이밍도.
도 8은, 본 발명 제 4 실시예의 변형예 구성을 나타내는 블록도.
도 9는, 본 발명의 제 5 실시예에 관한 반도체기억장치의 구성을 나타내는 블록도.
도 10은, 종래의 반도체기억장치 구성을 나타내는 블록도.
도 11은, 종래의 반도체기억장치에 관한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 200, 400, 500, 900 : 반도체기억장치
110, 910 : 메모리셀 배열 111, 911 : 메모리셀
120 : 명령복호기
121, 171, 371 : 소스바이어스 제어회로
130 : 액티브기간 발생회로 140 : 어드레스버퍼
150, 151 : 로우 프리디코더 160 : 워드구동기
170 : 소스바이어스 제어회로 배열
172 : 온도검지회로 173, 174 : 스위치
180, 930 : 열 복호기 181, 420 : 열 스위치
191, 430 : 프리차지 발생회로
192, 511, 940 : 프리차지 트랜지스터
193, 950 : 판독회로 194, 960 : 출력선택회로
210 : 소스 풀다운 구동기 371a∼371c : N채널 트랜지스터
371d : NOR회로 410 : 더미 메모리셀 배열
440 : 타이밍 발생회로 450 : 열 프리디코더
510 : 비트선 프리차지회로 520 : 프리차지 제어회로
920 : 소스전위 제어회로 921 : NOT회로
WL0∼WLn-1 : 워드선 BL00∼BL1m-1 : 비트선
SN0∼SN(n-2)/2 : 소스선
본 발명은, 마스크ROM(Read Only Memory) 등의 반도체기억장치에 관하며, 특히, 메모리셀 배열의 대규모화와 저소비전력화를 실현하는 회로기술에 관한 것이다.
판독전용 메모리로서 예를 들어 접촉방식 마스크ROM이 알려져 있다. 이 접촉방식 마스크ROM이란, 메모리셀을 구성하는 메모리셀 트랜지스터의 드레인이 비트선에 접속되었는지 여부에 따라, "0" 및 "1"의 데이터를 기억하는 반도체기억장치이다.
상기 접촉방식 마스크ROM에서는, 비트선당 메모리셀 수를 증가시켜, 메모리셀 배열의 대규모화를 실현하기 위해, 메모리셀의 오프리크전류에 의해 정상적으로 발생하는 전류의 저감이 요구된다.
오프리크전류를 저감할 수 있도록 구성된 접촉방식 마스크ROM으로는, 예를 들어 데이터를 판독할 때, 판독대상 메모리셀과는 비접속인 소스선을 비트선의 프리차지 전위와 동등한 전위로 함으로써, 비선택 메모리셀의 소스와 드레인간 전위차를 작게 하여, 오프리크전류를 저감시키도록 한 반도체기억장치(900)가 있다(예를 들어 특허문헌1(일특개 2003-31749호 공보) 참조).
도 10은, 반도체기억장치(900)의 구성을 나타내는 블록도이다. 도 10에 나타내는 바와 같이 반도체기억장치(900)는, 메모리셀 배열(910), 소스전위 제어회 로(920), 열복호기(930), 프리차지 트랜지스터(940), 판독회로(950), 및 출력선택회로(960)를 구비하여 구성된다. 반도체기억장치(900)에서, 이들 구성요소 중 메모리셀 배열(910), 열복호기(930), 프리차지 트랜지스터(940), 및 판독회로(950)는, 각각 복수 조가 배치된다.
메모리셀 배열(910)은, 복수의 메모리셀(911)이 n행×m열의 매트릭스형태로 배치되어 구성된다. 메모리셀 배열(910)에는, 매트릭스 각 행에 대응하여 워드선(WL0∼WLn-1), 및 소스선(SN0∼SNn-1)이 배치된다. 또 메모리셀 배열(910)에는 추가로, 각 열에 대응하여 비트선(BL00∼BL1m-1)이 배치된다.
각 메모리셀(911)은, 구체적으로 트랜지스터로 구성된다. 그리고 각 메모리셀(911)(트랜지스터)의 게이트가, 그 메모리셀(911)이 속한 행에 대응한 워드선에 접속된다. 또 각 메모리셀(911)의 소스노드가 그 메모리셀(911)이 속한 행에 대응한 소스선에 접속된다. 또한 각 메모리셀(911)은, 드레인이 그 메모리셀(911)이 속한 열에 대응한 비트선에 접속되었는지 여부에 따라 "0" 및 "1"의 데이터를 기억하도록 구성된다.
소스전위 제어회로(920)는, 각 워드선에 대응한 NOT회로(921)를 구비한다. NOT회로(921)는, 워드선의 레벨을 반전시킨 신호를 그 워드선에 대응한 소스선에 공급하도록 구성된다. 예를 들어 워드선(WL0)의 레벨이 반전된 신호는, 소스선(SN0)에 공급된다.
열복호기(930)는, 각 비트선에 대응한 복수의 스위치를 구비한다. 각각의 스위치에는, 선택할 비트선을 나타내는 열선택신호(CA0∼CAm-1)가 각각 입력된다. 스 위치는, 입력된 열선택신호에 따라, 선택해야 할 비트선을 프리차지 트랜지스터(940), 및 판독회로(950)에 접속하도록 구성된다.
프리차지 트랜지스터(940)는, 프리차지신호(PCLK0, 또는 PCLK1)에 따라, 열복호기(930)를 통해 접속된 비트선을 프리차지하도록 구성된다.
판독회로(950)는, 열복호기(930)를 통해 접속된 비트선에 출력된 데이터를 판독하여, 출력선택회로(960)에 출력하도록 구성된다.
출력선택회로(960)는, 선택신호(SEL)에 따라, 2개의 판독회로(950)가 판독한 데이터(SOUT1 및 SOUT2) 중 어느 한쪽을 선택하여 출력하도록 구성된다.
상기와 같이 구성된 반도체기억장치(900)에 있어서, 워드선(WL0)에 접속된 메모리셀로부터 데이터가 판독될 경우의 동작을 도 11의 타이밍도를 이용하여 설명한다.
반도체기억장치(900)에서, 시간(A) 이전의 대기상태에서는 각 워드선이 Low레벨(L레벨)이므로, 모든 소스선은 High레벨(H레벨)로 유지된다.
예를 들어 시간(A)에 외부로부터의 판독요구를 수취하여 열선택신호(CA0)가 활성화되면, 열선택신호(CA0)가 입력된 스위치가 온 된다. 이로써 비트선(BL00)이 프리차지 트랜지스터(940)와 판독회로(950)에 접속된다. 다음으로 프리차지신호(PCLK0)가 활성화되어 프리차지 트랜지스터(940)가 온 되면, 비트선(BL00)만이 H레벨로 프리차지된다.
그리고 선택된 워드선(WL0)이 활성화되면, 소스선(SN0)이 L레벨로 풀다운 된다. 이때 소스선(SN0) 이외의 소스선은 H레벨인 채이다. 워드선(WL0)에 의해 활성 화된 메모리셀에서, 드레인과 비트선이 접속된 경우, 소스선(SN0)을 통해 비트선(BL00)은 L레벨로 풀다운 된다. 또 접속되지 않은 경우, 비트선(BL00)은 H레벨로 프리차지된 채의 상태로 유지된다.
다음에, 비트선(BL00)의 데이터(신호)가 판독회로(950)에 의해 판독된다. 판독회로(950)의 출력신호(SOUT0)는, 출력선택회로(960)에서 선택신호(SEL)의 상승타이밍에서 래칭되어, 반도체기억장치(900)의 외부로 출력(DOUT)으로서 출력된다.
그 후, 워드선(WL0)이 L레벨로 돌아오면, 워드선(WL0)에 접속된 메모리셀(911)의 소스노드는 H레벨로 된다.
이와 같이 반도체기억장치(900)에서는, 판독요구를 받았을 때, 선택된 메모리셀과 이어지는 소스선만이 L레벨로 하강하며, 비선택 메모리셀은 역바이어스 효과에 의해 오프리크전류가 삭감된다. 이 오프리크전류의 삭감은 메모리셀 배열의 대규모화 실현에 유용하다.
그러나 상기 구성에서는, 소스선과 워드선이 1대1로 대응하므로, 메모리용량이 증가하면 할수록, 소스선의 배치에 의해 배치면적이 증대한다는 문제가 있다.
또 대기 시에, 모든 메모리셀의 소스노드가 H레벨로 유지되므로, 메모리용량을 크게 하면 할수록, 미세화와 더불어 메모리셀에서의 오프리크전류가 증가하여, 반도체기억장치 전체적으로는 소비전력이 증가하는 경향이 있다.
또한 오프리크전류를 삭감하기 위한 소스노드의 전압은 고작 0.1V∼0.2V 정도면 충분함에도(65nm 프로세스에서, 소스노드를 0.1V 높임으로써 오프리크전류를 2자리 억제할 수 있다), 종래의 구성에서는 VDD레벨, 또는 VDD-Vtn(Vtn : 메모리셀을 구성하는 N채널 트랜지스터 임계값 전위)레벨로 높여진다. 즉 오프리크전류를 삭감하기 위해 필요 이상의 전력이 소비된다는 문제도 있다.
본 발명은, 상기 문제에 착안하여 이루어진 것이며, 대기 시 및 동작 시의 소비전력을 삭감하면서, 메모리용량의 대규모화가 가능한 반도체기억장치를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해 청구항 제 1 항의 발명은, 하나의 트랜지스터로 구성된 메모리셀이 매트릭스형으로 배치된 메모리셀 배열을 갖는 반도체기억장치에 있어서, 상기 매트릭스의 각 행에 대응하여 배치되며, 대응하는 행에서의 각 트랜지스터 게이트단자를 공통으로 접속하는 워드선과, 상기 매트릭스의 각 열에 대응하여 배치되며, 대응하는 열의 적어도 1개 트랜지스터의 드레인단자를 공통으로 접속하는 비트선과, 상기 매트릭스의 서로 인접하는 2행별로 대응시켜 배치되며, 상기 2행의 각 트랜지스터 소스단자를 공통으로 접속하는 소스선과, 상기 메모리셀로부터 데이터를 판독하기 위한 동작이 실행되는 액티브기간에, 제어대상 소스선을 선택하기 위한 행 선택신호에 따라, 접지전위보다 높고 전원전위보다 낮은 소스바이어스 전위가 공급된 상태로, 제어대상 소스선 중 판독대상의 메모리셀과는 비접속인 소스선을 제어하는 소스바이어스 제어회로와, 상기 소스선 중에서 상기 제어대상 소스선을 선택하여 상기 행 선택신호를 생성하는 소스선 선택회로를 구비하는 것을 특징으로 한다.
이로써 역바이어스 효과를 이용하여 오프리크를 방지하도록, 일부 소스선의 전위가 선택적으로 제어된다. 즉, 역바이어스 효과에 의한 소비전력 저감과, 소스선에 전위를 공급함에 따른 소비전력 증가의 균형이 최적의 상태로 되도록, 제어대상의 소스선 수를 조정하여, 반도체기억장치 전체적으로는 소비전력 저감이 가능해진다.
또 제 2 항의 발명은 제 1 항에 있어서, 소스바이어스 제어회로는, 상기 행 선택신호의 프리디코딩 신호에 의해 상기 소스선의 제어를 선택적으로 실행하도록 구성되는 것을 특징으로 한다.
이로써, 프리디코딩 신호에 기초하여 전위 제어하는 소스선이 선택된다.
또 제 3 항의 발명은 제 1 항에 있어서, 반도체기억장치의 온도변화를 검지하는 온도검지회로를 추가로 구비하며, 상기 소스선 선택회로는, 상기 온도검지회로가 검출한 온도변화에 따라, 상기 제어대상의 소스선을 선택하도록 구성되는 것을 특징으로 한다.
이로써 반도체기억장치의 온도에 따라, 전위 제어할 소스선이 선택된다.
또한 제 4 항의 발명은 제 1 항에 있어서, 상기 소스선 선택회로는, 반도체기억장치 외부로부터의 제어에 대응하여, 상기 제어대상 소스선을 선택하도록 구성되는 것을 특징으로 한다.
이로써 외부로부터의 제어에 따라 전위 제어할 소스선이 선택된다.
또 제 5 항의 발명은 제 1 항에 있어서, 상기 소스바이어스 전위가 공급된 소스선을 접지전위로 되돌릴 때, 접지전위로 되돌리는 소스선을 풀다운시키는 소스 풀다운 구동기를 추가로 구비하며, 상기 소스 풀다운 구동기는, 상기 메모리셀 배열 내에, 상기 워드선 방향으로 분산시켜 배치되는 것을 특징으로 한다.
또한 제 6 항의 발명은 제 5 항에 있어서, 상기 소스 풀다운 구동기는, 상기 메모리셀로부터 판독되는 데이터의 최소 출력단위에 대응한 메모리셀 배열단위별로 배치되는 것을 특징으로 한다.
또 제 7 항의 발명은 제 5 항에 있어서, 상기 소스 풀다운 구동기는, 상기 워드선의 전위에 따라, 소스선을 풀다운 시키도록 구성되는 것을 특징으로 한다.
이들에 의해, 소스바이어스 전위에서 접지전위로, 소스선의 전위를 보다 고속으로 되돌리기가 가능해진다. 더욱이 소스 풀다운 구동기는, 소스바이어스 제어회로와는 격리시켜 배치되므로, 용량이 크며 소스선 길이가 긴 반도체기억장치의 경우에도 소스선을 접지전위로 되돌리는 속도의 장소의존성을 작게 할 수 있다.
또한 제 8 항의 발명은, 하나의 트랜지스터로 구성된 메모리셀이 매트릭스형으로 배치된 메모리셀 배열을 갖는 반도체기억장치에 있어서, 상기 매트릭스의 각 행에 대응하여 배치되며, 대응하는 행에서의 각 트랜지스터 게이트단자를 공통으로 접속하는 워드선과, 상기 매트릭스의 각 열에 대응하여 배치되며, 대응하는 열에서의 적어도 1개 트랜지스터의 드레인단자를 공통으로 접속하는 비트선과, 상기 매트릭스의 서로 인접하는 2행별로 대응시켜 배치되며, 상기 2행의 각 트랜지스터 소스단자를 공통으로 접속하는 소스선과, 상기 메모리셀로부터 데이터를 판독하기 위한 동작이 실행되는 액티브기간에, 제어대상 소스선을 선택하기 위한 행 선택신호에 따라, 제어대상 소스선 중 판독대상 메모리셀과는 비접속인 소스선을, 접지전위보 다 높고 전원전위보다 낮은 소스바이어스 전위가 공급된 상태, 접지전위가 공급된 상태, 및 고 임피던스 상태의 3가지 상태 중 어느 한 상태로 전위를 제어하는 소스바이어스 제어회로와, 상기 소스선 중에서 상기 제어대상 소스선을 선택하여 상기 행 선택신호를 생성하는 소스선 선택회로를 구비하는 것을 특징으로 한다.
또 제 9 항의 발명은 제 8 항에 있어서, 상기 소스바이어스 제어회로는, 반도체기억장치의 외부로부터 입력된 선택신호에 따라, 상기 3가지 상태 중 어느 한 상태로 전위를 제어하도록 구성되는 것을 특징으로 한다.
또한 제 10 항의 발명은 제 8 항에 있어서, 상기 메모리셀은, 상기 트랜지스터의 드레인단자가 대응하는 비트선에 접속되었는지 여부에 따라, 기억될 기억데이터의 값이 결정되는 것이며, 상기 소스바이어스 제어회로는, 상기 기억데이터의 값을 결정하는 콘택트층이 형성될 때, 상기 3가지 상태 중 어느 한 상태로 전위를 제어할지가 설정되도록 구성되는 것을 특징으로 한다.
이들에 의해, 제어대상의 소스선이, 소스바이어스 전위가 공급된 상태, 접지전위가 공급된 상태, 및 고 임피던스 상태의 3가지 상태 중 어느 한 상태로 전위 제어된다.
또 제 11 발명은 제 1 항에 있어서, 추가로, 프리차지를 실행하는 기간을 나타내는 프리차지신호에 따라, 상기 비트선을 프리차지하는 비트선용 프리차지회로와, 반도체기억장치 외부로부터의 메모리 액세스 요구에 따른 타이밍에서, 상기 메모리셀로부터 데이터를 판독하기 위한 동작이 실행되는 액티브기간임을 나타내는 액티브신호를 출력함과 더불어, 자기완결 타이밍에서 상기 액티브신호를 리셋하는 명령복호회로와, 상기 프리차지신호를 생성하는 프리차지신호 발생회로를 구비하고, 상기 소스바이어스 제어회로는, 상기 프리차지 신호가 나타내는 프리차지기간 및 상기 액티브신호가 액티브기간에 제어대상 소스선 중 판독대상 메모리셀과는 비접속인 소스선을 상기 소스바이어스 전위가 공급된 상태로 제어하도록 구성되는 것을 특징으로 한다.
또한 제 12 항의 발명은 제 11 항에 있어서, 추가로, 1열의 상기 메모리셀로 이루어지는 더미 메모리셀 배열과, 상기 더미 메모리셀 배열에서의 메모리셀을 구성하는 트랜지스터의 드레인단자를 접속하기 위해 사용하는 더미 비트선과, 상기 더미 비트선을 프리차지하는 더미용 프리차지회로를 구비하며, 상기 프리차지신호 발생회로는, 상기 더미 비트선의 전위가 소정 레벨을 초과했을 때, 상기 프리차지신호를 리셋하도록 구성되는 것을 특징으로 한다.
또 제 13 항의 발명은 제 12 항에 있어서, 상기 더미 메모리셀 배열은, 상기 메모리셀로부터 판독되는 데이터의 최소출력 단위에 대응한 메모리셀 배열단위별로 대응시켜 배치되는 것이며, 상기 더미 비트선은, 상기 메모리셀이 적어도 1개 접속되었는지, 또는 모두 접속되지 않았는지에 따라, 부하용량이 조정되는 것을 특징으로 한다.
또한 제 14 항의 발명은 제 12 항 및 제 13 항 중 어느 한 항에 있어서, 상기 메모리셀 배열에서의 메모리셀은, 상기 트랜지스터의 드레인단자가 대응하는 비트선에 접속되었는지 여부에 따라, 기억될 기억데이터의 값이 결정되는 것이며, 상기 더미 메모리셀 배열의 개수, 및 각 더미 메모리셀 배열에서 상기 더미 비트선과 접속되는 메모리셀의 개수는, 상기 기억데이터의 값을 결정하는 콘택트층이 형성될 때 설정되도록 구성되는 것을 특징으로 한다.
이들에 의해, 프리차지 기간에 소스선이 소스바이어스 전위로 설정되므로, 액티브 기간의 오프리크전류에 의한 동작불량에 대처하기가 가능하다.
또 제 15 항의 발명은 제 12 항 및 제 13 항 중 어느 한 항에 있어서, 상기 더미 메모리셀 배열과 상기 더미용 프리차지회로의 조합이 복수 조 배치되며, 각 더미용 프리차지회로는, 상기 더미 비트선을 프리차지하는 속도가 서로 다르도록 구성되는 것을 특징으로 한다.
또한 제 16 항의 발명은 제 15 항에 있어서, 반도체기억장치 외부로부터의 제어에 따라, 상기 복수 조 중 어느 하나의 상기 더미 메모리셀 배열과 상기 더미용 프리차지회로의 조합을 유효로 하는 절환회로를 추가로 구비하는 것을 특징으로 한다.
또 제 17 항의 발명은 제 15 항에 있어서, 상기 메모리셀 배열의 메모리셀은, 상기 트랜지스터의 드레인단자가 대응하는 비트선에 접속되었는지 여부에 따라, 기억될 기억데이터의 값이 결정되는 것이며, 상기 복수 조의 상기 더미 메모리셀 배열과 상기 더미용 프리차지회로의 조합은, 상기 기억데이터의 값을 결정하는 콘택트층이 형성될 때, 어느 하나의 조합이 유효로 되도록 구성되는 것을 특징으로 한다.
이들에 의해 프리차지 기간이 적절히 설정된다.
또한 제 18 항의 발명은 제 1 항에 있어서, 추가로, 입력된 어드레스신호가 나타내는 어드레스에 따라 상기 비트선을 선택하는 열 스위치와, 프리차지를 실행하는 기간을 나타내는 프리차지신호에 따라, 상기 열 스위치를 통해 상기 비트선을 프리차지하는 제 1 프리차지회로와, 상기 프리차지신호에 따라, 상기 열 스위치를 통하지 않고 상기 비트선을 프리차지하는 제 2 프리차지회로와, 반도체기억장치 외부로부터의 메모리 액세스 요구에 따른 타이밍에서, 상기 메모리셀로부터 데이터를 판독하기 위한 동작이 실행되는 액티브기간임을 나타내는 액티브신호를 출력함과 더불어, 자기완결 타이밍에서 상기 액티브신호를 리셋하는 명령복호회로와, 상기 프리차지신호를 생성하는 프리차지신호 발생회로를 구비하고, 상기 소스바이어스 제어회로는, 상기 프리차지 신호가 나타내는 프리차지기간 및 상기 액티브신호가 액티브기간에, 제어대상 소스선 중 판독대상 메모리셀과는 비접속인 소스선을 상기 소스바이어스 전위가 공급된 상태로 제어하도록 구성되는 것을 특징으로 한다.
이로써 보다 고속으로 비트선을 프리차지할 수 있다.
또 제 19 항의 발명은 제 18 항에 있어서, 상기 열 스위치, 제 1 프리차지회로, 및 제 2 프리차지회로는, 동일 종류의 트랜지스터로 구성되는 것을 특징으로 한다.
이로써 프리차지 전위를 공급하는 트랜지스터의 특성에 차이가 있더라도 안정된 프리차지 동작을 실현할 수 있다.
또한 제 20 항의 발명은 제 19 항에 있어서, 상기 제 1 프리차지회로, 및 제 2 프리차지회로는, 상기 제 1 프리차지회로, 및 제 2 프리차지회로를 구성하는 트랜지스터의 임계값 전위만큼 전원전위보다 낮은 전위를 프리차지하도록 구성되는 것을 특징으로 한다.
이로써, 소비전력을 억제할 수 있음과 더불어 고속의 데이터 판독이 가능해진다.
또한 제 21 항의 발명은 제 20 항에 있어서, 상기 열 스위치, 제 1 프리차지회로, 및 제 2 프리차지회로를 구성하는 트랜지스터의 임계값 전위는, 반도체기억장치의 상기 열 스위치, 제 1 프리차지회로, 및 제 2 프리차지회로 이외의 회로에서 사용되는 트랜지스터의 임계값 전위보다 높은 것을 특징으로 한다.
이로써 프리차지 전압을 보다 낮게 할 수 있다. 즉 소비전력을 억제할 수 있음과 더불어 고속의 데이터 판독이 가능해진다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
(실시예)
이하 본 발명의 실시예에 대해 도면을 참조하면서 설명한다.
제 1 실시예
도 1은, 본 발명의 제 1 실시예에 관한 반도체기억장치(100) 구성을 나타내는 블록도이다. 반도체기억장치(100)는, 도 1에 나타내는 바와 같이 메모리셀 배열(110), 명령복호기(120), 액티브기간 발생회로(130), 어드레스버퍼(140), 로우 프리디코더(150), 워드 구동기(160), 소스바이어스 제어회로 배열(170), 열 복호기(180), 프리차지 발생회로(191), 프리차지 트랜지스터(192), 판독회로(193), 및 출력선택회로(194)를 구비하여 구성된다.
메모리셀 배열(110)은, 복수의 메모리셀(111)이 n행×m열의 매트릭스형으로 배치 구성된다.
메모리셀 배열(110)에는, 상기 매트릭스 각 행에 대응하여 워드선(WL0∼WLn-1)이 배치된다. 또 메모리셀 배열(110)에는, 서로 인접하는 2행의 메모리셀에 대해 1개의 비율로, 소스선(SN0∼SN(n-2)/2)이 배치된다. 예를 들어 소스선(SN0)은 도 1에 나타내는 바와 같이, 워드선 WL0과 WL1에 대응하여 배치된다. 또 메모리셀 배열(110)에는 각 열에 대응하여 비트선(BL00∼BL0m-1)이 배치된다.
각 메모리셀(111)은 구체적으로는 N채널 트랜지스터로 구성된다. 그리고 각 메모리셀(111)(N채널 트랜지스터)의 게이트가, 그 메모리셀(111)이 속한 행에 대응한 워드선에 접속된다.
또 메모리셀(111)의 소스노드는, 그 메모리셀이 속한 행에 대응한 소스선에 접속된다. 예를 들어 워드선(WL0)에 대응하는 메모리셀, 및 워드선(WL1)에 대응하는 메모리셀의 소스노드는, 소스선(SN0)에 공통으로 접속된다. 즉, 소스선은 서로 인접하는 2행의 메모리셀에서의 소스노드를 공통으로 접속하도록 구성된다.
또 각 메모리셀(111)은, 그 메모리셀(111)이 속한 열에 대응한 비트선에, 드레인이 접속됐는지 안됐는지에 따라, "0" 및 "1"데이터를 기억하도록 구성된다.
명령복호기(120)는, 반도체기억장치(100) 외부로부터 입력된 외부신호(NCE)와, 반도체기억장치(100)의 동작 기준이 될 외부클록신호(CLK)에 따라, 액티브기간(메모리셀로부터 데이터를 판독하기 위한 동작이 이루어지는 기간)이 됐음을 나타내는 신호를 액티브기간 발생회로(130)에 출력하도록 구성된다.
액티브기간 발생회로(130)는, 명령복호기(120)의 출력에 기초하여, 액티브기간의 개시를 검출하고, 일정기간 동안 액티브기간임을 나타내는 메모리 활성화신호(ACT)를 발생시키도록 구성된다. 이하의 예에서는 액티브기간에, 메모리 활성화신호(ACT)가 High레벨로 되는 것으로 하여 설명한다.
어드레스버퍼(140)는, 외부로부터 입력된 어드레스신호(ADi)를 로우프리디코더(150) 및 워드구동기(160)에 출력하도록 구성된다.
로우프리디코더(150)는, 어드레스버퍼(140)가 출력한 어드레스신호(ADi)가 나타내는 어드레스의 일부 자리를 복호한 프리디코딩 신호를 워드구동기(160), 및 소스바이어스 제어회로(171)로 출력하도록 구성된다. 워드구동기(160)로 출력된 프리디코딩 신호는, 워드선(WL0∼WLn-1) 중 어느 하나를 활성화시키기 위해 이용된다. 또 소스바이어스 제어회로(171)로 출력된 프리디코딩 신호(SB0∼SBj)는, 후술하는 바와 같이 어느 소스선을 전위 제어할지를 결정하기 위해 이용된다.
워드구동기(160)는, 어드레스버퍼(140)가 출력한 어드레스신호, 및 상기 프리디코딩신호에 따라 워드선을 활성화시키도록 구성된다.
소스바이어스 제어회로 배열(170)에는, 각 소스선에 대응하여 복수의 소스바이어스 제어회로(171)가 배치된다.
소스바이어스 제어회로(171)는, SB0∼SBj 중 어느 한 개의 프리디코딩신호, 및 메모리활성화신호(ACT)가 입력되며, 입력된 프리디코딩신호 및 메모리활성화신호(ACT)에 따라, 대응하는 소스선의 전위를 제어하도록 구성된다. 구체적으로 소스바이어스 제어회로(171)는, 입력된 프리디코딩신호 및 메모리활성화신호(ACT)가 High레벨일 경우에는, 판독대상인 메모리셀(111)과 접속된 소스선을 VSS레벨(접지전위)로 함과 더불어, 판독대상 메모리셀(111)과 비접속인 소스선에 소스바이어스 전위를 공급한다. 이 소스바이어스 전위는, 예를 들어 VSS레벨보다 높고 전원전위보다 낮은 전위이다. 또 메모리활성화신호(ACT)가 Low레벨일 경우에는, 소스선을 접지전위로 제어한다. 도 1에 나타내는 예에서 프리디코딩신호(SB0)는, 소스선(SN0)과 접속된 소스바이어스 제어회로(171), 및 소스선(SN1)과 접속된 소스바이어스 제어회로(171)에 입력된다. 따라서 소스선(SN0, SN1)이 판독대상 메모리셀(111)과 비접속인 경우에는 동일전위로 제어된다.
열복호기(180)는, 각 비트선에 대응한 열 스위치(181)를 구비하며, 열선택신호(CA0∼CAm-1)에 따른 비트선을 프리차지 트랜지스터(192)와 접속하도록 구성된다. 열 스위치(181)는 구체적으로, 예를 들어 N채널 트랜지스터로 구성된다.
프리차지발생회로(191)는, 메모리활성화신호(ACT)에 따라 비트선의 프리차지를 제어하는 프리차지신호(PR)를 출력하도록 구성된다.
프리차지 트랜지스터(192)는, 프리차지신호(PR)가 Low레벨일 경우에, 열복호기(180)에 의해 접속된 비트선을 프리차지하도록 구성된다.
판독회로(193)는, 열복호기(180)에 의해 선택된 비트선에 출력된 데이터를 판독하여, 출력선택회로(194)로 출력하도록 구성된다.
출력선택회로(194)는, 입력된 출력선택신호(SEL)가 상승한 타이밍에서, 판독회로(193)의 출력을 반도체기억장치 외부로 출력하도록 구성된다.
상기의 반도체기억장치(100)에서는, 대기상태(메모리 액세스요구 대기상태) 에서, 메모리활성화신호(ACT)는 Low레벨이다. 따라서 모든 소스선은 접지전위로 제어된다.
액티브 기간(메모리셀로부터 데이터를 판독하기 위한 동작이 이루어지는 기간)에는, 메모리활성화신호(ACT)가 High레벨로 된다. 액세스될 어드레스에 따라 어느 한 프리디코딩신호가 High레벨로 되면, High레벨의 프리디코딩신호가 입력된 소스바이어스 제어회로(171)로부터는, 대응하는 소스선에 대해 소스바이어스 전위가 공급된다. 소스바이어스 전위가 공급된 소스선에서는 역 바이어스효과에 의해 오프리크전류가 삭감된다.
상기와 같이 본 실시예에 의하면, 프리디코딩신호에 기초하여 일부 소스선의 전위가 선택적으로 제어된다. 즉 역 바이어스효과를 이용하여 오프리크를 방지함에 따른 소비전력 저감과, 소스선에 전위를 공급함에 따른 소비전력 증가와의 균형이 최적으로 되도록 전위를 제어하는 소스선의 수를 조정할 수 있다. 이로써 반도체기억장치 전체적으로는 소비전력 저감이 가능해진다.
여기서 메모리의 동작마진과 역 바이어스 효과의 관계로부터, 소스선의 바이어스 제어를 실행하는 단위는, 상기 프리디코딩 단위 이외의 디코딩 단위 수로 하여 실행해도 된다.
제 1 실시예의 제 1 변형예
반도체기억장치의 온도에 따라 소스선의 바이어스제어를 실행하는 단위가 변경되는 예를 설명한다. 온도에 따라 소스선의 바이어스제어를 실행하는 단위를 변경하기 위해서는, 반도체기억장치(100)에 대해 도 2에 나타내는 바와 같이, 로우 프리디코더(151), 온도검지회로(172), 스위치(173)를 추가한다. 여기서 이하의 실시예나 변형예에 있어서 상기 제 1 실시예와 마찬가지 기능을 갖는 구성요소에 대해서는 동일 부호를 부여하고 그 설명을 생략한다.
로우프리디코더(151)는, 어드레스버퍼(140)가 출력한 어드레스신호가 나타내는 어드레스의 일부 자리를 복호한 프리디코딩신호(SA0)를 출력하도록 구성된다. 프리디코딩신호(SA0)는, 스위치(173)가 온일 경우에 소스바이어스 제어회로(171)로 입력된다.
온도검지회로(172)는, 반도체기억장치의 온도에 따라 온도검지신호 T0, 또는 T1 중 어느 한쪽 신호를 활성화시켜 출력하도록 구성된다.
스위치(173)는, 온도검지신호(T0)가 활성화됐을 경우에, 프리디코딩신호(SA0)를 소스바이어스 제어회로(171)로 출력하도록 구성된다.
스위치(174)는, 온도검지신호(T1)가 활성화됐을 경우에, 입력된 SB0∼SBj 중 어느 하나의 프리디코딩신호를, 대응하는 소스바이어스 제어회로(171)로 출력하도록 구성된다.
상기 제 1 실시예의 제 1 변형예에서는, 어느 온도를 검지하여 온도검지신호(T0)가 활성화되면, 프리디코딩신호(SA0)가 입력된 스위치(173)가 온 된다. 이 때 모든 소스선(SN0∼SN3)에 대해 동일 전위로 제어가 실행된다.
또, 온도검지신호(T1)가 활성화되면, 프리디코딩신호(SB0 및 SB1)가 입력된 스위치(174)가 온 된다. 이로써 소스선(SN0, SN1)의 단위, 및 소스선(SN2, SN3)의 단위로, 각각 동일 전위로 제어가 실행된다.
예를 들어, 고온상태에서는 오프리크 전류가 크므로, 가능한 한 많은 소스선에 소스바이어스 전위를 공급하여 오프리크 전류를 삭감하도록 한다. 또 저온상태에서는, 고온상태에 비해 오프리크 전류가 작아지므로, 고온상태인 경우보다 소스바이어스 전위를 공급하는 소스선의 수를 줄이도록 한다. 이로써 동작마진과 소비전류의 관계를 보다 적정화시킬 수 있다.
제 1 실시예의 제 2 변형예
또 외부로부터 입력된 제어신호에 따라, 소스선의 바이어스를 제어하는 단위가 변경되도록 해도 된다. 구체적으로는 도 3에 나타내는 바와 같이, 제 1 실시예의 제 1 변형예에서 온도검지회로(172)를 배치하는 대신, 스위치(173) 및 스위치(174)를 외부로부터 입력된 제어신호로 절환하도록 한다.
이로써 예를 들어 메모리 검사 시에 동작마진 의존성을 평가할 수 있어, 최적의 소스바이어스 제어단위를 명확히 할 수 있다.
제 2 실시예
도 4는, 본 발명의 제 2 실시예에 관한 반도체기억장치(200)의 구성을 나타내는 블록도이다. 반도체기억장치(200)는 도 4에 나타내는 바와 같이 반도체기억장치(100)에 소스 풀다운 구동기(210)가 추가된 구성이다.
소스 풀다운 구동기(210)는 각 소스선에 대응하여 배치되며, 상기 2행의 메모리셀에 대응하는 각 워드선 단위에 따라, 소스선을 풀다운시키도록 구성된다. 예를 들어 소스선(SN0)은, 워드선(WL0)의 전위와 워드선(WL1)의 전위에 따라 풀다운된다. 구체적으로는 2개의 워드선 양쪽이 Low레벨일 경우에, 소스 풀다운 구동 기(210)는 소스선을 풀다운시킨다.
상기 제 2 실시예에서는, 소스바이어스 제어회로(171)만으로 소스선 전위를 제어하는 경우에 비해, 보다 고속으로 소스바이어스전위에서 접지전위로 소스선 전위를 되돌리기가 가능해진다.
또 소스 풀다운 구동기(210)는, 소스바이어스 제어회로(171)와는 다른 위치에 분산시켜 배치되므로, 메모리용량이 크고 소스선 길이가 긴 경우에도, 소스선 전위를 VSS레벨로 되돌리는 속도의 장소의존성을 작게 할 수 있다. 그러므로 "0"데이터 판독의 고속성을 유지할 수 있을 뿐 아니라, 메모리를 리셋하는 동작 자체도 고속으로 할 수 있다.
또한 소스선을 풀다운시키기 위한 VSS전원라인이 분산되므로, 소스바이어스 제어회로(171)만으로 소스선 전위를 제어하는 경우에 비해, 전원라인의 국소적인 변동을 분산시킬 수 있다.
또 소스 풀다운 구동기(210)의 제어가 워드선에서 이루어지므로, 소스 풀다운 구동기(210)의 제어신호용으로 새로운 배선을 워드선 방향으로 배치할 필요가 없다. 즉, 소스 풀다운 구동기(210)의 제어를 위해 기판면적이 증대하는 일이 없다.
여기서 소스 풀다운 구동기(210)의 배치는, 1 외부출력단위(하나의 출력선택회로에 포함되는 최소 비트선 수에 상당하는 메모리셀 배열 단위)별로 하는 것이 바람직하다. 반도체기억장치는, 1 외부출력단위로 설계되는 경우가 많으므로, 1 외부출력단위로 소스 풀다운 구동기(210)를 배치하면, 각종 출력데이터 수의 메모리 를 용이하게 설계할 수 있다. 즉 설계기간 단축에 매우 효과적이다. 여기서 소스 풀다운 구동기(210)는, 1 외부출력단위에 2개 이상 배치하는 구성이라도 1 외부출력단위로 설계할 수 있는 배치로 된다면 배치설계상의 문제는 없다.
또 소스 풀다운 구동기(210)는, 비트선 방향으로 배치되는 메모리셀의 기판콘택트 영역별로 배치하면, 기판바이어스용 VSS전원과 전원선을 공유화할 수 있다. 즉 기판면적을 증대시키지 않고 소스 풀다운 구동기(210)를 배치할 수 있다.
또한 소스 풀다운 구동기(210)를 메모리셀 트랜지스터의 게이트용량에 비해 충분히 작은 게이트용량으로 되도록 배치하면, 워드선의 동작부하에 대해 충분히 무시 가능하다.
제 3 실시예
소스선을 소스바이어스 전위가 공급된 상태, 접지전위가 공급된 상태, 및 고 임피던스상태(Hi-Z상태)의 3가지 상태 중 어느 한 상태로 제어하는 소스바이어스 제어회로의 예를 설명한다. 이 소스바이어스 제어회로는, 상기 제 1 실시예 및 제 2 실시예에 적용하는 것도 가능하다.
도 5는 본 발명의 제 3 실시예에 관한 반도체기억장치에서 이용되는 소스바이어스 제어회로(371)의 구성을 나타내는 블록도이다. 도 5에서 PCECNT신호는, N채널 트랜지스터(371c) 및 NOR회로(371d)에 High레벨의 신호, 또는 메모리활성화신호(ACT)의 반전신호를 공급하기 위한 신호이다. PSNC신호는, N채널 트랜지스터(371a, 371b)로의 VDD전원 공급을 제어하는 신호이다.
상기 소스바이어스 제어회로(371)에서는, PSNC신호가 High레벨로 되면, N채 널 트랜지스터(371b)로의 VDD전원의 공급원이 절단된다. 이로써 소스선은, Hi-Z상태, 또는 접지전위가 공급된 상태로 고정된다. 또한 PCECNT신호가 High레벨로 되면, N채널 트랜지스터(371c) 및 NOR회로(371d)에 High레벨의 신호가 입력된다. 이로써 N채널 트랜지스터(371c)는 온, N채널 트랜지스터(371b)는 오프가 되어, 소스선은 접지전위가 공급된 상태로 된다. 또 PSNC신호가 Low레벨로 되면, 소스선은 소스바이어스 전위(도 5의 예에서는 VDD레벨)가 공급된 상태로 된다.
즉, PCECNT신호와 PSNC신호의 2 입력신호 제어에 의해, 소스선의 전위를, 소스바이어스 전위가 공급된 상태, Hi-Z상태, 및 접지전위가 공급된 상태의 3가지 상태 중 어느 한 상태로 변경할 수 있다. 즉 대용량 메모리에 있어서, 동작마진을 확보하면서 저소비전력을 실현하기 위한 최적의 조건을 선택할 수 있다.
여기서 PSNC신호 및 PCECNT신호를 반도체기억장치의 외부로부터 입력할 수 있도록 구성하면, 메모리검사 시 등에 최적 조건의 선택을 용이하게 할 수 있다.
또 메모리검사 시에, 검사 시의 모드설정수단 등을 사용하여 상기 3가지 상태를 변경하면, PSNC신호 및 PCECNT신호를 외부입력신호로서 개별로 출력할 필요가 없다.
또한 출력데이터의 0과 1을 결정하는 콘택트층에 있어서, 비어에서 3가지의 상태를 절환함으로써, 상기 3가지 상태를 프로그램 확정 시 동시에 변경할 수 있으므로 마스크 원가삭감이나 설계기간의 단축이 가능해진다.
제 4 실시예
도 6은, 본 발명의 제 4 실시예에 관한 반도체기억장치(400)의 구성을 나타 내는 블록도이다. 반도체기억장치(400)는, 메모리셀의 용량에 따라 소스선 전위가 제어되는 기간이 제어되는 반도체기억장치의 예이다. 반도체기억장치(400)는, 반도체기억장치(100)의 프리차지 발생회로(191) 대신 프리차지 발생회로(430)를 구비하며, 또 더미 메모리셀 배열(410), 열 스위치(420), 및 타이밍 발생회로(440)가 추가되어 구성된다. 여기서 도 6에서는 상기 실시예에서 기재가 생략되었던 열 프리디코더(450)가 기재된다.
더미 메모리셀 배열(410)은, 1열의 메모리셀(111)을 구비한 메모리셀 배열이다. 더미 메모리셀 배열(410)에서의 메모리셀(111)은, 데이터를 저장하는 것은 아니다. 또 더미 메모리셀 배열(410)에는 비트선(DBL)이 배치된다.
열 스위치(420)는, 메모리활성화신호(ACT)가 High레벨로 되면 비트선(DBL)을 프리차지하도록 구성된다.
프리차지 발생회로(430)는, 비트선(DBL)이 프리차지된 기간(프리차지 발생기간)만큼, 프리차지신호(PR)를 활성화시키도록 구성된다. 여기서는 프리차지신호(PR)가 Low레벨로 되는 것을 활성화로 칭하고, 프리차지신호(PR)가 High레벨로 되는 것을 비활성화(또는 리셋)로 칭하기로 한다.
프리차지 발생회로(430)는, 상세하게는 메모리활성화신호(ACT)가 High레벨로 되면, 프리차지신호(PR)를 활성화시키고, 또 비트선(DBL)의 전위(프리차지 레벨)가 소정 레벨을 초과한 타이밍에서 프리차지신호(PR)를 비활성화한다.
타이밍 발생회로(440)는, 프리차지신호(PR)가 비활성화된 타이밍에서, 로우프리디코더(150)에 프리차지신호를 출력시키기 위한 타이밍신호(WA)를 출력하도록 구성된다.
열 프리디코더(450)는, 어드레스신호(ADi)가 나타내는 어드레스에 따라, 비트선을 선택하기 위한 열 선택신호(CA0∼CAm-1)를 생성하도록 구성된다.
반도체기억장치(400)의 동작을 도 7의 타이밍도를 이용하여 설명한다.
시간(A)에서 외부명령(NCE)이 Low레벨로 됨에 의해, 데이터판독의 요구가 발생하면, 명령복호기(120)와 액티브기간 발생회로(130)에 의해 메모리활성화신호(ACT)가 생성된다.
이 메모리활성화신호(ACT)에 의해, 열 스위치(420)가 활성화되어, 비트선(DBL)이 프리차지된다. 이로써 프리차지 발생회로(430)로부터 프리차지신호(PR)가 출력된다.
동시에, 어드레스신호(ADi)가 어드레스버퍼(140)로부터 로우프리디코더(150), 및 열 프리디코더(450)로 전송된다. 이로써 예를 들어 열 선택신호(CA0)가 활성화되면, 비트선(BL00 및 BL10)이 프리차지 트랜지스터(192)와 접속된다.
프리차지신호(PR)가 활성화됨에 따라, 모든 소스선(SN0∼SN(n-2)/2)에 소스바이어스 전위가 공급된다.
또 프리차지 발생회로(430)에 의해, 프리차지 트랜지스터(192)가 온 되어, 열 복호기(180)에 의해 선택된 비트선(BL00 및 BL10)이 프리차지된다.
그 후, 더미 메모리셀 배열(410)을 사용한 상기 타이밍 발생기간이 종료되면, 자동으로 프리차지신호(PR)가 리셋된다. 프리차지신호(PR)가 리셋되면, 타이밍 발생회로(440)로부터 타이밍신호(WA)가 출력되어, 판독대상 메모리셀(111)과 접속 된 워드선(예를 들어 워드선(WL0))이 로우프리디코더(150)에 의해 활성화되어 High레벨로 된다. 이것이 메모리의 내부동작 활성화 기간의 시작이 된다. 워드선(WL0)이 활성화되면, 대응하는 소스선(SN0)은 VSS레벨로 된다. 한편 그 밖의 소스선은 소스바이어스 전위를 계속 유지한다.
워드선(WL0)이 활성화되면, 비트선(BL00 및 BL10)으로부터 메모리셀(111)의 데이터가 출력된다. 그리고 메모리활성화신호(ACT)가 하강하여 비활성화되면, 모든 신호가 비활성화 상태로 된 후, 출력선택신호(SEL)가 활성화된다. 이로써 비트선 BL00 및 BL10 중 어느 한쪽에 출력된 데이터가 출력선택회로(194)로부터 데이터출력(DOUT)으로서 출력된다.
상기와 같이 본 실시예에서는, 프리차지기간에 소스선을 상기 소스바이어스 전위로 설정함으로써, 액티브 기간의 오프리크 전류에 의한 동작불량에 대처할 수 있다.
또 다수의 소스선을 동작시키는 소비전류가 증가하고, 그에 따른 전압강하가 메모리 동작마진을 저감시킬 우려가 있으나, 프리차지기간에 이들 동작을 실행함으로써 메모리 동작마진에의 영향을 최소한으로 할 수 있다.
또한 액티브기간 중에, 판독대상 메모리셀과는 비접속인 소스선에, 상기 소스바이어스 전위를 공급함으로써, 상기 비접속 비트선으로부터의 오프리크 전류에 의해, 데이터가 판독된 비트선으로부터 잘못된 데이터가 판독될 우려를 없앨 수 있다.
또 비트선을 프리차지하는 기간을 생성하기 위해, 통상의 메모리셀과 동일 구조로 메모리 데이터를 축적하는 것을 목적으로 하지 않는 더미 메모리셀 배열을 사용함으로써, 비트선에의 프리차지 기간의 필요한 시간에의 조정이 용이하게 실현된다.
또한 메모리용량을 비트선 방향으로 바꿀 경우에도, 비트선을 사용하는 타이밍 발생방법이므로, 타이밍 조정을 매우 용이하게 실현할 수 있음이 특징이다.
여기서 더미 메모리셀 배열(410)은, 예를 들어 전부 혹은 일부의 메모리셀(111)이 비트선과 접속되도록 하거나, 또는 모든 메모리셀(111)이 비트선과 이어지지 않도록 하거나 함으로써, 비트선의 부하용량을 조정해도 된다. 이로써 비트선(DBL)의 길이를 변경할 수 없는 경우에도, 프리차지 기간의 조정이 가능해진다.
더미 메모리셀 배열(410)이 1 외부출력단위(1개의 출력선택회로에 포함되는 최소 비트선 수에 상당하는 메모리셀 배열 단위)별로 배치된 경우에는, 예를 들어 어느 출력단위에서의 비트선(DBL)은 모든 메모리셀이 이어지도록 하고, 다른 출력단위에서의 비트선(DBL)은 메모리셀과는 이어지지 않는 등으로 함으로써, 각각의 비트선(DBL) 부하용량의 차이에 따라 출력단위별로 타이밍 조정이 가능해진다. 여기서 메모리셀과 비트선의 접속 또는 비접속은, 출력데이터의 0과 1을 결정하는 콘택트층에서 설정한다. 이로써 프리차지 기간의 조정을, 여분의 마스크 원가의 추가 없이 실현할 수 있다.
또 예를 들어 도 8에 나타내는 바와 같이, 더미 메모리셀 배열(410)과 열 스위치(420)를 복수 조 배치하고, 각 열 스위치(420)의 트랜지스터 크기를 변경하는 등에 의해, 스위치능력(스위치 저항값)이 서로 다르도록 구성해도 된다. 이로써 비 트선의 부하용량과 더불어, 더미 메모리셀 배열(410)의 스위치 능력에 따라서도 프리차지 기간의 조정이 가능해진다.
프리차지 기간을 어느 하나로 고정하기 위해서는, 예를 들어 출력데이터의 0과 1을 결정하는 콘택트층에서 더미 메모리셀 배열(410)의 게이트단자를 소정의 전위로 고정시키거나 한다. 이로써 여분의 마스크 원가를 추가시키는 일없이 실현할 수 있다. 또 콘택트층 이외에도, 예를 들어 배선층에서 어느 하나의 더미 메모리셀 배열(410)과 열 스위치(420) 조합을 채용할지를 절환하거나, 퓨즈 등의 소자를 사용하여 절환하도록 해도 된다.
또한 프리차지 기간을 외부에서 절환되도록, 도 8에 나타내는 바와 같이 각 열 스위치(420)의 게이트단자에, 외부로부터 제어신호를 입력해도 된다. 이로써 외부로부터 프리차지 기간을 절환하도록 함으로써, 적정 프리차지 기간의 평가와 더미 메모리셀 배열로 생성되는 프리차지 기간과의 상관관계를 구하여 평가할 수 있다. 즉 메모리 평가기간의 단축, 및 적정 타이밍제어의 실현이 가능해진다. 그리고 제조 후에 프리차지 기간을 절환함으로써 수율 향상으로도 이어진다.
제 5 실시예
도 9는 본 발명의 제 5 실시예에 관한 반도체기억장치(500)의 구성을 나타내는 블록도이다. 반도체기억장치(500)는, 예를 들어 제 4 실시예 등에 비해 보다 고속으로 프리차지가 가능한 반도체기억장치의 예이다. 반도체기억장치(500)는 구체적으로 반도체기억장치(400)에 비트선 프리차지회로(510)와 프리차지 제어회로(520)가 추가되어 구성된다.
비트선 프리차지회로(510)는, 각 비트선에 대응한 프리차지 트랜지스터(511)를 구비한다. 이 비트선 프리차지회로(510)는 열 복호기(180)와 메모리셀 배열(110) 사이에 배치된다.
프리차지 제어회로(520)는, 프리차지신호(PR)가 활성화된 경우에, 열 선택신호(CA0∼CAm-1)에 따라, 어느 1개의 프리차지 트랜지스터(511)를 온 시킴으로써, 선택된 비트선을 프리차지하도록 구성된다.
상기 반도체기억장치(500)에서는 비트선이 프리차지될 경우에, 열 프리디코더(450)에 의해 온 된 열 스위치(181)를 통해 프리차지 트랜지스터(192)에서 프리차지됨과 더불어, 프리차지 제어회로(520)에 의해 온 된 프리차지 트랜지스터(511)에서도 프리차지된다.
예를 들어 비트선이 길어져 비트선의 부하용량이 커지면, 열 스위치(181)를 통한 프리차지에서는, 열 스위치(181)의 능력을 높인다 하더라도 프리차지 속도는 열 스위치의 능력으로 율속된다. 이에 대해 회로면적을 크게 하여 고속화시키는 것을 생각할 수 있다.
그러나 상기와 같이 본 실시예에서는, 열 복호기(180)를 통하는 일없이 비트선을 프리차지하도록 비트선 프리차지회로(510)를 배치하므로, 열 스위치(181)의 온 저항에 의한 동작속도의 저하를 작게 할 수 있다. 즉 본 실시예에 의하면, 고속이면서 작은 트랜지스터로 효율적인 프리차지가 가능해진다.
여기서 본 실시예는, 프리차지신호(PR)와 열 선택신호의 논리를 사용하여 선택적으로 비트선을 프리차지할 수 있으므로, 단지 열 스위치(181)의 능력을 크게 하는 경우에 비해 소비전력 면에서도 유리하다.
또 열 스위치(181)와 프리차지 트랜지스터(511)에 동종의 트랜지스터(N채널 트랜지스터)가 사용되므로, 트랜지스터 특성의 프로세스 편차가 동일한 경향을 보인다. 예를 들어 반도체기억장치(500)에서, N채널 트랜지스터와 P채널 트랜지스터가 정반대로 능력차이를 보인다 하더라도, 그 영향은 작아 안정된 프리차지 동작을 실현할 수 있다. 그리고 열 스위치(181)와 프리차지 트랜지스터(511)는, 동종의 트랜지스터이면 되므로, P채널 트랜지스터끼리 실현시켜도 마찬가지 효과를 얻을 수 있다.
또한 열 스위치(181)로부터 공급되는 프리차지 전위를 VDD-Vtn(Vtn:N채널 트랜지스터의 임계값 전위)으로 하면, 열 스위치(181)를 개재하고 Vtn만큼 낮은 전위로 프리차지함으로써, 소비전력을 억제할 수 있을 뿐 아니라, "0"데이터 판독 시에 비트선으로부터 보다 고속으로 데이터를 판독할 수 있다.
또 열 스위치(181) 및 프리차지 트랜지스터(511)의 임계값 전위를 다른 트랜지스터의 임계값 전위보다 높게 하면, 프리차지 전압을 보다 낮게 할 수 있다. 이로써 소비전력의 억제와 더불어, 나아가 "0"데이터 판독의 고속화, 및 비트선을 VSS레벨로 되돌리는 시간의 단축 등, 데이터 액세스 시간의 단축에 효과적이다.
또한 각 신호레벨(High레벨, 또는 Low레벨)과 그 의미의 대응관계는 예시이며, 상기 예에는 한정되지 않는다.
또 상기 각 실시예나 변형예에서 설명한 구성요소는, 논리적으로 가능한 범위에서 여러 가지로 조합해도 된다.
본 발명에 관한 반도체기억장치는, 대기 시 및 동작 시의 소비전력을 삭감할 수 있다는 효과를 가지며, 마스크ROM 등의 반도체기억장치, 특히 메모리셀 배열의 대규모화와 저소비전력화를 실현하는 회로기술 등으로서 유용하다.

Claims (21)

  1. 하나의 트랜지스터로 구성된 메모리셀이 매트릭스형으로 배치된 메모리셀 배열을 갖는 반도체기억장치에 있어서,
    상기 매트릭스의 각 행에 대응하여 배치되며, 대응하는 행에서의 각 트랜지스터 게이트단자를 공통으로 접속하는 워드선과,
    상기 매트릭스의 각 열에 대응하여 배치되며, 대응하는 열의 적어도 1개 트랜지스터의 드레인단자를 공통으로 접속하는 비트선과,
    상기 매트릭스의 서로 인접하는 2행별로 대응시켜 배치되며, 상기 2행의 각 트랜지스터 소스단자를 공통으로 접속하는 소스선과,
    상기 메모리셀로부터 데이터를 판독하기 위한 동작이 실행되는 액티브기간에, 제어대상 소스선을 선택하기 위한 행 선택신호에 따라, 접지전위보다 높고 전원전위보다 낮은 소스바이어스 전위가 공급된 상태로, 제어대상 소스선 중 판독대상의 메모리셀과는 비접속인 소스선을 제어하는 소스바이어스 제어회로와,
    상기 소스선 중에서 상기 제어대상 소스선을 선택하여 상기 행 선택신호를 생성하는 소스선 선택회로를 구비하는 것을 특징으로 하는 반도체기억장치.
  2. 제 1 항에 있어서,
    소스바이어스 제어회로는, 상기 행 선택신호의 프리디코딩 신호에 의해 상기 소스선의 제어를 선택적으로 실행하도록 구성되는 것을 특징으로 하는 반도체기억 장치.
  3. 제 1 항에 있어서,
    반도체기억장치의 온도변화를 검지하는 온도검지회로를 추가로 구비하며,
    상기 소스선 선택회로는, 상기 온도검지회로가 검출한 온도변화에 따라, 상기 제어대상의 소스선을 선택하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  4. 제 1 항에 있어서,
    상기 소스선 선택회로는, 반도체기억장치 외부로부터의 제어에 대응하여, 상기 제어대상 소스선을 선택하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  5. 제 1 항에 있어서,
    상기 소스바이어스 전위가 공급된 소스선을 접지전위로 되돌릴 때, 접지전위로 되돌리는 소스선을 풀다운시키는 소스 풀다운 구동기를 추가로 구비하며,
    상기 소스 풀다운 구동기는, 상기 메모리셀 배열 내에, 상기 워드선 방향으로 분산시켜 배치되는 것을 특징으로 하는 반도체기억장치.
  6. 제 5 항에 있어서,
    상기 소스 풀다운 구동기는, 상기 메모리셀로부터 판독되는 데이터의 최소 출력단위에 대응한 메모리셀 배열 단위별로 배치되는 것을 특징으로 하는 반도체기 억장치.
  7. 제 5 항에 있어서,
    상기 소스 풀다운 구동기는, 상기 워드선의 전위에 따라, 소스선을 풀다운 시키도록 구성되는 것을 특징으로 하는 반도체기억장치.
  8. 하나의 트랜지스터로 구성된 메모리셀이 매트릭스형으로 배치된 메모리셀 배열을 갖는 반도체기억장치에 있어서,
    상기 매트릭스의 각 행에 대응하여 배치되며, 대응하는 행에서의 각 트랜지스터 게이트단자를 공통으로 접속하는 워드선과,
    상기 매트릭스의 각 열에 대응하여 배치되며, 대응하는 열에서의 적어도 1개 트랜지스터의 드레인단자를 공통으로 접속하는 비트선과,
    상기 매트릭스의 서로 인접하는 2행별로 대응시켜 배치되며, 상기 2행의 각 트랜지스터 소스단자를 공통으로 접속하는 소스선과,
    상기 메모리셀로부터 데이터를 판독하기 위한 동작이 실행되는 액티브기간에, 제어대상 소스선을 선택하기 위한 행 선택신호에 따라, 제어대상 소스선 중 판독대상 메모리셀과는 비접속인 소스선을, 접지전위보다 높고 전원전위보다 낮은 소스바이어스 전위가 공급된 상태, 접지전위가 공급된 상태, 및 고 임피던스 상태의 3가지 상태 중 어느 한 상태로 전위를 제어하는 소스바이어스 제어회로와,
    상기 소스선 중에서 상기 제어대상 소스선을 선택하여 상기 행 선택신호를 생성하는 소스선 선택회로를 구비하는 것을 특징으로 하는 반도체기억장치.
  9. 제 8 항에 있어서,
    상기 소스바이어스 제어회로는, 반도체기억장치의 외부로부터 입력된 선택신호에 따라, 상기 3가지 상태 중 어느 한 상태로 전위를 제어하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  10. 제 8 항에 있어서,
    상기 메모리셀은, 상기 트랜지스터의 드레인단자가 대응하는 비트선에 접속되었는지 여부에 따라, 기억될 기억데이터의 값이 결정되는 것이며,
    상기 소스바이어스 제어회로는, 상기 기억데이터의 값을 결정하는 콘택트층이 형성될 때, 상기 3가지 상태 중 어느 한 상태로 전위를 제어할지가 설정되도록 구성되는 것을 특징으로 하는 반도체기억장치.
  11. 제 1 항에 있어서, 추가로,
    프리차지를 실행하는 기간을 나타내는 프리차지신호에 따라, 상기 비트선을 프리차지하는 비트선용 프리차지회로와,
    반도체기억장치 외부로부터의 메모리 액세스 요구에 따른 타이밍에서, 상기 메모리셀로부터 데이터를 판독하기 위한 동작이 실행되는 액티브기간임을 나타내는 액티브신호를 출력함과 더불어, 자기완결 타이밍에서 상기 액티브신호를 리셋하는 명령복호회로와,
    상기 프리차지신호를 생성하는 프리차지신호 발생회로를 구비하고,
    상기 소스바이어스 제어회로는, 상기 프리차지 신호가 나타내는 프리차지기간 및 상기 액티브신호가 나타내는 액티브기간에 제어대상 소스선 중 판독대상 메모리셀과는 비접속인 소스선을 상기 소스바이어스 전위가 공급된 상태로 제어하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  12. 제 11 항에 있어서, 추가로,
    1열의 상기 메모리셀로 이루어지는 더미 메모리셀 배열과,
    상기 더미 메모리셀 배열에서의 메모리셀을 구성하는 트랜지스터의 드레인단자를 접속하기 위해 사용하는 더미 비트선과,
    상기 더미 비트선을 프리차지하는 더미용 프리차지회로를 구비하며,
    상기 프리차지신호 발생회로는, 상기 더미 비트선의 전위가 소정 레벨을 초과했을 때, 상기 프리차지신호를 리셋하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  13. 제 12 항에 있어서,
    상기 더미 메모리셀 배열은, 상기 메모리셀로부터 판독되는 데이터의 최소출력 단위에 대응한 메모리셀 배열 단위별로 대응시켜 배치되는 것이며,
    상기 더미 비트선은, 상기 메모리셀이 적어도 1개 접속되었는지, 또는 모두 접속되지 않았는지에 따라, 부하용량이 조정되는 것을 특징으로 하는 반도체기억장치.
  14. 제 12 항 및 제 13 항 중 어느 한 항에 있어서,
    상기 메모리셀 배열에서의 메모리셀은, 상기 트랜지스터의 드레인단자가 대응하는 비트선에 접속되었는지 여부에 따라, 기억될 기억데이터의 값이 결정되는 것이며,
    상기 더미 메모리셀 배열의 개수, 및 각 더미 메모리셀 배열에서 상기 더미 비트선과 접속되는 메모리셀의 개수는, 상기 기억데이터의 값을 결정하는 콘택트층이 형성될 때 설정되도록 구성되는 것을 특징으로 하는 반도체기억장치.
  15. 제 12 항 및 제 13 항 중 어느 한 항에 있어서,
    상기 더미 메모리셀 배열과 상기 더미용 프리차지회로의 조합이 복수 조 배치되며,
    각 더미용 프리차지회로는, 상기 더미 비트선을 프리차지하는 속도가 서로 다르도록 구성되는 것을 특징으로 하는 반도체기억장치.
  16. 제 15 항에 있어서,
    반도체기억장치 외부로부터의 제어에 따라, 상기 복수 조 중 어느 하나의 상기 더미 메모리셀 배열과 상기 더미용 프리차지회로의 조합을 유효로 하는 절환회 로를 추가로 구비하는 것을 특징으로 하는 반도체기억장치.
  17. 제 15 항에 있어서,
    상기 메모리셀 배열의 메모리셀은, 상기 트랜지스터의 드레인단자가 대응하는 비트선에 접속되었는지 여부에 따라, 기억될 기억데이터의 값이 결정되는 것이며,
    상기 복수 조의 상기 더미 메모리셀 배열과 상기 더미용 프리차지회로의 조합은, 상기 기억데이터의 값을 결정하는 콘택트층이 형성될 때, 어느 하나의 조합이 유효로 되도록 구성되는 것을 특징으로 하는 반도체기억장치.
  18. 제 1 항에 있어서, 추가로,
    입력된 어드레스신호가 나타내는 어드레스에 따라 상기 비트선을 선택하는 열 스위치와,
    프리차지를 실행하는 기간을 나타내는 프리차지신호에 따라, 상기 열 스위치를 통해 상기 비트선을 프리차지하는 제 1 프리차지회로와,
    상기 프리차지신호에 따라, 상기 열 스위치를 통하지 않고 상기 비트선을 프리차지하는 제 2 프리차지회로와,
    반도체기억장치 외부로부터의 메모리 액세스 요구에 대응한 타이밍에서, 상기 메모리셀로부터 데이터를 판독하기 위한 동작이 실행되는 액티브기간임을 나타내는 액티브신호를 출력함과 더불어, 자기완결 타이밍에서 상기 액티브신호를 리셋 하는 명령복호회로와,
    상기 프리차지신호를 생성하는 프리차지신호 발생회로를 구비하고,
    상기 소스바이어스 제어회로는, 상기 프리차지 신호가 나타내는 프리차지기간 및 상기 액티브신호가 나타내는 액티브기간에, 제어대상 소스선 중 판독대상 메모리셀과는 비접속인 소스선을 상기 소스바이어스 전위가 공급된 상태로 제어하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  19. 제 18 항에 있어서,
    상기 열 스위치, 제 1 프리차지회로, 및 제 2 프리차지회로는, 동일 종류의 트랜지스터로 구성되는 것을 특징으로 하는 반도체기억장치.
  20. 제 19 항에 있어서,
    상기 제 1 프리차지회로, 및 제 2 프리차지회로는, 상기 제 1 프리차지회로, 및 제 2 프리차지회로를 구성하는 트랜지스터의 임계값 전위만큼 전원전위보다 낮은 전위를 프리차지하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  21. 제 20 항에 있어서,
    상기 열 스위치, 제 1 프리차지회로, 및 제 2 프리차지회로를 구성하는 트랜지스터의 임계값 전위는, 반도체기억장치의 상기 열 스위치, 제 1 프리차지회로, 및 제 2 프리차지회로 이외의 회로에서 사용되는 트랜지스터의 임계값 전위보다 높 은 것을 특징으로 하는 반도체기억장치.
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