KR20060131321A - 정밀한 듀티 사이클을 가지는 고효율 전력 증폭기 - Google Patents

Abstract

본 발명은 무선 주파수(Radio Frequency: RF) 시스템에 적용되어 드라이버 혹은 전치 전력 증폭기로 사용되는 정밀한 듀티 사이클을 가지는 고효율 전력 증폭기에 관한 것으로, 종래 RF 시스템에 적용되어 드라이버나 전치 전력 증폭기로 사용되는 스위칭 증폭기는 제조상 발생하는 편차나 동작 중에 발생하는 편차 등과 같은 환경적인 요인으로인해 듀티 사이클이 왜곡되어 효율이 낮아지며, 이를 해소하기 위해 외부 바이어스 전압을 인가하는 경우라도 환경 변화에 따른 듀티 사이클의 왜곡에 완전히 대응하지 못할 뿐만 아니라 회로 구성도 어려워지는 문제점이 있었다. 이를 해결하기 위한 본 발명은 한쌍의 금속 산화막 반도체(MOS) 트랜지스터들로 형성된 인버터를 포함하는 전력 증폭기에 있어서, 상기 인버터의 입력과 출력 사이에 출력 전압에 따라 입력 전압을 조절하여 상기 인버터를 구성하는 MOS 트랜지스터의 동작 시점을 보정하는 궤환 경로를 더 구성함으로써, 이를 듀티 사이클의 왜곡을 자동 보정하는 고효율 드라이버로 사용할 수 있으며, 다양한 RF 전력 증폭기의 앞단에 배치하여 RF 전력 증폭기의 효율을 높일 수 있는 전치 증폭기로 사용할 수 있는 효과가 있다.

듀티 사이클(Duty cycle), 드라이버, RF 전력 증폭기, 듀티 왜곡, 바이어스

Description

정밀한 듀티 사이클을 가지는 고효율 전력 증폭기{HIGH EFFICIENCY POWER AMPLIFIER WITH ACCURATE DUTY CYCLE}

도 1은 종래 전력 증폭기의 구성도.

도 2는 다른 종류의 종래 전력 증폭기 구성도.

도 3은 본 발명 일 실시예의 전력 증폭기 구성도.

도 4는 일반적인 전력 증폭기의 출력 듀티 사이클들의 예를 보인 파형도.

도 5는 본 발명을 적용한 경우의 동작을 설명하기 위한 파형도.

도 6은 듀티 사이클과 증폭기의 효율과의 관계를 설명하기 위한 파형도.

도 7 내지 도 8은 종래 전력 증폭기의 듀티 변화를 시뮬레이션한 도면.

도 9 내지 도 10은 본 발명 전력 증폭기의 듀티 변화를 시뮬레이션한 도면.

본 발명은 무선 주파수(Radio Frequency, 이하 RF라 칭함) 시스템에 사용되는 드라이버 혹은 전치 전력 증폭기에 관한 것으로, 특히 다양한 요인에 의해 듀티 사이클(duty cycle)에 왜곡이 생기는 경우 이를 외부 바이어스 없이도 자동적으로 보상해 줄 수 있는 정밀한 듀티 사이클을 가지는 고효율 전력 증폭기에 관한 것이 다.

최근의 RF 시스템은 보다 고속의 데이터를 안정적으로 전송하는 것은 물론이고 더 높은 효율의 전력 증폭기를 사용하여 사용 시간을 연장시키며, 상기 고효율 전력 증폭기를 포함한 RF 시스템을 최소한의 크기로 구현하기 위해 지속적으로 연구되고 있다. 이를 위해 각종 수동소자와 능동소자들을 하나의 반도체 기판 상에 일괄 공정으로 제작하는 고주파 집적회로(Monolithic Microwave Integrated Circuit)와 다양한 논리 소자들과 고주파 RF 아날로그 회로를 하나의 칩 내에 구현할 수 있는 상보성 금속 산화막 반도체(CMOS) 기술이 주목받고 있다.

비록 상기 CMOS를 이용한 집적화 기술은 열악한 고주파 특성과 구성 부품들 간의 기생 신호로 인해 아직 안정화된 기술은 아니지만, 급속한 기술의 발달로 인해 점점 더 많은 구성 소자들이 CMOS 기판 상에 집적되고 있어, 수년 내에 고주파 RF 시스템을 하나의 CMOS 기판 상에 구성할 수 있을 것으로 기대되고있다.

이상과 같이, RF 시스템의 효율 및 선형성을 높이면서 크기를 줄이고, 이를 단일 반도체 기판 상에 집적화하기 위한 노력의 하나로, 전력 증폭기 모듈을 CMOS 기판 상에 집적하고자 하는 연구가 진행되고 있는데, 종래로 부터 사용되던 LC 정합(matching)을 이용한 전력 증폭기, 온-칩 나선 변환기(on chip spiral transformer) 구조를 이용한 전력 증폭기, CMOS 차등 푸쉬 풀 구조를 사용한 전력 증폭기 등은 기판에 의한 손실, 열의 발생, 수동 소자들에 의한 전력 손실등의 문제가 발생하기 때문에 점차 사용이 줄어들고 있다. 상기 전력 증폭기들의 문제점들을 해결하기 위해 항복 전압과 열에 강하고 CMOS에 온칩화 하기 용이한 분산형 능 동 프랜스포머(Distributed active transformer:DAT) 구조가 제안되고 있으나, 이 역시 커플링 계수에 의해 전력 증폭기 효율이 낮아지고 전류 폭주 효과를 가지며, 입력의 커플링 문제로 비밸런스 입력 신호(unbalanced input signal)가 발생하여 성능이 열화되기 쉽다. 따라서, 효율에 문제를 가져오는 커플링 계수를 높여 효율과 출력을 최적화하는 개선된 DAT 구조도 제안되고 있으나, 이 경우라도 균일하지 않은 듀티의 입력 신호(비밸런스 입력 신호)는 효율을 낮추는 원인이 된다.

즉, 상기 설명된 다양한 전력 증폭기들은 모두 스위칭되는 입력 신호의 듀티(밸런스)에 크게 영향을 받게 되므로, 상기 전력 증폭기들의 앞단에는 입력 신호를 증폭하면서 듀티를 유지하도록 구성된 전치 전력 증폭기 혹은 드라이버(driver)가 더 부가된다.

전치 전력 증폭기 혹은 드라이버는 그 자체로서도 RF 스위칭 증폭기로 사용되며, 위와 같은 고출력 전력 증폭기의 앞단에 위치하여 정현파 형태의 입력 신호를 듀티비가 50%에 근접한 충분한 크기의 구형파로 변환하여 전력 증폭기에 제공하는 역할도 하게 된다.

도 1은 종래의 전형적인 공통 소스 드라이버 구조를 보인 것으로, 도시된 구조는 입력 신호를 균형잡힌 충분한 전압의 스위칭 신호로 출력하도록 구성된 것으로, 실제 2.4GHz 블루투스(Bluetooth) 어플리케이션에서 실제 사용되고 있는 CMOS 전력 증폭기에 적용되고 있다.

도시한 바와 같이 이는 저주파 잡음을 제거하는 커패시터들(C1, C2)이 입력단과 출력단에 직렬 연결되고, 각각 MOS 트랜지스터(M1, M2) 및 인덕터(L2, L3)로 이루어진 인버터들이 직렬 연결된 구조를 가진다. 상기 인덕터들(L2, L3)은 원하는 주파수 대에서 일종의 펌프(pump) 역할을 하여 출력되는 신호를 입력 신호보다 더 크게 증폭하는 역할을 한다. 하지만, 이를 통해서는 정확한 듀티비를 유지할 수 없기 때문에 전단 인버터(10)의 MOS 트랜지스터(M1) 게이트에 저항(R)을 통해 바이어스 전압(VG)를 인가하고, 상기 MOS 트랜지스터(M1)의 드레인에 인덕터(L2)를 통해 바이어스 전압(VDD1)을 더 인가한다. 상기 MOS 트랜지스터(M1)의 드레인에 제공되는 바이어스는 동시에 후단 MOS 트랜지스터(M2)의 게이트 바이스 역할도 하게 된다.

하지만, 이러한 외부 바이어스를 인가하기 위해서는 별도의 바이어스 전압(VG, VDD1)이 필요하게 되어 시스템의 부담이 증가하며, 외부 바이어스를 인가한다 할지라도 다양한 환경 요인(부적합한 결합(mismatch), 공정 편차(process variation), 동작시 온도변화 등)에 능동적으로 대응할 수 없어 듀티 사이클이 정확히 50:50이 되지 못할 뿐만 아니라, 많은 수의 수동 소자들을 이용하기 때문에 전력 손실이 커켜 효율이 낮을 수 밖에 없다. 또한, 상기 구조는 인덕터를 이용했기 때문에 부피가 크고 펌핑 효과에 의해 음전압과 양전압 사이를 스윙(swing)하면서 구동되기 때문에 MOS 트랜지스터의 절연 박막 파괴가 빈번하여 신뢰성이 좋지 않은 문제점도 있다.

도 2는 F급(class) RF CMOS 증폭기로서, 간단히 밸런스 된 NMOS 트랜지스터(M3)와 PMOS 트랜지스터(M4)를 이용한 인버터(20)와, 상기 인버터(20)의 출력을 게이트 전압(Vg)으로 이용하여, 이를 통해 NMOS 트랜지스터(M5)의 드레인과 소스간 전류 흐름을 조절한다.

이는 추가되는 수동 소자 없이 기본적인 형태의 CMOS 인버터(20)를 간단한 스위칭 드라이버로 사용하도록 함으로써 이를 높은 효율의 F급 증폭기로 사용하는 경우로서, RF 전력 증폭기의 입력 신호를 적절한 듀티 사이클과 크기로 변환하는 전치 증폭기로 사용되고 있다. 그러나, 이 경우에도 다양한 환경 요인들(부적합한 결합(mismatch), 공정 편차(process variation), 동작시 온도 변화 등)에 의해 구성된 인버터가 정확히 50%의 듀티비로 동작하지는 않으므로 입력단에 별도의 외부 바이어스 전압(미도시)이 반드시 추가되어야만 한다.

전술한 기본적인 종래 전치 전력 증폭기 혹은 드라이버들은 다양한 외부 환경에 의한 초기 듀티비 보상을 위해 외부 바이어스가 요구되며, 외부 환경들 중 회로 구동시 지속적으로 변화하는 요인들에 의해 왜곡되는 듀티비를 보상하기 위해서는 상기 외부 바이어스 전압을 조절해 주는 별도의 구성(예를 들어, 온도 보상 회로 등)이 더 필요할 수도 있어 소형화가 어려울 수 있으며, 대부분의 경우 듀티비 왜곡에 의한 효율 감소가 발생하더라도 소형화를 위해 고정된 외부 바이어스 전압을 사용하게 된다.

상기와 같은 다양한 이유로 인하여 출력신호의 듀티비가 50%가 되지 않는경우 증폭기의 효율은 급격히 낮아지게 된다. 따라서, 종래 기술에서는 외부 바이어스와 다양한 환경 변화를 보상하기 위한 추가 회로를 더 구성하여 듀티비를 50%로 유지하고자 하고 있으나 추가적인 회로 구성을 위한 부담이 발생하며, 이러한 방법을 이용한다 할지라도 능동적으로 정확한 듀티비를 유지하지 못하여 일정 영역의 효율 손실이 발생한다.

상기한 문제점을 해결하기 위한 본 발명의 목적은, 별도의 외부 바이어스 전압 없이도 부적합한 결합(mismatch), 공정 편차(process variation), 온도 변화를 포함하는 다양한 환경 변화에 능동적으로 대응하면서 가장 효율이 높은 듀티 사이클을 유지할 수 있도록 궤환 부분을 추가한 MOS 인버터를 포함하여 다단의 MOS 인버터들로 구성한 정밀한 듀티 사이클을 가지는 고효율 전력 증폭기를 제공하는데 있다.

상기한 목적을 달성하기 위하여, 본 발명은 한쌍의 금속 산화막 반도체(MOS) 트랜지스터들로 형성된 인버터를 포함하는 전력 증폭기에 있어서, 상기 인버터의 입력과 출력 사이에 출력 전압에 따라 입력 전압을 조절하여 상기 인버터를 구성하는 MOS 트랜지스터의 동작 시점을 보정하는 궤환 경로를 더 구성한 것을 특징으로 한다.

상기 인버터의 입력과 출력 사이에 형성되는 궤환 경로는 병렬로 연결한 저항인 것을 특징으로 한다.

또한, 상기 궤환 경로가 구성된 인버터 후단에 궤환 경로가 구성되거나 혹은 구성되지 않은 하나 이상의 인버터가 더 형성된 것을 특징으로 한다.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 설명하도록 한다.

도 3은 본 발명 일 실시예의 구조를 보인 것으로, 도시한 바와 같이 NMOS 트 랜지스터(M11)와 PMOS 트랜지스터(M12)의 게이트들을 상호 연결하여 입력으로 사용하고, PMOS 트랜지스터(M12)와 NMOS 트랜지스터(M11)의 드레인들을 상호 연결하여 출력으로 사용하며, 각각의 소스를 전원전압과 접지에 연결한 구조를 가지는 전형적인 MOS 인버터 구조를 3단으로 연결한 것이다. 상기 각 인버터들을 구성하는 PMOS 트랜지스터들(M12, M22, M32)과 NMOS 트랜지스터들(M11, M21, M31)은 정밀하게 균형이 잡힌(well balanced) 트랜지스터들을 이용하여 최대한 출력 듀티비가 50%가 되도록 설계된다. 그리고, 본원 발명의 특징인 궤환 저항(R1)을 제 1단의 인버터 입력과 출력 사이에 연결하여 다양한 환경 변수에 의해 가변되는 듀티비를 능동적으로 50%에 맞추어 주도록 한다.

상기 궤환 저항(R1)이 구성된 제 1단의 인버터는 입력 신호를 전원 전압과 접지 전압의 구형파로 스위칭하는 역할을 함과 아울러 인버터를 구성하는 MOS 트랜지스터들 사이의 부적합한 결합(mismatch), 공정 편차(process variation), 온도 변화 등과 같은 환경 변수에 의해 발생하는 출력 듀티 사이클의 왜곡을 입력 신호와 출력 궤환 신호의 합에 기반하여 보상할 수 있다. 즉, 궤환 저항(R1)은 입력 노드(N1)보다 더 큰 전압이 출력되는 출력 노드(N2)의 전압을 바이어스 전압처럼 사용하여 이를 다시 입력 노드(N1)에 가해줌으로써, 입력 노드(N1)에 인가되는 입력 전압이 출력 전압에 의해 가변되며, 이러한 출력 전압의 궤환은 상이한 극성으로 동작하는 인버터의 특성 상 입력 전압이 원하는 동작과 상반되는 왜곡된 출력 전압을 발생시키는 MOS 트랜지스터들(N11, N12)의 동작을 억제하게 된다.

이후 후속단에 연결된 궤환 저항(R1) 없는 인버터들은 거의 정밀한 50% 듀티 출력을 제공하는 제 1단의 인버터의 출력을 이용하여 출력의 구동 정도를 증가시키는 역할을 한다. 이러한 인버터들의 다단 구성은 단일 인버터로 원하는 출력이 제공되도록 구성할 경우 입력 인피던스가 너무 커지기 때문에, 제 1단은 작은 크기의 MOS 트랜지스터들로 구성하여 입력 인피던스를 낮추고, 제 2단은 조금 더 큰 크기의 MOS 트랜지스터들로 구성하여 더 많은 전류가 흐르도록 하며, 제 3단은 더욱 큰 크기의 MOS 트랜지스터들로 구성하여 원하는 목표 출력이 제공될 수 있도록 구성되어야 하기 때문이다.

도시된 구성에서 제 1단에만 궤환 저항(R1)이 구성되었으나 제 2단 혹은 제 3단에도 궤환 저항들이 더 구성될 수 있다. 그러나 이러한 경우 효율이 낮아질 수 있으며, 정현파를 구형파로 변환하는 제 1단의 출력을 입력으로 사용하는 후속 인버터들에는 궤환 저항을 더 구성하더라도 효율 개선이 크지 않다. 따라서, 제 1단에만 궤환 저항(R1)을 구성하는 것이 바람직하다.

도 4는 도 3에 도시한 구조에서 전술한 궤환 저항(R1)이 없는 단순히 균일한(balanced) MOS 트랜지스터들로 이루어진 인버터들의 출력을 상황별로 도시한 파형도로서, 상기 출력의 평균을 직류 전압 레벨(DC voltage level)로 표시한 것이다. 이 경우에는 반드시 제 1인버터의 입력에 외부 바이어스 전압이 제공되어야 한다.

먼저, 도 4a는 50:50 듀티 사이클로 출력되는 이상적인 경우를 나타낸 것으로, 이때의 DC 전압(V_DC)은 1/2(V_H-V_L)이 되어 최고의 효율을 나타낸다. 그러나, 실질적인 경우 공정 편차나 부적합한 결합등에 의해 초기 듀티 사이클이 50:50이 되 기 어려우며, 이를 해소하기 위해 외부 바이어스 전압을 인가한다 할지라도 구동중 발생되는 온도 변화 등에 의한 듀티 사이클 왜곡은 완전히 방지하지 못하기 때문에 다음의 도 4b 내지 도 4c와 같은 출력이 나타나게 된다.

도 4b는 인버터를 구성하는 PMOS 트랜지스터의 동작 속도가 느리고 NMOS 트랜지스터의 속도가 빠른 경우, 듀티비가 50%이하가 되는 파형을 보인 것으로 설명을 위해 실제보다 과장하여 그린 것이다.

도시한 바와 같이, PMOS 트랜지스터의 동작에 의해 출력되는 고전위(V_H) 출력 시간이 NMOS 트랜지스터의 동작에 의해 출력되는 저전위(V_L) 출력 시간보다 짧아진 경우, 평균을 의미하는 DC 전압(V_DC)이 낮아져 효율이 크게 줄어들게 된다.

도 4c는 인버터를 구성하는 NMOS 트랜지스터의 동작 속도가 느리고 PMOS 트랜지스터의 속도가 빠른 경우, 듀티비가 50%이상이 되는 파형을 보인 것으로 역시 설명을 위해 실제보다 과장하여 그린 것이다.

도시한 바와 같이, PMOS 트랜지스터의 동작에 의해 출력되는 고전위(V_H) 출력 시간이 NMOS 트랜지스터의 동작에 의해 출력되는 저전위(V_L) 출력 시간보다 길어진 경우, DC 전압(V_DC)이 높아져 이 경우도 효율이 크게 줄어들게 된다.

도 5는 상기 도 4b 내지 도 4c와 같이 발생하는 듀티 사이클의 왜곡을 보상하기 위해 궤환저항(R1)을 인버터의 입력과 출력 사이에 연결한 경우 왜곡이 보상되는 과정을 보인 출력 파형들로서, 입력과 출력 사이의 보상 관계에 주목하기 바 란다.

먼저, 도 5a에 도시한 입력 신호는 듀티비가 50%인 정현파로서, 이상적인 경우 인버터를 거치면서 50% 듀티비의 구형파로 변환되어야 하지만, 도 4 및 도 5b, 도 5c에 도시한 바와 같이 듀티비의 왜곡이 발생한다.

먼저, 도 5b는 PMOS 트랜지스터의 동작이 느리고, NMOS 트랜지스터의 동작이 빠른 경우를 보인 것으로, 입력 신호는 50% 듀티로 인가되고 있더라도 출력은 도시한 바와 같이 고전위 신호가 출력되는 시간이 짧고, 저전위 신호가 출력되는 시간이 길다. 이때, 궤환저항(R1)이 입력과 출력에 연결되어 있다면, 도 5d와 같이 상기 높은 전압과 전류가 출력되는 출력 신호가 상기 궤환저항(R1)을 통해 입력(N1 노드)으로 궤환되어 입력 전압을 가변시킴으로써 출력을 스스로 보정하게 된다.

이러한 출력 전압의 궤환에 따른 입력 전압의 변화가 미치는 영향을 설명하면, 다음과 같다.

상기 입력 신호가 구동시키는 각 MOS 트랜지터들의 출력은 입력 신호와 반대 극성을 가지게 되므로 궤환되는 출력 신호와 입력되는 신호가 서로 동일한 경우(왜곡으로 인해 입력과 출력이 같은 극성을 가지는 경우)에는 반대 극성의 출력을 발생시키는 MOS 트랜지스터의 동작을 억제시키고 같은 극성의 출력을 발생시키는 MOS 트랜지스터의 동작을 활성화하게 되어 자연적으로 입력과 출력의 극성이 반대가 되도록 상기 인버터가 동작하게 된다. 이는 듀티가 왜곡된 경우 이를 바로 잡으려는 쪽으로 동작이 이루어지게 된다는 것을 의미하며, 이로인해 왜곡된 듀티비가 50%쪽으로 스스로 맞추어 지게 된다. 이때, 궤환 저항(R1)의 저항값은 출력 신호에 대해 얼마의 민감도와 편차로 출력 보정이 이루어질 것인지를 정해주는 기준이 되며, 설계자는 입력과 출력 신호의 전압 및 전류 크기의 비율과 동작 속도등에 의해 최적의 저항값을 정해야 한다.

예를 들어, 위와 같이 PMOS 트랜지스터의 동작이 느리고, NMOS 트랜지스터의 동작이 빨라 출력 전압의 듀티 사이클이 왜곡된 경우(도 5d 참조)라면, 입력이 저 전위일때 출력은 고전위가 되어야 함에도 불구하고, 느린 PMOS의 동작에 의해 고전위 출력이 곧바로 발생되지 않아 출력이 저전위 상태를 유지하게 된다. 이때, 궤환 저항(R1)을 통해 연결되는 입력 전위는 궤환 저항(R1)을 통해 연결된 출력 저전위에 의해 풀다운(pull down)되어 PMOS 트랜지스터에 흐르는 전류의 양을 증가시키고, NMOS 트랜지스터에 흐르는 전류의 양을 감소시켜 결과적으로 출력이 고전위가 되도록 유도하게 된다.

반대로, NMOS 트랜지스터의 동작이 느리고, PMOS 트랜지스터의 동작이 빨라 출력 전압의 듀티 사이클이 왜곡되는 도 5c와 같은 경우라면, 입력이 고전위일때 출력은 저전위가 되어야 함에도 불구하고, 느린 NMOS의 동작에 의해 저전위 출력이 곧바로 발생되지 않아 출력이 고전위 상태를 유지하게 된다. 이때, 궤환 저항(R1)이 연결되어 있다면, 도 5e와 같이 궤환 저항(R1)을 통해 연결되는 입력 전위는 궤환 저항(R1)을 통해 연결된 출력 고전위에 의해 풀업(pull up)되어 NMOS 트랜지스터에 흐르는 전류의 양을 증가시키고, PMOS 트랜지스터에 흐르는 전류의 양을 감소시켜 결과적으로 출력이 저전위가 되도록 유도하게 된다.

따라서, 출력 스위칭 전위는 입력 스위칭 전위에 영향을 주어 출력 전압의 평균(V_DC)이 1/2(V_H-V_L)이 되도록 하며, 이는 듀티비가 50%가 됨을 의미한다. 그로인해, 상이한 특성의 PMOS와 NMOS 트랜지스터들로 이루어진 인버터에 각종 환경적인 변수들이 작용하여 출력 듀티비가 왜곡된 경우라도 별도의 외부 바이어스 전압 없이 내부 궤환 경로를 일종의 적응성 바이어스로 사용하여 정확한 50% 듀티비가 되도록 출력이 보정되어 간다.

도 6은 듀티비의 왜곡에 따른 효율의 변화를 설명하기 위한 것으로, 도시한 바와 같은 출력을 나타내는 스위칭 증폭기의 효율을 구하는 수학식들을 보인 것이다.

먼저, 전류 출력을 보면 도시된 바와 같은 파형을 가지는 출력의 직류 전류값과 직류 전압값을 통해 얻을 수 있는 출력 전력은 다음의 수학식 1과 같다.

여기서, V_dc와 I_dc는 각각 다음과 같이 정의된다.

상기 수학식에서 얻을 수 있는 효율은 다음의 수학식 3과 같다.

따라서, 듀티비가 50%인 경우 효율은 대략, 다음과 같이 구해질 수 있다.

즉, 듀티비가 50%인 경우 효율은 81.06%가 되며, 듀티비가 50%가 되지 않는 경우 급격히 낮아지게 된다.

도 7 내지 도 8은 궤환저항(R1)이 없는 도 3의 구조에 별도의 외부 바이어스 전압을 가한 후 몬테 카를로(Monte carlo) 시뮬레이션 방식으로 100가지 경우를 시뮬레이션한 경우를 보인 것으로, 임의의 환경 변화(부적절한 결합, 공정 편차 등)들에 대한 듀티 변화와 그 변화의 정도를 상이한 형태의 그래프들로 보인 것이다.

도 7은 듀티비 편차들을 보인 막대 그래프로서, 도시한 바와 같이 50.23% 듀티비를 중심으로 0.608%의 표준 편차로 편차들이 넓게 분포함을 알 수 있다.

도 8은 상기 각 시뮬레이션 결과들을 모두 표시하여 직선 그래프로 그린 것으로 이를 통해 매번 시뮬레이션을 실시할때 마다 편차가 상당히 크게 발생하고 있는 것을 알 수 있다. 도시된 경우에서 가장 나쁜 시뮬레이션 결과는 51.8%의 듀티비를 보이고 있으며, 이는 온도나 다른 환경 변화가 더 추가될 경우 더욱 왜곡될 수 있는 값이다. 상기 수학식 3을 이용하여 51.8%의 듀티비를 가지는 경우의 출력 효율을 계산하면 50%의 듀티비를 가지는 경우에 비해 약 1.9%의 효율 감소가 발생하게 됨을 알 수 있다.

도 9내지 도 10은 도 3에 도시한 바와 같이 외부 바이어스 전압 없이, 궤환저항을 가지는 인버터를 제 1단에 두고, 후속하는 제 2단 및 제 3단에 궤환저항이 없는 인버터를 다단 연결한 구조를 이용하여 몬테 카를로 시뮬레이션을 실시한 경우의 결과를 보인 것으로 역시 도 9는 막대 그래프 형태로 분산 정도를 나타내고, 도 10은 각 결과들을 직선 그래프 형태로 나타내어 편차들 확인할 수 있도록 한 것이다.

도 9에 도시한 결과를 도 7의 결과와 비교해 보면, 듀티비의 편차가 대단히 좁아지고 세밀해 졌음을 알 수 있다. 즉, 이 경우 듀티비는 49.93%가 중심이 되므로 기존의 50.23%에 비해 50%에 크게 근접하며, 표준 편차는 0.297%로 기존의 0.608%의 절반 이하임을 알 수 있다.

도 10은 상기 도 9에서 보인 결과를 개별로 나타낸 직선 그래프로서, 각 시뮬레이션 별 편차가 크게 줄어들어, 대부분의 결과들이 50% 듀티 근방에 집중되어 있음을 알 수 있다. 즉, 이는 듀티 사이클을 왜곡시키는 다양한 요인들이 발생하더라도 큰 변화 없이 50% 듀티비에 근접한 출력을 제공하여 효율을 높일 수 있다는 것을 의미한다. 도시된 가장 나쁜 결과의 듀티에서 약 0.03%의 출력 효율이 감소하므로, 이전의 1.9% 효율 감소에 비해 대단히 미비한 정도에 불과하다.

전술한 바와 같이 본 발명이 제안하는 궤환 저항을 더 부가한 CMOS 인버터를 포함한 드라이버를 이용하는 경우 효율이 높은 단일 구동형 드라이버 구현이 용이 하며, 이를 RF 전력 증폭기의 전치 증폭기로 이용하는 경우 대부분의 RF 전력 증폭기의 효율을 높여줄 수 있다.

전술한 바와 같이, 본 발명 정밀한 듀티 사이클을 가지는 고효율 전력 증폭기는 별도의 외부 바이어스 전압 없이도 부적합한 결합(mismatch), 공정 편차(process variation), 온도 변화를 포함하는 다양한 환경 변화에 능동적으로 대응하면서 가장 효율이 높은 듀티 사이클을 유지할 수 있도록 궤환 경로를 추가한 MOS 인버터를 포함하도록 구성함으로써, 이를 듀티 사이클의 왜곡을 자동 보정하는 고효율 드라이버로 사용할 수 있으며, 다양한 RF 전력 증폭기의 앞단에 배치하여 RF 전력 증폭기의 효율을 높일 수 있는 전치 증폭기로 사용할 수 있는 효과가 있다. 또한, 기존의 전치 증폭기 구조를 크게 변경시키거나 제조를 위해 복잡한 공정 조건이 요구되지 않으므로 비용과 시간의 부담 없이도 쉽게 구현이 가능한 효과가 있다.

Claims (4)

1. 한쌍의 금속 산화막 반도체(MOS) 트랜지스터들로 형성된 인버터를 포함하는 전력 증폭기에 있어서,

   상기 인버터의 입력과 출력 사이에 출력 전압에 따라 입력 전압을 조절하여 상기 인버터를 구성하는 MOS 트랜지스터의 동작 시점을 보정하는 궤환 경로를 더 구성한 것을 특징으로 하는 정밀한 듀티 사이클을 가지는 고효율 전력 증폭기.
2. 제 1항에 있어서, 상기 인버터의 입력과 출력 사이에 형성되는 궤환 경로는 병렬로 연결한 저항인 것을 특징으로 하는 정밀한 듀티 사이클을 가지는 고효율 전력 증폭기.
3. 제 2항에 있어서, 상기 저항의 값은 입력과 출력 신호의 전압 및 전류 크기의 비율, 외부 환경 변화에 대한 MOS 트랜지스터들의 동작 편차, 구동 속도, 그리고 왜곡에 대한 민감도 들 중 적어도 하나 이상을 고려하여 결정되는 것을 특징으로 하는 정밀한 듀티 사이클을 가지는 고효율 전력 증폭기.
4. 제 1항에 있어서, 상기 궤환 경로가 구성된 인버터 후단에 궤환 경로가 구성되거나 혹은 구성되지 않은 하나 이상의 인버터가 더 형성된 것을 특징으로 하는 정밀한 듀티 사이클을 가지는 고효율 전력 증폭기.

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