KR100784109B1 - 반도체 소자의 금속배선 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 금속 배선 형성 방법에 관한 것으로, 반도체 소자의 금속 배선을 형성 공정 시 플러그와 메탈 라인 형성을 위한 텅스텐막을 증착 한 후, 텅스텐막의 거칠기를 완화시키기 위하여 버퍼막을 증착한 후 CMP 공정을 진행하여 평탄화함으로써, 금속 배선의 거칠기를 제어하고 후속 포토 마스크 및 식각 공정을 안정되게 진행할 수 있는 반도체 소자의 금속 배선 형성 방법을 개시한다.
텅스텐, 거칠기, 금속 배선
Description
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a 내지 도 2d는 본 발명의 일실시 예에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 층간 절연막
102 : 드레인 콘택홀 103 : 콘택플러그막
104 : 금속 배선막 105 : 버퍼막
106 : 하드마스크막
본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 특히 텅스텐 표면의 거칠기를 제어하여 후속 포토 마스크 식각 공정을 용이하게 진행하는 반도체 소자의 금속배선 형성 방법에 관한 것이다.
일반적으로, 소자간이나 소자와 외부회로 사이를 전기적으로 접속시키기 위한 반도체소자의 배선은 소정의 콘택홀 및 비아홀을 배선재료로 매립하여 배선층을 형성한다. 또한, 낮은 저항을 필요로 하는 곳에는 금속배선을 형성한다.
최근들어 디자인 룰이 미세해짐에 따라 기존에 사용하던 금속 다마신 공정이 저항 증가등의 문제로 사용이 불가능해졌다. 이로 인하여 텅스텐을 라인 타입으로 형성하는 공정이 주로 사용된다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 다수의 셀(Cell)과 선택 트랜지스터들(Sel Tr)이 형성된 셀 영역과 트랜지스터(Tr)가 형성된 주변 회로 영역을 포함하는 반도체 기판(10) 상에 층간 절연막(11)이 형성된다. 이 후, 셀 영역의 콘택 플러그를 형성하기 위한 콘택홀(12)을 형성하고, 콘택홀(12)이 매립되도록 플러그 증착 공정을 진행하여 드레인 폴리 플러그막(13)을 형성한다.
도 1b를 참조하면, 주변 회로 영역의 금속 콘택을 형성하기 위하여 드레인 폴리 플러그막(13), 층간 절연막(11)을 식각하여 금속 콘택홀을 형성한 후, 금속 콘택홀을 금속 물질로 매립하여 금속 콘택(14)을 형성한다. 이 후, 전체 구조 상부에 금속 라인 형성을 위한 텅스텐막(15)을 증착한다.
도 1c를 참조하면, 텅스텐막(15) 상에 옥시나이트라이드막(16), α-카본 막(17), 및 질화막(18)을 순차적으로 적층하여 하드마스크막(19)을 형성한다. 이 후, 하드마스크막(19)을 패터닝한 후, 이를 이용한 식각 공정을 진행하여 반도체 소자의 금속 배선을 형성한다.
상술한 종래 기술에 따른 반도체 소자의 금속배선 형성 방법은 텅스텐막(15) 증착 공정 시 CVD 방법을 이용하여 형성하는데 텅스텐막(15)은 스텝 커버리지 (step coverage)는 우수하나, 표면이 매우 거칠어 패터닝 (pattering) 시에 선폭 (critical dimension;이하“CD”라 칭함) 변동 (fluctuation)이 발생하여 에칭 시에 CD 균일도 (uniformity)가 낮아지는 문제점이 발생한다.
이와 같은 현상이 발생되는 이유는 공정상 텅스텐막(15)의 성장이 기판 표면에서 핵 생성 과정을 거쳐 특정 결정립이 성장하는 과정에서 전형적인 주상 조직 (column structure)을 나타내기 때문이다. 이로 인하여 텅스텐막(15)의 거칠기를 감소시키기 위해서는 CMP공정이 추가되어야 하고, 후속 형성하는 하드 마스크막(19)을 특수한 막으로 형성하여야 하므로 공정 단계가 매우 복잡하게 진행된다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 금속 배선을 형성 공정 시 플러그와 메탈 라인 형성을 위한 텅스텐막을 증착 한 후, 텅스텐막의 거칠기를 완화시키기 위하여 버퍼막을 증착한 후 CMP 공정을 진행하여 평탄화함으로써, 금속 배선의 거칠기를 제어하고 후속 포토 마스크 및 식각 공정을 안정되게 진행할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 소자의 금속 배선 형성 방법은 반도체 기판상의 셀영역에 소스 및 드레인 선택 트랜지스터 및 복수의 메모리 셀로 구성된 셀 스트링을 형성하고, 주변 영역에 트랜지스터를 형성하는 단계와, 상기 셀 스트링 및 트랜지스터를 포함하는 기판 상에 층간 절연막을 형성하는 단계와, 상기 셀 영역의 드레인 선택 트랜지스터와 인접한 상기 층간 절연막을 식각하여 상기 기판상의 드레인 영역이 노출되는상기 드레인 콘택홀을 형성하는 단계와, 상기 드레인 콘택홀 상에 제1 도전막을 형성하는 단계와, 상기 주변 영역의 상기 트랜지스터와 인접한 상기 기판상의 접합영역이 노출되도록 금속 콘택홀을 형성하는 단계와, 상기 금속 콘택홀 및 상기 제1 도전막 상에 제2 도전막을 형성하는 단계, 및 상기 제2 도전막 상에 버퍼막을 형성하여 평탄화 공정을 수행하는 단계를 포함한다.
콘택 플러그막은 폴리 실리콘으로 형성하는 것이 바람직하다. 금속 배선막은 텅스텐으로 형성하는 것이 바람직하다. 텅스텐막은 CVD 또는 ALD 방식으로 형성하는 것이 바람직하다. 버퍼막은 산화막 또는 질화막 옥사이드 또는 옥시 질화막으로 형성하는 것이 바람직하다. 버퍼막은 500 내지 2000Å의 두께로 형성하는 것이 바람직하다. CMP 공정은 옥사이드 슬러리를 이용하여 실시하는 것이 바람직하다. 하드마스크막은 버퍼막과 같은 물질로 형성하는 것이 바람직하다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법의 바람직한 실시예에 대 하여 첨부한 도면을 참조하여 설명하면 다음과 같다. 설명에 앞서 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예에는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 진정한 기술적 보호 범위는 본원의 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 2a 내지 도 2d는 본 발명의 일실시 예에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 상에 소정의 게이트 형성 공정을 진행하여 셀 영역에는 다수의 메모리 셀들(Cell)과 셀렉트 트랜지스터(Sel Tr)들을 형성한다. 이때 다수의 메모리 셀들(Cell) 각각은 터널 산화막, 플로팅 게이트, 유전체막, 및 콘트롤 게이트가 순차적으로 적층된 구조를 갖는다. 또한 반도체 기판(100)의 주변 회로 영역에는 트랜지스터(Tr)를 형성한다.
이 후, 다수의 메모리 셀들(Cell)과 셀렉트 트랜지스터(Sel Tr) 및 트랜지스터(Tr)를 포함한 전체 구조 상에 층간 절연막(101)을 형성한다.
셀 영역의 셀렉트 트랜지스터(Sel Tr)들 간의 드레인 영역(미도시)이 노출되도록 층간 절연막(101)을 식각하여 드레인 콘택홀(102)을 형성한다. 이 후, 드레인 콘택홀(102)이 완전히 매립되도록 콘택 플러그막(103)을 증착한다. 콘택 플러그막(103)은 폴리실리콘을 이용하여 형성하는 것이 바람직하다.
도 2b를 참조하면, 주변회로 영역의 트랜지스터(Tr) 주변의 접합 영역이 노출되도록 콘택 플러그막(103)및 층간 절연막(101)을 순차적으로 식각하여 금속 콘택홀을 형성한다. 도면으로 도시되진 않았지만 금속 콘택홀을 형성한 후, 전체 구조 상에 금속 장벽층을 형성할 수 있다. 이 후, 금속 콘택홀이 완전히 매립되도록 금속 배선막(104)을 증착한다. 금속 배선막(104)은 텅스텐을 이용하여 형성하는 것이 바람직하다. 이때 텅스텐은 CVD 또는 ALD 방식으로 형성할 수 있다. 이 후, 금속 배선막(104)상에 후속 CMP 공정을 위한 버퍼막(105)을 형성한다. 버퍼막(105)은 산화막으로 형성하는 것이 바람직하다. 버퍼막(105)은 산화막 대신 질화막 옥사이드 또는 옥시 질화막으로 형성할 수 있다. 버퍼막(105)은 500 내지 2000Å의 두께로 형성하는 것이 바람직하다.
도 2c를 참조하면, 버퍼막(105)의 잔류물이 금속 배선막(104)의 표면에 잔류하여 거칠기가 완화되도록 CMP 공정을 진행한다. CMP 공정은 옥사이드 슬러리를 이용하여 실시하는 것이 바람직하다. 이때 CMP 공정은 금속 배선막(104)이 노출되지 않도록 진행하는 것이 바람직하다.
이 후, 평탄해진 버퍼막(105) 상부에 하드마스크막(106)을 형성한다. 이때 하드마스크막(106)은 버퍼막(105) 동일한 물질로 형성하는 것이 바람직하다.
도 2d를 참조하면, 포토 레지스트 패턴을 이용한 식각 공정으로 하드 마스크막(106) 및 금속 배선막(104)을 순차적으로 식각하여 금속 배선 패턴(104 내지 106)을 형성한다.
따라서 본 발명에 따르면 금속 콘택을 형성하기 위한 별도의 금속 CMP 공정 을 생략할 수 있고 텅스텐의 증착 방법에 상관 없이 금속 배선의 거칠기를 평탄화 할수 있다. 또한 후속 금속 배선을 패터닝하기 위한 포토 마스크 형성 공정시 안정적으로 패터닝할 수 있고 하드 마스크막을 단순화(α-카본층 생략) 할 수 있어 공정이 간단해 진다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 반도체 소자의 금속 배선을 형성 공정 시 플러그와 메탈 라인 형성을 위한 텅스텐막을 증착 한 후, 텅스텐막의 거칠기를 완화시키기 위하여 버퍼막을 증착한 후 CMP 공정을 진행하여 평탄화함으로써, 금속 콘택을 형성하기 위한 별도의 금속 CMP 공정을 생략할 수 있고 텅스텐의 증착 방법에 상관없이 금속 배선의 거칠기를 평탄화 할 수 있다. 또한 후속 금속 배선을 패터닝하기 위한 포토 마스크 형성 공정시 안정적으로 패터닝할 수 있고 하드 마스크막을 단순화 할 수 있어 공정이 간단해 진다.
Claims (8)
- 반도체 기판상의 셀영역에 소스 및 드레인 선택 트랜지스터 및 복수의 메모리 셀로 구성된 셀 스트링을 형성하고, 주변 영역에 트랜지스터를 형성하는 단계;상기 셀 스트링 및 트랜지스터를 포함하는 기판 상에 층간 절연막을 형성하는 단계;상기 드레인 선택 트랜지스터와 인접한 상기 층간 절연막을 식각하여 상기 기판상의 드레인 영역이 노출되는 드레인 콘택홀을 형성하는 단계;상기 드레인 콘택홀 상에 콘택 플러그막을 형성하는 단계;상기 주변 영역의 상기 트랜지스터와 인접한 상기 기판상의 접합영역이 노출되도록 금속 콘택홀을 형성하는 단계; 및상기 금속 콘택홀 및 상기 콘택 플러그막 상에 금속 배선막을 형성하는 단계;상기 금속 배선막 상에 버퍼막을 형성하여 평탄화 공정을 수행하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 콘택 플러그막은 폴리 실리콘으로 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 금속 배선막은 텅스텐막으로 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 3 항에 있어서,상기 텅스텐막은 CVD 또는 ALD 방식으로 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 버퍼막은 산화막 또는 질화막 옥사이드 또는 옥시 질화막으로 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 버퍼막은 500 내지 2000Å의 두께로 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 평탄화 공정은 옥사이드 슬러리를 이용하여 실시하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 평탄화 공정 이후,상기 버퍼막 상에 하드 마스크막을 형성하는 단계;상기 하드 마스크막, 상기 버퍼막, 상기 금속 배선막을 패터닝하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.
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2006
- 2006-10-31 KR KR1020060106364A patent/KR100784109B1/ko not_active IP Right Cessation
Patent Citations (4)
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