JPH1154639A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH1154639A JPH1154639A JP9212124A JP21212497A JPH1154639A JP H1154639 A JPH1154639 A JP H1154639A JP 9212124 A JP9212124 A JP 9212124A JP 21212497 A JP21212497 A JP 21212497A JP H1154639 A JPH1154639 A JP H1154639A
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Abstract
(57)【要約】
【課題】 高速での読出可能で、良好な電荷保持特性及
び良好なディスターブ特性を持つ不揮発性半導体記憶装
置を実現する。 【解決手段】 スプリットゲート型フラッシュメモリに
おいて、選択トランジスタのゲート絶縁膜5を厚くする
ことなく、フローティングゲート6の側面上部の角の酸
化膜を厚くする。
び良好なディスターブ特性を持つ不揮発性半導体記憶装
置を実現する。 【解決手段】 スプリットゲート型フラッシュメモリに
おいて、選択トランジスタのゲート絶縁膜5を厚くする
ことなく、フローティングゲート6の側面上部の角の酸
化膜を厚くする。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に電気的書込消去可能な不揮発性
半導体記憶装置及びその製造方法に関する。
の製造方法に関し、特に電気的書込消去可能な不揮発性
半導体記憶装置及びその製造方法に関する。
【0002】
【従来の技術】従来のフラッシュメモリを図18と図1
9を用いて説明する。図18は、従来のスプリットゲー
ト型フラッシュメモリの例を説明する断面図である(特
開平8−97304号)。また、図19は、従来のスタ
ック型フラッシュメモリの例を説明する図である(特開
平6−283721号)。スタック型フラッシュメモリ
が、もともと1個のトランジスタで1個のメモリセルを
構成しているのに対し、スプリットゲート型フラッシュ
メモリは、選択トランジスタ部とメモリセルトランジス
タ部との2個のトランジスタで構成されている。1は半
導体基板、2はフラッシュメモリセル部チャネル、4は
トンネル絶縁膜、5は選択ゲート絶縁膜、6はフローテ
ィングゲート、7は第1のポリ間絶縁膜、8は第2のポ
リ間絶縁膜、9はコントロールゲート、10はドレイ
ン、12は第3のシリコン酸化膜、13は第1のシリコ
ン酸化膜、17は第2のシリコン酸化膜、20は第7の
シリコン酸化膜である。
9を用いて説明する。図18は、従来のスプリットゲー
ト型フラッシュメモリの例を説明する断面図である(特
開平8−97304号)。また、図19は、従来のスタ
ック型フラッシュメモリの例を説明する図である(特開
平6−283721号)。スタック型フラッシュメモリ
が、もともと1個のトランジスタで1個のメモリセルを
構成しているのに対し、スプリットゲート型フラッシュ
メモリは、選択トランジスタ部とメモリセルトランジス
タ部との2個のトランジスタで構成されている。1は半
導体基板、2はフラッシュメモリセル部チャネル、4は
トンネル絶縁膜、5は選択ゲート絶縁膜、6はフローテ
ィングゲート、7は第1のポリ間絶縁膜、8は第2のポ
リ間絶縁膜、9はコントロールゲート、10はドレイ
ン、12は第3のシリコン酸化膜、13は第1のシリコ
ン酸化膜、17は第2のシリコン酸化膜、20は第7の
シリコン酸化膜である。
【0003】スプリットゲート型フラッシュメモリの利
点は、低レベル側のしきい値が選択トランジスタによっ
て決まっているという点にある。これにより、スプリッ
トゲート型フラッシュメモリは、スタック型フラッシュ
メモリのしきい値ばらつきに比べ、低レベル側のしきい
値ばらつきをかなり小さく抑えることができ、読み出し
電圧を容易に下げることができる。また、スプリットゲ
ート型フラッシュメモリでは、メモリセル部のしきい値
を十分ディプレッションになるように下げられるので、
セルサイズに対してオン電流を稼ぐことができ、高速で
の読出しを実現できる。
点は、低レベル側のしきい値が選択トランジスタによっ
て決まっているという点にある。これにより、スプリッ
トゲート型フラッシュメモリは、スタック型フラッシュ
メモリのしきい値ばらつきに比べ、低レベル側のしきい
値ばらつきをかなり小さく抑えることができ、読み出し
電圧を容易に下げることができる。また、スプリットゲ
ート型フラッシュメモリでは、メモリセル部のしきい値
を十分ディプレッションになるように下げられるので、
セルサイズに対してオン電流を稼ぐことができ、高速で
の読出しを実現できる。
【0004】スプリットゲート型フラッシュメモリは、
スタック型フラッシュメモリと異なり、フローティング
ゲート6とコントロールゲート9間の絶縁膜が2種類使
用される。スプリットゲート型フラッシュメモリは図1
8に示すように、フローティングゲート6の上面にはO
NO膜(シリコン酸化膜、シリコン窒化膜、シリコン酸
化膜の3層構造)、フローティングゲート6の側面には
シリコン酸化膜が形成される。これは、フローティング
ゲート6の側面をONO膜にすると、選択トランジスタ
のゲート絶縁膜5も同時にONO膜となってしまい、書
込消去を繰り返すうちに、選択トランジスタのゲート絶
縁膜5に電子がトラップされ、特性変動を起こすのを防
止するためである。
スタック型フラッシュメモリと異なり、フローティング
ゲート6とコントロールゲート9間の絶縁膜が2種類使
用される。スプリットゲート型フラッシュメモリは図1
8に示すように、フローティングゲート6の上面にはO
NO膜(シリコン酸化膜、シリコン窒化膜、シリコン酸
化膜の3層構造)、フローティングゲート6の側面には
シリコン酸化膜が形成される。これは、フローティング
ゲート6の側面をONO膜にすると、選択トランジスタ
のゲート絶縁膜5も同時にONO膜となってしまい、書
込消去を繰り返すうちに、選択トランジスタのゲート絶
縁膜5に電子がトラップされ、特性変動を起こすのを防
止するためである。
【0005】次に、従来のスプリットゲート型フラッシ
ュメモリの製造方法を、図20〜図24を用いて説明す
る。図20に示すように、第1導電型の半導体基板1に
素子分離領域(図示しない)を形成した後、約30nm
の第6のシリコン酸化膜18と、約300nmの第2の
シリコン酸化膜19を形成する。次に第2のシリコン窒
化膜19を第1のチャネル2及び第2のチャネル3とな
る領域上にのみ残してパターニングし、第2のシリコン
窒化膜19をマスクに砒素を注入してソース11及びド
レイン10を形成する。
ュメモリの製造方法を、図20〜図24を用いて説明す
る。図20に示すように、第1導電型の半導体基板1に
素子分離領域(図示しない)を形成した後、約30nm
の第6のシリコン酸化膜18と、約300nmの第2の
シリコン酸化膜19を形成する。次に第2のシリコン窒
化膜19を第1のチャネル2及び第2のチャネル3とな
る領域上にのみ残してパターニングし、第2のシリコン
窒化膜19をマスクに砒素を注入してソース11及びド
レイン10を形成する。
【0006】次に図21に示すように、熱酸化により、
ソース11及びドレイン10上に約100nmの第7の
シリコン酸化膜20を形成した後、第2のシリコン窒化
膜19及び第6のシリコン酸化膜18を除去する。
ソース11及びドレイン10上に約100nmの第7の
シリコン酸化膜20を形成した後、第2のシリコン窒化
膜19及び第6のシリコン酸化膜18を除去する。
【0007】次に図22に示すように、トンネル酸化膜
となる第1のシリコン酸化膜4及びフローティングゲー
トとなる第1の導電層6及びONO構造の第1のポリ間
絶縁膜7を形成し、第1のポリ間絶縁膜7及び第1の導
電層6を同時にパターニングし、第1のチャネル領域2
上にのみ残るようにする。次に、第1の導電層6の側面
及び前記第2のチャネル3を熱酸化する。
となる第1のシリコン酸化膜4及びフローティングゲー
トとなる第1の導電層6及びONO構造の第1のポリ間
絶縁膜7を形成し、第1のポリ間絶縁膜7及び第1の導
電層6を同時にパターニングし、第1のチャネル領域2
上にのみ残るようにする。次に、第1の導電層6の側面
及び前記第2のチャネル3を熱酸化する。
【0008】次に図23に示すように、コントロールゲ
ートとなる第2の導電層9を形成し、第1の導電層6及
び第1のポリ間絶縁膜7及び第2の導電層9を同時にエ
ッチングし、コントロールゲート9及びフローティング
ゲート6を形成する。
ートとなる第2の導電層9を形成し、第1の導電層6及
び第1のポリ間絶縁膜7及び第2の導電層9を同時にエ
ッチングし、コントロールゲート9及びフローティング
ゲート6を形成する。
【0009】
【発明が解決しようとする課題】しかしながら、上述し
た従来のスプリットゲート型のフラッシュメモリでは、
ONO膜7と第1の導電層6をエッチングした後の、第
1の導電層6の側面の酸化の際に、第1の導電層6の上
部が窒化膜で覆われている。この状態で酸化すると、図
24(図18のフローティングゲート上部の角を示す拡
大図)のように、第1の導電層6の端の角は、シリコン
酸化膜が薄くなり、かつ、鋭角に尖る。しかも、この角
の近くにONO膜7とシリコン酸化膜8の境界があるた
め、フローティングゲート6からのリークが増大し、電
荷保持やディスターブ特性が劣化するという問題があ
る。
た従来のスプリットゲート型のフラッシュメモリでは、
ONO膜7と第1の導電層6をエッチングした後の、第
1の導電層6の側面の酸化の際に、第1の導電層6の上
部が窒化膜で覆われている。この状態で酸化すると、図
24(図18のフローティングゲート上部の角を示す拡
大図)のように、第1の導電層6の端の角は、シリコン
酸化膜が薄くなり、かつ、鋭角に尖る。しかも、この角
の近くにONO膜7とシリコン酸化膜8の境界があるた
め、フローティングゲート6からのリークが増大し、電
荷保持やディスターブ特性が劣化するという問題があ
る。
【0010】従来のスプリットゲート型フラッシュメモ
リでは、上述した問題を解決するために、フローティン
グゲート6の側面のシリコン酸化膜を厚く形成し、フロ
ーティングゲート6の上端の角の部分でも、十分な膜厚
になるようにしなければならなかった。
リでは、上述した問題を解決するために、フローティン
グゲート6の側面のシリコン酸化膜を厚く形成し、フロ
ーティングゲート6の上端の角の部分でも、十分な膜厚
になるようにしなければならなかった。
【0011】しかし、フローティングゲート6の側面に
形成するシリコン酸化膜を厚くすると、フローティング
ゲート6からのリークは抑えられるが、同時に形成され
る選択トランジスタのゲート酸化膜5が厚くなり、オン
電流の低下を招いてしまうという問題があった。
形成するシリコン酸化膜を厚くすると、フローティング
ゲート6からのリークは抑えられるが、同時に形成され
る選択トランジスタのゲート酸化膜5が厚くなり、オン
電流の低下を招いてしまうという問題があった。
【0012】本発明の目的は、高速での読出可能で、良
好な電荷保持特性及び良好なディスターブ特性を実現し
た不揮発性半導体記憶装置とその製造方法を提供するこ
とにある。
好な電荷保持特性及び良好なディスターブ特性を実現し
た不揮発性半導体記憶装置とその製造方法を提供するこ
とにある。
【0013】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る不揮発性半導体記憶装置は、第1導電
型の半導体基板の主表面上に形成された、第2導電型の
ソース及びドレインと、前記ソース及び前記ドレインの
間に形成された第1のチャネル領域及び第2のチャネル
領域と、前記第1のチャネル領域上に形成されたトンネ
ル絶縁膜と、前記トンネル絶縁膜上に形成されたフロー
ティングゲートと、前記フローティングゲート上に形成
された第1のポリ間絶縁膜と、前記フローティングゲー
トの側面の一部に形成された第2のポリ間絶縁膜と、前
記第2のチャネル領域上に形成された選択ゲート絶縁膜
と、前記第1のポリ間絶縁膜及び前記第2のポリ間絶縁
膜及び前記選択ゲート絶縁膜に渡って形成されたコント
ロールゲートとを有し、前記第1のポリ間絶縁膜は、シ
リコン酸化膜及びシリコン窒化膜及びシリコン酸化膜の
3層構造であり、前記第2のポリ間絶縁膜は、前記第1
のポリ間絶縁膜と前記フローティングゲートの角で接し
ており、前記角における前記第2の絶縁膜の厚さは、前
記選択ゲート絶縁膜と同じ、もしくは前記選択ゲート絶
縁膜よりも厚くしたものである。
め、本発明に係る不揮発性半導体記憶装置は、第1導電
型の半導体基板の主表面上に形成された、第2導電型の
ソース及びドレインと、前記ソース及び前記ドレインの
間に形成された第1のチャネル領域及び第2のチャネル
領域と、前記第1のチャネル領域上に形成されたトンネ
ル絶縁膜と、前記トンネル絶縁膜上に形成されたフロー
ティングゲートと、前記フローティングゲート上に形成
された第1のポリ間絶縁膜と、前記フローティングゲー
トの側面の一部に形成された第2のポリ間絶縁膜と、前
記第2のチャネル領域上に形成された選択ゲート絶縁膜
と、前記第1のポリ間絶縁膜及び前記第2のポリ間絶縁
膜及び前記選択ゲート絶縁膜に渡って形成されたコント
ロールゲートとを有し、前記第1のポリ間絶縁膜は、シ
リコン酸化膜及びシリコン窒化膜及びシリコン酸化膜の
3層構造であり、前記第2のポリ間絶縁膜は、前記第1
のポリ間絶縁膜と前記フローティングゲートの角で接し
ており、前記角における前記第2の絶縁膜の厚さは、前
記選択ゲート絶縁膜と同じ、もしくは前記選択ゲート絶
縁膜よりも厚くしたものである。
【0014】また前記フローティングゲートへのリンの
注入量は、3E15/cm2以上である。
注入量は、3E15/cm2以上である。
【0015】また本発明に係る不揮発性半導体記憶装置
は、第1導電型の半導体基板の主表面上に形成された、
第2導電型のソース及びドレインと、前記ソース及び前
記ドレインの間に形成された第1のチャネル領域及び第
2のチャネル領域と、前記第1のチャネル領域上に形成
されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成
されたフローティングゲートと、前記フローティングゲ
ートの上面の一部に形成された第1のポリ間絶縁膜と、
前記フローティングゲートの上面の一部及び前記フロー
ティングゲートの側面の一部に形成された第2のポリ間
絶縁膜と、前記第2のチャネル領域上に形成された選択
ゲート絶縁膜と、前記第1のポリ間絶縁膜及び前記第2
のポリ間絶縁膜及び前記選択ゲート絶縁膜に渡って形成
されたコントロールゲートとを有し、前記第1のポリ間
絶縁膜は、シリコン酸化膜及びシリコン窒化膜及びシリ
コン酸化膜の3層構造であり、前記第1のポリ間絶縁膜
は、前記第2のポリ間絶縁膜と前記フローティングゲー
トの上面で接したものである。
は、第1導電型の半導体基板の主表面上に形成された、
第2導電型のソース及びドレインと、前記ソース及び前
記ドレインの間に形成された第1のチャネル領域及び第
2のチャネル領域と、前記第1のチャネル領域上に形成
されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成
されたフローティングゲートと、前記フローティングゲ
ートの上面の一部に形成された第1のポリ間絶縁膜と、
前記フローティングゲートの上面の一部及び前記フロー
ティングゲートの側面の一部に形成された第2のポリ間
絶縁膜と、前記第2のチャネル領域上に形成された選択
ゲート絶縁膜と、前記第1のポリ間絶縁膜及び前記第2
のポリ間絶縁膜及び前記選択ゲート絶縁膜に渡って形成
されたコントロールゲートとを有し、前記第1のポリ間
絶縁膜は、シリコン酸化膜及びシリコン窒化膜及びシリ
コン酸化膜の3層構造であり、前記第1のポリ間絶縁膜
は、前記第2のポリ間絶縁膜と前記フローティングゲー
トの上面で接したものである。
【0016】また前記フローティングゲートにおける第
1の側面及び第2の側面及び第3の側面は、前記第2の
ポリ間絶縁膜を介してコントロールゲートに覆われてお
り、前記フローティングゲートにおける第4の側面はコ
ントロールゲートに覆われておらず、前記フローティン
グゲートの上面において、前記フローティングゲートの
前記第1の側面及び前記第2の側面及び前記第3の側面
に接する端部は、前記第2のポリ間絶縁膜で覆われてお
り、前記第1のポリ間絶縁膜は、前記第2のポリ間絶縁
膜と前記フローティングゲートの上面で接するものであ
る。
1の側面及び第2の側面及び第3の側面は、前記第2の
ポリ間絶縁膜を介してコントロールゲートに覆われてお
り、前記フローティングゲートにおける第4の側面はコ
ントロールゲートに覆われておらず、前記フローティン
グゲートの上面において、前記フローティングゲートの
前記第1の側面及び前記第2の側面及び前記第3の側面
に接する端部は、前記第2のポリ間絶縁膜で覆われてお
り、前記第1のポリ間絶縁膜は、前記第2のポリ間絶縁
膜と前記フローティングゲートの上面で接するものであ
る。
【0017】また本発明に係る不揮発性半導体記憶装置
の製造方法は、第1導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上
にフローティングゲートとなる第1の導電層を形成する
工程と、前記第1の導電層に3E15/cm2以上のリ
ンを注入する工程と、前記第1の導電層上に第1のポリ
間絶縁膜を形成する工程と、前記第1のポリ間絶縁膜及
び前記第1の導電層をパターニングする工程と、前記第
1の導電層の側面に第2のポリ間絶縁膜を形成する工程
と、第2のチャネル領域上に選択ゲート絶縁膜を形成す
る工程と、前記選択ゲート絶縁膜及び前記第1のポリ間
絶縁膜上に、コントロールゲートとなる第2の導電層を
形成する工程と、前記第2の導電層及び前記第1のポリ
間絶縁膜及び前記第1の導電層をパターニングして、前
記フローティングゲート及び前記コントロールゲートを
形成する工程とを有するものである。
の製造方法は、第1導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上
にフローティングゲートとなる第1の導電層を形成する
工程と、前記第1の導電層に3E15/cm2以上のリ
ンを注入する工程と、前記第1の導電層上に第1のポリ
間絶縁膜を形成する工程と、前記第1のポリ間絶縁膜及
び前記第1の導電層をパターニングする工程と、前記第
1の導電層の側面に第2のポリ間絶縁膜を形成する工程
と、第2のチャネル領域上に選択ゲート絶縁膜を形成す
る工程と、前記選択ゲート絶縁膜及び前記第1のポリ間
絶縁膜上に、コントロールゲートとなる第2の導電層を
形成する工程と、前記第2の導電層及び前記第1のポリ
間絶縁膜及び前記第1の導電層をパターニングして、前
記フローティングゲート及び前記コントロールゲートを
形成する工程とを有するものである。
【0018】また本発明に係る不揮発性半導体記憶装置
の製造方法は、第1導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上
にフローティングゲートとなる第1の導電層を形成する
工程と、前記第1の導電層上に、第3のシリコン酸化膜
及び第1のシリコン窒化膜及び第3の導電層を順に形成
する工程と、前記第3のシリコン酸化膜及び、前記第1
のシリコン窒化膜及び、前記第3のの導電層をパターニ
ングする工程と、前記第3のシリコン酸化膜の側面及
び、前記第1のシリコン窒化膜の側面及び、前記第3の
導電層の側面に、第4のシリコン酸化膜からなる側壁を
形成する工程と、前記側壁をマスクにして前記第1の導
電層及び前記第3の導電層をエッチングする工程と、前
記側壁を除去する工程と、第2のチャネル領域上に選択
ゲート絶縁膜を形成する工程と、前記第1の導電層の側
面及び前記第1の導電層の上面の一部に第2のポリ間絶
縁膜を形成する工程と、前記第1の導電層上に第1のポ
リ間絶縁膜を形成する工程と、前記第3のシリコン酸化
膜上にコントロールゲートとなる第2の導電層を形成す
る工程と、前記第2の導電層及び前記第1のポリ間絶縁
膜及び前記第1の導電層をパターニングして、前記フロ
ーティングゲート及び前記コントロールゲートを形成す
る工程とを有するものである。
の製造方法は、第1導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上
にフローティングゲートとなる第1の導電層を形成する
工程と、前記第1の導電層上に、第3のシリコン酸化膜
及び第1のシリコン窒化膜及び第3の導電層を順に形成
する工程と、前記第3のシリコン酸化膜及び、前記第1
のシリコン窒化膜及び、前記第3のの導電層をパターニ
ングする工程と、前記第3のシリコン酸化膜の側面及
び、前記第1のシリコン窒化膜の側面及び、前記第3の
導電層の側面に、第4のシリコン酸化膜からなる側壁を
形成する工程と、前記側壁をマスクにして前記第1の導
電層及び前記第3の導電層をエッチングする工程と、前
記側壁を除去する工程と、第2のチャネル領域上に選択
ゲート絶縁膜を形成する工程と、前記第1の導電層の側
面及び前記第1の導電層の上面の一部に第2のポリ間絶
縁膜を形成する工程と、前記第1の導電層上に第1のポ
リ間絶縁膜を形成する工程と、前記第3のシリコン酸化
膜上にコントロールゲートとなる第2の導電層を形成す
る工程と、前記第2の導電層及び前記第1のポリ間絶縁
膜及び前記第1の導電層をパターニングして、前記フロ
ーティングゲート及び前記コントロールゲートを形成す
る工程とを有するものである。
【0019】また本発明に係る不揮発性半導体記憶装置
の製造方法は、第1導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上
にフローティングゲートとなる第1の導電層を形成する
工程と、前記第1の導電層上に第1のポリ間絶縁膜を形
成する工程と、前記第1のポリ間絶縁膜上にレジストを
塗布する工程と、前記レジストをパターニングする工程
と、前記レジストをマスクに前記第1の導電層及び前記
第1のポリ間絶縁膜をパターニングする工程と、前記レ
ジストをアッシングして細らせる工程と、前記レジスト
をマスクに前記第1のポリ間絶縁膜及び前記トンネル絶
縁膜をエッチングする工程と、前記レジストを剥離する
工程と、第2のチャネル上に選択ゲート絶縁膜及び、前
記第1の導電層の上面の一部及び前記第1の導電層の側
面に第2のポリ間絶縁膜を形成する工程と、前記第3の
シリコン酸化膜及び前記第1のポリ間絶縁膜上に、コン
トロールゲートとなる第2の導電層を形成する工程と、
前記第2の導電層及び前記第1のポリ間絶縁膜及び前記
第1の導電層をパターニングして、前記フローティング
ゲート及び前記コントロールゲートを形成する工程とを
有するものである。
の製造方法は、第1導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上
にフローティングゲートとなる第1の導電層を形成する
工程と、前記第1の導電層上に第1のポリ間絶縁膜を形
成する工程と、前記第1のポリ間絶縁膜上にレジストを
塗布する工程と、前記レジストをパターニングする工程
と、前記レジストをマスクに前記第1の導電層及び前記
第1のポリ間絶縁膜をパターニングする工程と、前記レ
ジストをアッシングして細らせる工程と、前記レジスト
をマスクに前記第1のポリ間絶縁膜及び前記トンネル絶
縁膜をエッチングする工程と、前記レジストを剥離する
工程と、第2のチャネル上に選択ゲート絶縁膜及び、前
記第1の導電層の上面の一部及び前記第1の導電層の側
面に第2のポリ間絶縁膜を形成する工程と、前記第3の
シリコン酸化膜及び前記第1のポリ間絶縁膜上に、コン
トロールゲートとなる第2の導電層を形成する工程と、
前記第2の導電層及び前記第1のポリ間絶縁膜及び前記
第1の導電層をパターニングして、前記フローティング
ゲート及び前記コントロールゲートを形成する工程とを
有するものである。
【0020】また本発明に係る不揮発性半導体記憶装置
の製造方法は、第1導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上
にフローティングゲートとなる第1の導電層を形成する
工程と、前記第1の導電層上に第3のシリコン酸化膜及
び第1のシリコン窒化膜及び第5のシリコン酸化膜及び
第3の導電層を順に形成する工程と、前記第3のシリコ
ン酸化膜及び前記第1のシリコン窒化膜及び前記第5の
シリコン酸化膜及び前記第3の導電層をパターニングす
る工程と、前記第3のシリコン酸化膜の側面及び前記第
1のシリコン窒化膜の側面及び前記第5のシリコン酸化
膜の側面及び前記第3の導電層の側面に、第4のシリコ
ン酸化膜からなる側壁を形成する工程と、前記側壁をマ
スクにして前記第1の導電層及び前記第3の導電層をエ
ッチングする工程と、前記側壁及び前記第5のシリコン
酸化膜を除去する工程と、第2のチャネル領域上に選択
ゲート絶縁膜を形成する工程と、前記第1の導電層の側
面及び前記第1の導電層の上面の一部に第2のポリ間絶
縁膜を形成する工程と、前記第1の導電層上に第1のポ
リ間絶縁膜を形成する工程と、前記第3のシリコン酸化
膜上にコントロールゲートとなる第2の導電層を形成す
る工程と、前記第2の導電層及び前記第1のポリ間絶縁
膜及び前記第1の導電層をパターニングして、前記フロ
ーティングゲート及び前記コントロールゲートを形成す
る工程とを有するものである。
の製造方法は、第1導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上
にフローティングゲートとなる第1の導電層を形成する
工程と、前記第1の導電層上に第3のシリコン酸化膜及
び第1のシリコン窒化膜及び第5のシリコン酸化膜及び
第3の導電層を順に形成する工程と、前記第3のシリコ
ン酸化膜及び前記第1のシリコン窒化膜及び前記第5の
シリコン酸化膜及び前記第3の導電層をパターニングす
る工程と、前記第3のシリコン酸化膜の側面及び前記第
1のシリコン窒化膜の側面及び前記第5のシリコン酸化
膜の側面及び前記第3の導電層の側面に、第4のシリコ
ン酸化膜からなる側壁を形成する工程と、前記側壁をマ
スクにして前記第1の導電層及び前記第3の導電層をエ
ッチングする工程と、前記側壁及び前記第5のシリコン
酸化膜を除去する工程と、第2のチャネル領域上に選択
ゲート絶縁膜を形成する工程と、前記第1の導電層の側
面及び前記第1の導電層の上面の一部に第2のポリ間絶
縁膜を形成する工程と、前記第1の導電層上に第1のポ
リ間絶縁膜を形成する工程と、前記第3のシリコン酸化
膜上にコントロールゲートとなる第2の導電層を形成す
る工程と、前記第2の導電層及び前記第1のポリ間絶縁
膜及び前記第1の導電層をパターニングして、前記フロ
ーティングゲート及び前記コントロールゲートを形成す
る工程とを有するものである。
【0021】本発明に係る不揮発性半導体記憶装置は、
フローティングゲートの上端の角の酸化が厚く形成され
ていながら、選択トランジスタのゲート酸化膜は薄くな
っているため、フローティングゲートからのリークを抑
えながら、大きなオン電流を得られ、良好な保持特性と
高速読出を兼ね備えたフラッシュメモリを得ることがで
きる。
フローティングゲートの上端の角の酸化が厚く形成され
ていながら、選択トランジスタのゲート酸化膜は薄くな
っているため、フローティングゲートからのリークを抑
えながら、大きなオン電流を得られ、良好な保持特性と
高速読出を兼ね備えたフラッシュメモリを得ることがで
きる。
【0022】また本発明に係る不揮発性半導体記憶装置
は、選択トランジスタのゲート酸化膜は薄い状態で、フ
ローティングゲートの上端の角の酸化膜を厚く形成さ
れ、さらにリークの生じやすいONO膜と酸化膜の境界
をフローティングゲートの上端の角から離れて形成され
ているため、フローティングゲートからのリークを抑え
ながら、大きなオン電流を得られ、良好な保持特性と高
速読出を兼ね備えたフラッシュメモリを得ることができ
る。
は、選択トランジスタのゲート酸化膜は薄い状態で、フ
ローティングゲートの上端の角の酸化膜を厚く形成さ
れ、さらにリークの生じやすいONO膜と酸化膜の境界
をフローティングゲートの上端の角から離れて形成され
ているため、フローティングゲートからのリークを抑え
ながら、大きなオン電流を得られ、良好な保持特性と高
速読出を兼ね備えたフラッシュメモリを得ることができ
る。
【0023】さらに本発明に係る不揮発性半導体記憶装
置の製造方法によれば、フローティングゲートへのリン
の注入量を多く(3E15/cm2以上)することによ
り、フローティングゲートの側面及び選択トランジスタ
のゲートを酸化する際に、増速酸化によってフローティ
ングゲートの側面が速く酸化され、選択トランジスタの
ゲート酸化膜を薄くしても、リークを抑えるだけの酸化
膜をフローティングゲートの上端の角につけることがで
きる。
置の製造方法によれば、フローティングゲートへのリン
の注入量を多く(3E15/cm2以上)することによ
り、フローティングゲートの側面及び選択トランジスタ
のゲートを酸化する際に、増速酸化によってフローティ
ングゲートの側面が速く酸化され、選択トランジスタの
ゲート酸化膜を薄くしても、リークを抑えるだけの酸化
膜をフローティングゲートの上端の角につけることがで
きる。
【0024】また本発明に係る不揮発性半導体記憶装置
の製造方法によれば、フローティングゲートの側面及び
選択トランジスタのゲートを酸化する際に、フローティ
ングゲートの上端の角の酸化を阻害しないように、フロ
ーティングゲート上面のONO膜を、フローティングゲ
ートの端から離して形成することができ、同時にリーク
を生じやすいONO膜との境界をフローティングゲート
の角から遠く形成できる。
の製造方法によれば、フローティングゲートの側面及び
選択トランジスタのゲートを酸化する際に、フローティ
ングゲートの上端の角の酸化を阻害しないように、フロ
ーティングゲート上面のONO膜を、フローティングゲ
ートの端から離して形成することができ、同時にリーク
を生じやすいONO膜との境界をフローティングゲート
の角から遠く形成できる。
【0025】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【0026】(実施形態1)図1は、本発明の実施形態
1を示す断面図である。
1を示す断面図である。
【0027】図1において、1は半導体基板、2はフラ
ッシュメモリセル部チャネル、3は選択トランジスタ部
チャネル、4はトンネル絶縁膜、5は選択ゲート絶縁
膜、6はフローティングゲート、7は第1のポリ間絶縁
膜、8は第2のポリ間絶縁膜、9はコントロールゲー
ト、10はドレイン、11はソースである。
ッシュメモリセル部チャネル、3は選択トランジスタ部
チャネル、4はトンネル絶縁膜、5は選択ゲート絶縁
膜、6はフローティングゲート、7は第1のポリ間絶縁
膜、8は第2のポリ間絶縁膜、9はコントロールゲー
ト、10はドレイン、11はソースである。
【0028】本発明の実施形態1では、選択トランジス
タのゲート酸化膜5を過度に厚くせずに(例えば約30
0Å)、フローティングゲート6の側面上部の角のシリ
コン酸化膜8を厚く形成している(例えば約400
Å)。このため、高いオン電流を保ちながら、フローテ
ィングゲート6からの電子のリークを抑えることができ
る。すなわち、高速での読出しと、良好な保持特性及び
良好なディスターブ特性を同時に備えたフラッシュメモ
リを得ることができる。
タのゲート酸化膜5を過度に厚くせずに(例えば約30
0Å)、フローティングゲート6の側面上部の角のシリ
コン酸化膜8を厚く形成している(例えば約400
Å)。このため、高いオン電流を保ちながら、フローテ
ィングゲート6からの電子のリークを抑えることができ
る。すなわち、高速での読出しと、良好な保持特性及び
良好なディスターブ特性を同時に備えたフラッシュメモ
リを得ることができる。
【0029】本発明の実施形態1に係る製造方法を図2
〜図5を用いて説明する。図2に示すように、半導体基
板1の主表面上に素子分離絶縁膜を形成した後、トンネ
ル酸化膜となる第1のシリコン酸化膜4及び、フローテ
ィングゲートとなる第1の導電層6を形成する。次に、
第1の導電層6にリンイオンを3E15/cm2以上注
入した後、第1の導電層6上に第1のポリ間絶縁膜7を
形成する。
〜図5を用いて説明する。図2に示すように、半導体基
板1の主表面上に素子分離絶縁膜を形成した後、トンネ
ル酸化膜となる第1のシリコン酸化膜4及び、フローテ
ィングゲートとなる第1の導電層6を形成する。次に、
第1の導電層6にリンイオンを3E15/cm2以上注
入した後、第1の導電層6上に第1のポリ間絶縁膜7を
形成する。
【0030】次に、図3に示すように、第1のポリ間絶
縁膜7及び第1の導電層6をパターニングする。このと
き、第1の導電層6が、後にチャネルとなる領域2を覆
い、かつ後に第2のチャネルとなる領域3を覆わないよ
うにする。
縁膜7及び第1の導電層6をパターニングする。このと
き、第1の導電層6が、後にチャネルとなる領域2を覆
い、かつ後に第2のチャネルとなる領域3を覆わないよ
うにする。
【0031】次に図4に示すように、第2のチャネル領
域3上に形成された第1のシリコン酸化膜4を除去した
後、第2のシリコン酸化膜5を形成する。このとき、第
1の導電層6の側面に、第2のポリ間絶縁膜8が形成さ
れ、選択トランジスタのチャネルとなる第2のチャネル
領域3上に、選択ゲート酸化膜5が形成される。この選
択ゲート酸化膜5の厚さは、300Å程度が望ましい。
次にコントロールゲートとなる第2の導電層9を形成す
る。次に、第2の導電層9及び前記第1のポリ間絶縁膜
7及び前記第1の導電層6をパターニングして、コント
ロールゲート9とフローティングゲート6を形成する。
域3上に形成された第1のシリコン酸化膜4を除去した
後、第2のシリコン酸化膜5を形成する。このとき、第
1の導電層6の側面に、第2のポリ間絶縁膜8が形成さ
れ、選択トランジスタのチャネルとなる第2のチャネル
領域3上に、選択ゲート酸化膜5が形成される。この選
択ゲート酸化膜5の厚さは、300Å程度が望ましい。
次にコントロールゲートとなる第2の導電層9を形成す
る。次に、第2の導電層9及び前記第1のポリ間絶縁膜
7及び前記第1の導電層6をパターニングして、コント
ロールゲート9とフローティングゲート6を形成する。
【0032】次に図5に示すように、コントロールゲー
ト9をマスクに砒素イオンを注入し、ソース11及びド
レイン10を形成する。
ト9をマスクに砒素イオンを注入し、ソース11及びド
レイン10を形成する。
【0033】(実施形態2)図6は、本発明の実施形態
2を示す断面図である。図6に示す本発明の実施形態2
では、フローティングゲート6上に形成されたONO膜
(第1のポリ間絶縁膜)7が、フローティングゲート6
の端よりも内側になるように形成されている。フローテ
ィングゲート6の上部の角からONO膜7の端に掛け
て、フローティングゲート6の側面酸化膜(第2のポリ
間絶縁膜)8によって覆われている。
2を示す断面図である。図6に示す本発明の実施形態2
では、フローティングゲート6上に形成されたONO膜
(第1のポリ間絶縁膜)7が、フローティングゲート6
の端よりも内側になるように形成されている。フローテ
ィングゲート6の上部の角からONO膜7の端に掛け
て、フローティングゲート6の側面酸化膜(第2のポリ
間絶縁膜)8によって覆われている。
【0034】このため、フローティングゲート6の上部
の角の酸化の際に、従来のスプリットゲート型フラッシ
ュメモリでは生じていたONO膜中の窒化膜による酸化
の阻害がなくなり、従来のスプリットゲート型フラッシ
ュメモリに比べて厚い酸化膜が形成されている。例え
ば、選択トランジスタのゲート酸化膜3が約300Åで
ある場合に、フローティングゲート6の角に形成された
シリコン酸化膜厚が約400Åとなる。
の角の酸化の際に、従来のスプリットゲート型フラッシ
ュメモリでは生じていたONO膜中の窒化膜による酸化
の阻害がなくなり、従来のスプリットゲート型フラッシ
ュメモリに比べて厚い酸化膜が形成されている。例え
ば、選択トランジスタのゲート酸化膜3が約300Åで
ある場合に、フローティングゲート6の角に形成された
シリコン酸化膜厚が約400Åとなる。
【0035】さらに、リークの生じやすいONO膜7と
側面酸化膜8の境界面が、電界の集中しやすいフローテ
ィングゲート6の角から離れているため、従来のスプリ
ットゲート型フラッシュメモリよりも、フローティング
ゲートからの電子のリークが少ない。
側面酸化膜8の境界面が、電界の集中しやすいフローテ
ィングゲート6の角から離れているため、従来のスプリ
ットゲート型フラッシュメモリよりも、フローティング
ゲートからの電子のリークが少ない。
【0036】本発明の実施形態2に係る不揮発性半導体
記憶装置の製造方法を図7〜図12を用いて説明する。
図7に示すように、半導体基板1の主表面上に素子分離
絶縁膜を形成した後、トンネル酸化膜となる第1のシリ
コン酸化膜4及びフローティングゲートとなる第1の導
電層6を形成する。次に、第1の導電層6にリンイオン
を注入した後、第3のシリコン酸化膜12及び第1のシ
リコン窒化膜13及び第3の導電層14を形成する。こ
のとき、第1のシリコン窒化膜13と第3の導電層14
の間に、酸化膜を挾んでも良い。
記憶装置の製造方法を図7〜図12を用いて説明する。
図7に示すように、半導体基板1の主表面上に素子分離
絶縁膜を形成した後、トンネル酸化膜となる第1のシリ
コン酸化膜4及びフローティングゲートとなる第1の導
電層6を形成する。次に、第1の導電層6にリンイオン
を注入した後、第3のシリコン酸化膜12及び第1のシ
リコン窒化膜13及び第3の導電層14を形成する。こ
のとき、第1のシリコン窒化膜13と第3の導電層14
の間に、酸化膜を挾んでも良い。
【0037】次に図8に示すように、第3の導電層14
及び第1のシリコン窒化膜13及び第3のシリコン酸化
膜12をパターニングする。次に、第4のシリコン酸化
膜15を形成し、異方性エッチングにより第3の導電層
14及び第1のシリコン窒化膜13及び第3のシリコン
酸化膜12の側面に第4のシリコン酸化膜からなる第1
の側壁15を形成する。
及び第1のシリコン窒化膜13及び第3のシリコン酸化
膜12をパターニングする。次に、第4のシリコン酸化
膜15を形成し、異方性エッチングにより第3の導電層
14及び第1のシリコン窒化膜13及び第3のシリコン
酸化膜12の側面に第4のシリコン酸化膜からなる第1
の側壁15を形成する。
【0038】次に図9に示すように、第1の側壁15を
マスクに第1の導電層6及び第3の導電層14をエッチ
ングする。このとき、第1の導電層6の一方の端が、後
に第1のチャネルとなる領域2を覆うようにパターニン
グする。
マスクに第1の導電層6及び第3の導電層14をエッチ
ングする。このとき、第1の導電層6の一方の端が、後
に第1のチャネルとなる領域2を覆うようにパターニン
グする。
【0039】次に図10に示すように、第1の側壁15
を除去した後、第2のシリコン酸化膜17からなる選択
ゲート酸化膜3及び第2のポリ間絶縁膜を形成する。同
時に、フローティングゲート6の上部には、第3のシリ
コン酸化膜及び第1のシリコン窒化膜及び第2のシリコ
ン酸化膜17からなる第1のポリ間絶縁膜7が形成され
る。このとき、第2のシリコン酸化17膜の形成方法
は、熱酸化でもCVDでもよいし、その2つの組み合わ
せでも良い。
を除去した後、第2のシリコン酸化膜17からなる選択
ゲート酸化膜3及び第2のポリ間絶縁膜を形成する。同
時に、フローティングゲート6の上部には、第3のシリ
コン酸化膜及び第1のシリコン窒化膜及び第2のシリコ
ン酸化膜17からなる第1のポリ間絶縁膜7が形成され
る。このとき、第2のシリコン酸化17膜の形成方法
は、熱酸化でもCVDでもよいし、その2つの組み合わ
せでも良い。
【0040】次に図11に示すように、コントロールゲ
ートとなる第2の導電層9を形成し、第2の導電層9及
び第1のポリ間絶縁膜7及び第2のポリ間絶縁膜8及び
第1の導電層6を同時にパターニングし、コントロール
ゲート9とフローティングゲート6を形成する。
ートとなる第2の導電層9を形成し、第2の導電層9及
び第1のポリ間絶縁膜7及び第2のポリ間絶縁膜8及び
第1の導電層6を同時にパターニングし、コントロール
ゲート9とフローティングゲート6を形成する。
【0041】次に図12に示すように、コントロールゲ
ート9をマスクに、砒素イオンを注入し、ソース11及
びドレイン10を形成する。
ート9をマスクに、砒素イオンを注入し、ソース11及
びドレイン10を形成する。
【0042】本発明の実施形態2に係る別の製造方法を
図13〜図17を用いて説明する。図13に示すよう
に、半導体基板1の主表面上に素子分離絶縁膜を形成し
た後、トンネル酸化膜となる第1のシリコン酸化膜4及
びフローティングゲートとなる第1の導電層6を形成す
る。次に、第1の導電層6にリンイオンを注入した後、
第1のポリ間絶縁膜7を形成する。第1のポリ間絶縁膜
7はシリコン酸化膜及びシリコン窒化膜及びシリコン酸
化膜のONO構造になっている。
図13〜図17を用いて説明する。図13に示すよう
に、半導体基板1の主表面上に素子分離絶縁膜を形成し
た後、トンネル酸化膜となる第1のシリコン酸化膜4及
びフローティングゲートとなる第1の導電層6を形成す
る。次に、第1の導電層6にリンイオンを注入した後、
第1のポリ間絶縁膜7を形成する。第1のポリ間絶縁膜
7はシリコン酸化膜及びシリコン窒化膜及びシリコン酸
化膜のONO構造になっている。
【0043】次に図14に示すように、第1のポリ間絶
縁膜7及び第1の導電層6をパターニングする。このと
き、第1の導電層6の一方の端が、後に第1のチャネル
となる領域2上を覆うようにパターニングする。次に、
第1のポリ間絶縁膜7及び第1の導電層6をパターニン
グする際に用いたレジスト19を、プラズマアッシング
によって例えば300Å程度細らせる。
縁膜7及び第1の導電層6をパターニングする。このと
き、第1の導電層6の一方の端が、後に第1のチャネル
となる領域2上を覆うようにパターニングする。次に、
第1のポリ間絶縁膜7及び第1の導電層6をパターニン
グする際に用いたレジスト19を、プラズマアッシング
によって例えば300Å程度細らせる。
【0044】次に図15に示すように、レジスト16を
マスクに、異方性エッチングを行い、第1のポリ間絶縁
膜7をパターニングする。次に、レジスト16を除去し
た後、第2のシリコン酸化膜17を形成する。このと
き、第1の導電層6の側面及び上面の端部に、第1のポ
リ間絶縁膜7に接して、第2のポリ間絶縁膜8が形成さ
れ、選択トランジスタのチャネルとなる第2のチャネル
領域に3、選択ゲート酸化膜5が形成される。第2のシ
リコン酸化膜17の形成方法は、熱酸化でもCVDでも
よいし、その2つの組み合わせでも良い。
マスクに、異方性エッチングを行い、第1のポリ間絶縁
膜7をパターニングする。次に、レジスト16を除去し
た後、第2のシリコン酸化膜17を形成する。このと
き、第1の導電層6の側面及び上面の端部に、第1のポ
リ間絶縁膜7に接して、第2のポリ間絶縁膜8が形成さ
れ、選択トランジスタのチャネルとなる第2のチャネル
領域に3、選択ゲート酸化膜5が形成される。第2のシ
リコン酸化膜17の形成方法は、熱酸化でもCVDでも
よいし、その2つの組み合わせでも良い。
【0045】次に図16に示すように、コントロールゲ
ートとなる第2の導電層9を形成し、第2の導電層9及
び第1のポリ間絶縁膜7及び第2のポリ間絶縁膜8及び
第1の導電層6を同時にパターニングし、コントロール
ゲート9とフローティングゲート6を形成する。
ートとなる第2の導電層9を形成し、第2の導電層9及
び第1のポリ間絶縁膜7及び第2のポリ間絶縁膜8及び
第1の導電層6を同時にパターニングし、コントロール
ゲート9とフローティングゲート6を形成する。
【0046】次に図17に示すように、コントロールゲ
ート9をマスクに、砒素イオンを注入し、ソース11及
びドレイン10を形成する。
ート9をマスクに、砒素イオンを注入し、ソース11及
びドレイン10を形成する。
【0047】
【発明の効果】以上説明したように本発明によれば、高
速での読み出しと良好な保持特性を兼ね備えた不揮発性
半導体記憶装置を得ることができる。
速での読み出しと良好な保持特性を兼ね備えた不揮発性
半導体記憶装置を得ることができる。
【図1】本発明の実施形態1を示す断面図である。
【図2】本発明の実施形態1に係る製造方法を工程順に
示す断面図である。
示す断面図である。
【図3】本発明の実施形態1に係る製造方法を工程順に
示す断面図である。
示す断面図である。
【図4】本発明の実施形態1に係る製造方法を工程順に
示す断面図である。
示す断面図である。
【図5】本発明の実施形態1に係る製造方法を工程順に
示す断面図である。
示す断面図である。
【図6】本発明の実施形態2を示す断面図である。
【図7】本発明の実施形態2に係る製造方法を工程順に
示す断面図である。
示す断面図である。
【図8】本発明の実施形態2に係る製造方法を工程順に
示す断面図である。
示す断面図である。
【図9】本発明の実施形態2に係る製造方法を工程順に
示す断面図である。
示す断面図である。
【図10】本発明の実施形態2に係る製造方法を工程順
に示す断面図である。
に示す断面図である。
【図11】本発明の実施形態2に係る製造方法を工程順
に示す断面図である。
に示す断面図である。
【図12】本発明の実施形態2に係る製造方法を工程順
に示す断面図である。
に示す断面図である。
【図13】本発明の実施形態2に係る別の製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図14】本発明の実施形態2に係る別の製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図15】本発明の実施形態2に係る別の製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図16】本発明の実施形態2に係る別の製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図17】本発明の実施形態2に係る別の製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図18】従来のスプリットゲート型フラッシュメモリ
を示す断面図である。
を示す断面図である。
【図19】従来のスタック型フラッシュメモリを示す断
面図である。
面図である。
【図20】従来のスプリットゲート型フラッシュメモリ
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図21】従来のスプリットゲート型フラッシュメモリ
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図22】従来のスプリットゲート型フラッシュメモリ
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図23】従来のスプリットゲート型フラッシュメモリ
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
【図24】従来のスプリットゲート型フラッシュメモリ
の製造方法を工程順に示す断面図である。
の製造方法を工程順に示す断面図である。
1 半導体基板 2 フラッシュメモリセル部チャネル 3 選択トランジスタ部チャネル 4 トンネル絶縁膜(第1のシリコン酸化膜) 5 選択ゲート絶縁膜(第2のシリコン酸化膜) 6 フローティングゲート 7 第1のポリ間絶縁膜(ONO膜) 8 第2のポリ間絶縁膜(第2のシリコン酸化膜) 9 コントロールゲート(第2の導電層) 10 ドレイン 11 ソース 12 第3のシリコン酸化膜 13 第1のシリコン窒化膜 14 第3の導電層 15 第1の側壁(第4のシリコン酸化膜) 16 レジスト 17 第2のシリコン酸化膜 18 第6のシリコン酸化膜 19 第2のシリコン窒化膜 20 第7のシリコン酸化膜
Claims (8)
- 【請求項1】 第1導電型の半導体基板の主表面上に形
成された第2導電型のソース及びドレインと、 前記ソース及び前記ドレインの間に形成された第1のチ
ャネル領域及び第2のチャネル領域と、 前記第1のチャネル領域上に形成されたトンネル絶縁膜
と、 前記トンネル絶縁膜上に形成されたフローティングゲー
トと、 前記フローティングゲート上に形成された第1のポリ間
絶縁膜と、 前記フローティングゲートの側面の一部に形成された第
2のポリ間絶縁膜と、 前記第2のチャネル領域上に形成された選択ゲート絶縁
膜と、 前記第1のポリ間絶縁膜及び前記第2のポリ間絶縁膜及
び前記選択ゲート絶縁膜に渡って形成されたコントロー
ルゲートとを有し、 前記第1のポリ間絶縁膜は、シリコン酸化膜,シリコン
窒化膜及びシリコン酸化膜の3層構造であり、 前記第2のポリ間絶縁膜は、前記第1のポリ間絶縁膜と
前記フローティングゲートの角で接しており、前記角に
おける前記第2の絶縁膜の厚さは、前記選択ゲート絶縁
膜と同じ、もしくは前記選択ゲート絶縁膜よりも厚いも
のであることを特徴とする不揮発性半導体記憶装置。 - 【請求項2】 前記フローティングゲートへのリンの注
入量は、3E15/cm2以上であることを特徴とする
請求項1に記載の不揮発性半導体記憶装置。 - 【請求項3】 第1導電型の半導体基板の主表面上に形
成された第2導電型のソース及びドレインと、 前記ソース及び前記ドレインの間に形成された第1のチ
ャネル領域及び第2のチャネル領域と、 前記第1のチャネル領域上に形成されたトンネル絶縁膜
と、 前記トンネル絶縁膜上に形成されたフローティングゲー
トと、 前記フローティングゲートの上面の一部に形成された第
1のポリ間絶縁膜と、 前記フローティングゲートの上面の一部及び前記フロー
ティングゲートの側面の一部に形成された第2のポリ間
絶縁膜と、 前記第2のチャネル領域上に形成された選択ゲート絶縁
膜と、 前記第1のポリ間絶縁膜及び前記第2のポリ間絶縁膜及
び前記選択ゲート絶縁膜に渡って形成されたコントロー
ルゲートとを有し、 前記第1のポリ間絶縁膜は、シリコン酸化膜,シリコン
窒化膜及びシリコン酸化膜の3層構造であり、 前記第1のポリ間絶縁膜は、前記第2のポリ間絶縁膜と
前記フローティングゲートの上面で接したものであるこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項4】 前記フローティングゲートにおける第1
の側面及び第2の側面及び第3の側面は、前記第2のポ
リ間絶縁膜を介してコントロールゲートに覆われてお
り、 前記フローティングゲートにおける第4の側面は、コン
トロールゲートに覆われておらず、前記フローティング
ゲートの上面において、前記フローティングゲートの前
記第1の側面及び前記第2の側面及び前記第3の側面に
接する端部は、前記第2のポリ間絶縁膜で覆われてお
り、 前記第1のポリ間絶縁膜は、前記第2のポリ間絶縁膜と
前記フローティングゲートの上面で接するものであるこ
とを特徴とする請求項3に記載の不揮発性半導体記憶装
置。 - 【請求項5】 第1導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜上にフローティングゲートとなる第
1の導電層を形成する工程と、 前記第1の導電層に3E15/cm2以上のリンを注入
する工程と、 前記第1の導電層上に第1のポリ間絶縁膜を形成する工
程と、 前記第1のポリ間絶縁膜及び前記第1の導電層をパター
ニングする工程と、 前記第1の導電層の側面に第2のポリ間絶縁膜を形成す
る工程と、 第2のチャネル領域上に選択ゲート絶縁膜を形成する工
程と、 前記選択ゲート絶縁膜及び前記第1のポリ間絶縁膜上
に、コントロールゲートとなる第2の導電層を形成する
工程と、 前記第2の導電層及び前記第1のポリ間絶縁膜及び前記
第1の導電層をパターニングして、前記フローティング
ゲート及び前記コントロールゲートを形成する工程とを
有することを特徴とする不揮発性半導体記憶装置の製造
方法。 - 【請求項6】 第1導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜上にフローティングゲートとなる第
1の導電層を形成する工程と、 前記第1の導電層上に、第3のシリコン酸化膜及び第1
のシリコン窒化膜及び第3の導電層を順に形成する工程
と、 前記第3のシリコン酸化膜及び、前記第1のシリコン窒
化膜及び、前記第3のの導電層をパターニングする工程
と、 前記第3のシリコン酸化膜の側面及び、前記第1のシリ
コン窒化膜の側面及び、前記第3の導電層の側面に、第
4のシリコン酸化膜からなる側壁を形成する工程と、 前記側壁をマスクにして前記第1の導電層及び前記第3
の導電層をエッチングする工程と、 前記側壁を除去する工程と、 第2のチャネル領域上に選択ゲート絶縁膜を形成する工
程と、 前記第1の導電層の側面及び前記第1の導電層の上面の
一部に第2のポリ間絶縁膜を形成する工程と、 前記第1の導電層上に第1のポリ間絶縁膜を形成する工
程と、 前記第3のシリコン酸化膜上にコントロールゲートとな
る第2の導電層を形成する工程と、 前記第2の導電層及び前記第1のポリ間絶縁膜及び前記
第1の導電層をパターニングして、前記フローティング
ゲート及び前記コントロールゲートを形成する工程とを
有することを特徴とする不揮発性半導体記憶装置の製造
方法。 - 【請求項7】 第1導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜上にフローティングゲートとなる第
1の導電層を形成する工程と、 前記第1の導電層上に第1のポリ間絶縁膜を形成する工
程と、前記第1のポリ間絶縁膜上にレジストを塗布する
工程と、 前記レジストをパターニングする工程と、 前記レジストをマスクに前記第1の導電層及び前記第1
のポリ間絶縁膜をパターニングする工程と、 前記レジストをアッシングして細らせる工程と、 前記レジストをマスクに前記第1のポリ間絶縁膜及び前
記トンネル絶縁膜をエッチングする工程と、前記レジス
トを剥離する工程と、 第2のチャネル上に選択ゲート絶縁膜及び、前記第1の
導電層の上面の一部及び前記第1の導電層の側面に第2
のポリ間絶縁膜を形成する工程と、 前記第3のシリコン酸化膜及び前記第1のポリ間絶縁膜
上に、コントロールゲートとなる第2の導電層を形成す
る工程と、 前記第2の導電層及び前記第1のポリ間絶縁膜及び前記
第1の導電層をパターニングして、前記フローティング
ゲート及び前記コントロールゲートを形成する工程とを
有することを特徴とする不揮発性半導体記憶装置の製造
方法。 - 【請求項8】 第1導電型の半導体基板の主表面上にト
ンネル絶縁膜を形成する工程と、 前記トンネル絶縁膜上にフローティングゲートとなる第
1の導電層を形成する工程と、 前記第1の導電層上に第3のシリコン酸化膜及び第1の
シリコン窒化膜及び第5のシリコン酸化膜及び第3の導
電層を順に形成する工程と、 前記第3のシリコン酸化膜及び前記第1のシリコン窒化
膜及び前記第5のシリコン酸化膜及び前記第3の導電層
をパターニングする工程と、 前記第3のシリコン酸化膜の側面及び前記第1のシリコ
ン窒化膜の側面及び前記第5のシリコン酸化膜の側面及
び前記第3の導電層の側面に、第4のシリコン酸化膜か
らなる側壁を形成する工程と、 前記側壁をマスクにして前記第1の導電層及び前記第3
の導電層をエッチングする工程と、 前記側壁及び前記第5のシリコン酸化膜を除去する工程
と、第2のチャネル領域上に選択ゲート絶縁膜を形成す
る工程と、 前記第1の導電層の側面及び前記第1の導電層の上面の
一部に第2のポリ間絶縁膜を形成する工程と、 前記第1の導電層上に第1のポリ間絶縁膜を形成する工
程と、 前記第3のシリコン酸化膜上にコントロールゲートとな
る第2の導電層を形成する工程と、 前記第2の導電層及び前記第1のポリ間絶縁膜及び前記
第1の導電層をパターニングして、前記フローティング
ゲート及び前記コントロールゲートを形成する工程とを
有することを特徴とする不揮発性半導体記憶装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21212497A JP3298469B2 (ja) | 1997-08-06 | 1997-08-06 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21212497A JP3298469B2 (ja) | 1997-08-06 | 1997-08-06 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1154639A true JPH1154639A (ja) | 1999-02-26 |
JP3298469B2 JP3298469B2 (ja) | 2002-07-02 |
Family
ID=16617290
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21212497A Expired - Fee Related JP3298469B2 (ja) | 1997-08-06 | 1997-08-06 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3298469B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004111891A (ja) * | 2002-09-19 | 2004-04-08 | Anam Semiconductor Inc | スプリットゲートフラッシュメモリセル及びその製造方法 |
US6897515B2 (en) | 2000-07-11 | 2005-05-24 | Sanyo Electric Co., Ltd. | Semiconductor memory and semiconductor device |
-
1997
- 1997-08-06 JP JP21212497A patent/JP3298469B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6897515B2 (en) | 2000-07-11 | 2005-05-24 | Sanyo Electric Co., Ltd. | Semiconductor memory and semiconductor device |
JP2004111891A (ja) * | 2002-09-19 | 2004-04-08 | Anam Semiconductor Inc | スプリットゲートフラッシュメモリセル及びその製造方法 |
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Publication number | Publication date |
---|---|
JP3298469B2 (ja) | 2002-07-02 |
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