KR20060104023A - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 BiMOS 트랜지스터에서 필드 영역에 형성된 드리프트 영역의 폭에 따라 채널 영역의 단위 폭당 흐르는 포화전류(Ids)의 양이 변하는 것을 방지하여, 험프(hump) 및 불규칙적인 문턱전압 특성을 개선시킬 수 있는 반도체 소자 및 그 제조방법을 제공하기 위한 것으로서, 이를 위해 본 발명에서는 액티브 영역 및 필드 영역으로 정의된 기판과, 상기 기판 상에 형성된 게이트 전극과, 상기 게이트 전극의 양측으로 노출된 상기 기판에 상기 게이트 전극이 신장된 방향으로 상기 액티브 영역과 같은 폭을 갖도록 형성된 제1 드리프트 영역과, 상기 제1 드리프트 영역 내에 형성된 접합영역을 포함하는 반도체 소자를 제공한다.
BiMOS, 채널 영역, 드리프트 영역, 폭, 험프
Description
도 1은 본 발명의 바람직한 실시예에 따른 고전압용 BiMOS 트랜지스터를 도시한 평면도.
도 2는 도 1에 도시된 'I-I' 절취선을 따라 도시한 단면도.
도 3a 내지 도 3d는 도 2의 제조방법을 설명하기 위해 도시한 공정단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 웰
11 : N- 드리프트
12 : P- 드리프트
13 : 필드 산화막
14 : 게이트 절연막
15 : 폴리 실리콘막
16 : 게이트 전극
17 : N+ 접합영역
18 : P+ 접합영역
A : 액티브 영역
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 40V 이상의 항복전압(Break Voltage, BV)을 갖는 방향성(directional) 구조의 고전압용 BiMOS(Bipolar Metal Oxide Semiconductor) 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로, 0.18㎛급에서 40V 이상의 항복전압을 갖기 위해 고전압용 BiMOS 트랜지스터는, 반도체 기판에 일정 깊이로 저농도의 드리프트(drift) 영역을 형성한다. 이때, 드리프트 영역은 액티브 영역(active region)보다 더 큰 폭을 갖고 형성된다. 이에 따라, 액티브 영역을 벗어나 필드(field) 영역에 형성된 드리프트 영역에 불필요한 포화전류(Ids)가 흘러, 필드 영역의 기판에도 불필요한 채널 영역이 형성된다. 이러한 불필요한 채널 영역의 형성은 전체적인 채널 영역의 폭을 증가시킨다.
결국, 필드 영역에 형성된 드리프트 영역의 폭이 증가함에 따라 불필요한 채 널 영역의 폭이 증가하여, 전체 채널 영역의 단위 폭당 흐르는 포화전류(Ids) 양이 감소하게 된다. 따라서, 반도체 소자 특성을 악화시키는 험프(hump) 현상이 발생되고, BiMOS 트랜지스터의 문턱전압(Vt)이 불규칙적으로 변하는 문제점이 발생한다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, BiMOS 트랜지스터에서 필드 영역에 형성된 드리프트 영역의 폭에 따라 채널 영역의 단위 폭당 흐르는 포화전류(Ids)의 양이 변하는 것을 방지하여, 험프(hump) 및 불규칙적인 문턱전압 특성을 개선시킬 수 있는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 액티브 영역 및 필드 영역으로 정의된 기판과, 상기 기판 상에 형성된 게이트 전극과, 상기 게이트 전극의 양측으로 노출된 상기 기판에 상기 게이트 전극이 신장된 방향으로 상기 액티브 영역과 같은 폭을 갖도록 형성된 제1 드리프트 영역과, 상기 제1 드리프트 영역 내에 형성된 접합영역을 포함하는 반도체 소자를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 내에 웰을 형성하는 단계와, 상기 웰 내의 소정 영역에 액티브 영역과 같은 폭으로 제1 드리프트 영역을 형성하는 단계와, 상기 웰 내의 소정 영역에 제2 드리프트 영역을 형성하는 단계와, 상기 제1 드리프트 영역 사이의 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 제1 드리프트 영역 내에 접합영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예
도 1은 본 발명의 바람직한 실시예에 따른 반도체 소자를 설명하기 위하여 도시한 고전압용 BiMOS 트랜지스터의 평면도이고, 도 2는 도 1에 도시된 I-I' 절취선을 따라 도시한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 소자는 액티브 영역(A) 및 필드 영역(미도시)으로 정의된 기판(미도시) 상에 형성된 게이트 전극(16)과, 게이트 전극(16)의 양측으로 노출된 기판에 게이트 전극(16)이 신장된 방향으로 액티브 영역의 폭(W1)과 동일한 폭(W2)을 갖도록 형성된 N- 드리프트 영역(11; 이하, 제1 드리프트 영역이라 함)과, 제1 드리프트 영역(11)과 일정거리 이격되어 제1 드리프트 영역(11)을 둘러싸는 P- 드리프트 영역(12; 이하, 제2 드리프트 영역이라 함)을 포함한다.
제1 드리프트 영역(11) 내에는 N+ 접합영역(17)이 형성되고, 제2 드리프트 영역(12) 내에는 P+ 접합영역(18)이 형성된다. 이때, 제1 드리프트 영역(11)은 접합영역의 깊이를 깊게하여 N+ 접합영역(17)에 가해지는 전계를 분산시켜 전계 집중에 의한 접합 항복전압(breakdown voltage)을 높이기 위하여 N+ 접합영역(17)을 감싸도록 형성된다.
그리고, 금속배선 공정을 선택적으로 실시하여 N+ 접합영역(17)들 중 소오스 영역 또는 드레인 영역으로 사용될 접합영역을 적절히 선택한다. 예컨대, 금속배선 공정을 통해 좌측에 형성된 N+ 접합영역을 소오스 영역으로 하고, 우측에 형성된 N+ 접합영역을 드레인 영역으로 사용한다.
즉, 본 발명의 바람직한 실시예에 따른 반도체 소자는, 액티브 영역(A)의 폭(W1)과 동일한 폭(W2)으로 제1 드리프트 영역(11)을 형성하여, 폭 방향으로 제1 드리프트 영역(11)이 액티브 영역(A)을 벗어나지 않도록 한다. 이에 따라, 필드 영역에 불필요한 채널 영역이 형성되지 않게 된다. 따라서, 채널 영역에 흐르는 단위면적당 포화전류(Ids)가 일정하게 유지되어, 험프의 발생을 억제할 수 있을 뿐만 아니라 문턱전압이 일정하게 유지되도록 할 수 있다.
또한, 본 발명의 바람직한 실시예에 따른 반도체 소자는, 제1 드리프트 영역(11)과 반대 타입(type)의 불순물 이온이 확산된 제2 드리프트 영역(12)이 제1 드리프트 영역(11)을 둘러싸도록 형성하여, 제1 드리프트 영역(11)의 불순물 이온이 폭 방향으로든 길이 방향으로든 확산되지 않도록 한다. 이에 따라, 필드 영역의 기 판에는 채널 영역이 형성되지 않게 되므로 험프의 발생을 확실히 억제할 수 있다.
이하, 도 2에 도시된 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 도 3a 내지 도 3d를 참조하여 설명하기로 한다. 여기서, 도 3a 내지 도 3d에 도시된 동일한 도면부호는 동일한 기능을 하는 동일요소이다. 이하에서는, 본 발명의 이해를 돕기 위해 CMOS 트랜지스터 제조방법을 일례로 들어 설명하기로 한다.
먼저, 도 3a에 도시된 바와 같이, 기판(미도시) 내에 확산(diffusion)공정 또는 이온주입(ion implantation)공정을 실시하여 NMOS 영역에 고전압용 P-웰(HPWELL, 10)을 형성하고, PMOS 영역에 고전압용 N-웰(HNWELL, 미도시)을 형성한다. 이때, 확산 공정은 선증착(pre-deposition) 단계와 드라이브 인(drive-in) 단계로 이루어지며, 선증착은 일정량의 N형 또는 P형 불순물을 기판의 표면에 주입시키는 단계이고, 드라이브 인은 기판의 표면에 선증착된 불순물의 양을 온도와 공정시간을 조절하여 최종 접합깊이와 농도 분포를 얻도록 하는 단계이다. 한편, 이온주입공정은 불순물 원자를 이온 상태로 가속시켜서 기판에 직접 주입하는 방식이다. 물론, 이온주입공정에서도 확산공정에서와 같이 열처리 공정을 이용한 드라이브 인 단계를 실시할 수도 있다.
이어서, N형 또는 P형 불순물 이온을 이용한 확산공정 또는 이온주입공정을 실시하여 N-웰과 P-웰(10) 내의 소정 영역에 각각 N- 드리프트 영역(11)과 P- 드리프트 영역(12)을 형성한다. 이때, P- 드리프트 영역(12)은 PMOS 영역과 NMOS 영역을 전기적으로 분리시키는 소자 분리용으로 기능하기도 한다.
도면에 도시되지는 않았으나, 여기서 N- 드리프트 영역(11)은 액티브 영역의 폭과 같은 폭으로 형성한다.
이어서, 도 3b에 도시된 바와 같이, LOCOS(LOCal Oxidation of Silicon) 공정을 실시하여 기판의 소정 영역에 액티브 영역(active region)과 필드 영역(field region)을 정의하는 필드 산화막(13)을 형성한다. 한편, LOCOS 공정 대신에 STI(Shallow Trench Isolation) 공정 또는 DTI(Deep Trench Isolation) 공정을 실시하여 액티브 영역과 필드 영역을 정의하는 소자 분리막을 형성할 수도 있다.
이어서, 도 3c에 도시된 바와 같이, PMOS 영역과 NMOS 영역의 채널 영역에 각각 문턱전압 조절용 이온주입공정을 실시한다.
이어서, 산화공정을 실시하여 PMOS 영역과 NMOS 영역에 게이트 절연막(14)을 형성한다. 이때, 산화공정은 수증기와 같은 산화기체 내에서 실리콘 기판을 대략 900 내지 1000℃의 온도에서 가열하는 습식산화방식으로 실시하거나, 순수한 산소를 산화기체로 사용하여 약 1200℃의 온도에서 가열하는 건식산화방식으로 실시한다.
이어서, 게이트 절연막(14) 상에 도전막으로 폴리 실리콘막(15)을 증착한다. 이때, 폴리 실리콘막(15)은 도프트(doped) 또는 언도프트(undoped) 실리콘막으로 형성한다. 예컨대, 언도프트 실리콘막의 경우에는 SiH4를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착한다. 한편, 도프트 실리콘막 의 경우에는 SiH4에 PH3, PCl5, BCl3 또는 B2H6를 혼합시킨 기체를 이용하여 LPCVD 방식으로 증착한다.
한편, 폴리 실리콘막(15) 상부에는 텅스텐층(또는, 텅스텐 실리사이드층)(미도시)이 더 형성될 수도 있다.
이어서, 포토리소그래피(photlithography) 공정을 실시하여 폴리 실리콘막(15)과 게이트 절연막(14)을 식각하여 게이트 전극(16)을 형성한다.
이어서, 도 3d에 도시된 바와 같이, 소오스/드레인 이온주입공정을 실시하여 PMOS 영역과 NMOS 영역에서 각 게이트 전극(16)의 양측으로 노출된 드리프트 영역(11) 내에 접합영역(17)을 형성한다. 이로써, PMOS 영역의 P- 드리프트 영역(미도시) 내에는 P+ 접합영역(미도시)이 형성되고, NMOS 영역의 N- 드리프트 영역(11) 내에는 N+ 접합영역(17)이 형성된다. P+ 또는 N+ 접합영역(17)은 각각 소오스 영역 또는 드레인 영역으로 기능한다.
한편, 미설명된 참조부호 '18'은 NMOS 영역에서 형성된 P+ 접합영역과 동시에 형성되는 접합영역으로서, 소자 분리 기능을 수행한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 액티브 영역의 기판에 형성된 채널 영역의 폭과 같은 폭으로 제1 드리프트 영역을 형성하여 필드 영역의 기판에 불필요한 채널 영역이 형성되는 것을 방지한다.
또한, 본 발명에 의하면, 제1 드리프트 영역과 다른 도전형의 불순물 이온이 확산된 제2 드리프트 영역이 제1 드리프트 영역을 둘러싸도록 형성하여, 제1 드리프트 영역의 불순물 이온이 외부로 확산되지 않도록 한다.
따라서, 필드 영역의 기판에는 채널 영역이 형성되지 않아 채널 영역의 단위면적당 흐르는 포화전류(Ids)를 일정하게 유지시키므로, 험프의 발생을 억제하고 불규칙적인 문턱전압의 변화특성을 개선시킬 수 있다.
Claims (6)
- 액티브 영역 및 필드 영역으로 정의된 기판;상기 기판 상에 형성된 게이트 전극;상기 게이트 전극의 양측으로 노출된 상기 기판에 상기 게이트 전극이 신장된 방향으로 상기 액티브 영역과 같은 폭을 갖도록 형성된 제1 드리프트 영역; 및상기 제1 드리프트 영역 내에 형성된 접합영역;을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 제1 드리프트 영역과 일정 간격 이격되어, 상기 제1 드리프트 영역을 둘러싸도록 형성된 제2 드리프트 영역을 더 포함하는 반도체 소자.
- 제 2 항에 있어서,상기 제2 드리프트 영역은 상기 제1 드리프트 영역과 반대 타입의 불순물 이온이 주입된 반도체 소자.
- 기판 내에 웰을 형성하는 단계;상기 웰 내의 소정 영역에 액티브 영역과 같은 폭으로 제1 드리프트 영역을 형성하는 단계;상기 웰 내의 소정 영역에 제2 드리프트 영역을 형성하는 단계;상기 제1 드리프트 영역 사이의 상기 기판 상에 게이트 전극을 형성하는 단계; 및상기 제1 드리프트 영역 내에 접합영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 제2 드리프트 영역은 상기 제1 드리프트 영역과 반대 타입의 불순물 이온을 주입시켜 형성하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 제1 드리프트 영역의 폭은 상기 게이트 전극이 신장된 방향인 반도체 소자의 제조방법.
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Cited By (1)
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| US7935992B2 (en) | 2007-12-03 | 2011-05-03 | Samsung Electronics Co., Ltd. | Transistor, display driver integrated circuit including a transistor, and a method of fabricating a transistor |
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2005
- 2005-03-29 KR KR1020050025830A patent/KR20060104023A/ko not_active Application Discontinuation
Cited By (1)
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| US7935992B2 (en) | 2007-12-03 | 2011-05-03 | Samsung Electronics Co., Ltd. | Transistor, display driver integrated circuit including a transistor, and a method of fabricating a transistor |
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