KR20060075934A - 반도체 소자의 컨택홀 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 고집적화에 따른 종횡비의 증가에 의해 야기되는 컨택홀 형성 불량을 해결할 수 있는 반도체 소자의 컨택홀 형성방법에 관한 것으로, 이를 위해 본 발명에서는 상부의 일부가 제1 층간 절연막의 상부보다 돌출된 하부 도전층을 형성하는 단계; 상기 하부 도전층을 포함하는 전체 구조 상부에 제2 층간 절연막을 형성하는 단계; 상기 제2 층간 절연막 상의 일부에 상부 도전층과 하드 마스크를 형성하는 단계; 상기 하드 마스크를 포함하는 전체 구조 상부에 제3 층간 절연막을 증착하는 단계; 상기 하드 마스크의 상부가 노출되도록 상기 제3 층간 절연막을 리세스시키는 단계; 식각공정을 실시하여 상기 하부 도전층이 노출되도록 컨택홀을 형성하는 단계를 포함하는 반도체 소자의 컨택홀 형성방법을 제공한다.
반도체 소자, 메탈 컨택, 컨택홀, 컨택 플러그
Description
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 컨택홀 형성방법을 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 컨택홀 형성방법을 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110 : 반도체 기판 11, 111 : 제1 층간 절연막
12, 112 : 하부 플러그 13, 113 : 제2 층간 절연막
14, 114 : 도전층 15, 115 : 하드 마스크
16, 116 : 제3 층간 절연막 17, 117 : 하드 마스크
18, 118 : 컨택홀
본 발명은 반도체 소자의 컨택홀 형성방법에 관한 것으로, 특히, 반도체 소자의 컨택홀 형성공정시 에치 타겟(etch target)을 감소시킬 수 있는 반도체 소자의 컨택홀 형성방법에 관한 것이다.
최근에는 DRAM 소자의 고집적화가 가속화되어 감에 따라 소자를 이루는 여러 구조물층들이 적층 구조로 배치되었으며, 이로 인하여 상부 도전층과 하부 도전층을 연결해주기 위하여 컨택 플러그(contact plug)가 제안되었다. 이러한 컨택 플러그 형성공정에 있어서, 하부에서는 최소의 면적으로 접촉면적을 넓히면서, 상부에서는 후속 공정에 대한 공정 마진(margin)을 넓히기 위하여 컨택되는 하부에 비해 그 상부의 면적이 큰 소위, 랜딩 플러그 컨택(landing plug contact) 공정이 제안되어 사용되고 있다.
그러나, 이러한 컨택 플러그를 형성하기 위해서는 높은 종횡비(aspect ratio)를 갖는 구조물 사이를 식각해야 하는 어려움이 있으며, 이때 두물질, 예컨대, 산화막과 질화막 간의 식각 선택비를 이용하여 식각 프로파일(profile)을 얻는 자기 정렬 컨택(Self Align Cotact, 이하, 'SAC'라 함)공정이 도입되었다. SAC 식각공정을 위해서는 CF 및 CHF 계열의 가스를 이용하며, 이때, 하부의 도전패턴에 대한 어택(atack)을 방지하기 위해 질화막 등을 이용한 식각 정지막과 스페이서 등이 필요하다.
이하에서는, 반도체 소자의 컨택 플러그를 형성하기 위한 전(前) 공정인 종래기술에 따른 반도체 소자의 컨택홀 형성방법을 도 1a 내지 도 1c를 참조하여 설 명하기로 한다.
도 1a 및 도 1b에 도시된 바와 같이, 반도체 기판(10) 상에 제1 층간 절연막(11)을 형성한 후 식각하여 그 내부에 폴리 플러그(12)를 형성한다. 이어서, 폴리 플러그(12)를 포함하는 전체 구조 상부에 제2 층간 절연막(13)을 형성한다. 그런 다음, 제2 층간 절연막(13) 상에 도전층(14)과 하드 마스크(15)를 형성한 후 이 들(14, 15)의 양측벽에 스페이서(미도시)를 형성한다. 이어서, 스페이서를 포함하는 반도체 구조물층을 덮도록 전체 구조 상부에 제3 층간 절연막(16)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 제3 층간 절연막(16) 상에 식각 마스크(17)를 형성한다. 이때, 식각 마스크(17)는 포토 레지스트 또는 하드 마스크일 수 있다. 그런 다음, 이 식각 마스크(17)를 이용한 식각공정을 실시하여 폴리 플러그(12)가 노출되는 컨택홀(18)이 형성된다. 그런 다음, 컨택홀(18) 형성공정시 생성되어 컨택홀(18)의 내측벽과 저부에 잔류되는 잔류물을 제거하기 위하여 세정공정을 실시한다. 그런 다음, 도시되진 않았지만, 컨택홀(18)이 매립되도록 컨택 플러그를 형성한다.
그러나, 상술한 종래기술에 따른 반도체 소자의 컨택홀 형성방법에서는 반도체 소자가 고집적화되어 감에 따라 종횡비가 증가하게 되고, 이로 인하여 도 1c에 도시된 'B'와 같이 제2 층간 절연막(13)이 식각되지 않아 하부 폴리 플러그(12)가 노출되지 않거나, 컨택홀(18)의 저면의 임계치수(Critical Demension) 감소에 의한 컨택 저항이 증대된다. 더욱이, 도시된 'A'와 같이 SAC 페일(fail)에 의한 컨택 플러그와 비트라인(14) 간의 전기적인 통전이 발생하여 소자 특성을 저하시키고 있 다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 반도체 소자의 고집적화에 따른 종횡비의 증가에 의해 야기되는 컨택홀 형성 불량을 해결할 수 있는 반도체 소자의 컨택홀 형성방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 컨택홀 형성불량의 해소를 통해 컨택홀이 오픈되지 않는 문제와, 컨택홀 저면의 임계치수 감소 문제와, SAC 페일 문제를 해결하여 소자의 특성을 향상시킬 수 있는 반도체 소자의 컨택홀 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 상부의 일부가 제1 층간 절연막의 상부보다 돌출된 하부 도전층을 형성하는 단계와, 상기 하부 도전층을 포함하는 전체 구조 상부에 제2 층간 절연막을 형성하는 단계와, 상기 제2 층간 절연막 상의 일부에 상부 도전층과 하드 마스크를 형성하는 단계와, 상기 하드 마스크를 포함하는 전체 구조 상부에 제3 층간 절연막을 증착하는 단계와, 상기 하드 마스크의 상부가 노출되도록 상기 제3 층간 절연막을 리세스시키는 단계와, 식각공정을 실시하여 상기 하부 도전층이 노출되도록 컨택홀을 형성하는 단계를 포함하는 반도체 소자의 컨택홀 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 반도체 소자의 컨택홀 형성방법을 설명하기 위하여 일례로 DRAM 소자의 컨택홀 형성방법을 도시한 단면도들이다.
도 2a에 도시된 바와 같이, 반도체 기판(110) 상에 제1 층간 절연막(111)을 증착한다. 이때, 제1 층간 절연막(111)은 산화막 단층 구조로 형성하거나, 또는 산화막/질화막/산화막의 적층 구조로 형성한다. 여기서, 산화막으로는 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막 중 어느 하나가 이용된다.
이어서, CMP(Chemica Mechanical Polishing) 공정을 실시하여 제1 층간 절연막(111)을 평탄화할 수도 있다.
이어서, 식각공정, 증착공정 및 평탄화 공정을 실시하여 제1 층간 절연막(111) 내부에 반도체 기판(110)의 액티브 영역과 접속되도록 하부 도전층으로 플러그(112)를 형성한다. 이때, 하부 플러그(112)는 폴리 실리콘으로 형성하는 것이 바 람직하다.
이어서, 하부 플러그(112)와 제1 층간 절연막(111) 간의 식각 선택비를 조절하여 하부 플러그(112)의 상부 중 일부가 돌출되도록 제1 층간 절연막(111)을 선택적으로 리세스(recess)시킨다. 이때, 제1 층간 절연막(111)은 300Å 내지 1000Å 정도로 리세스된다.
한편, 제1 층간 절연막(111)을 선택적으로 리세스시키는 공정에 있어서, 제1 층간 절연막(111)이 산화막으로만 이루어지는 경우 리세스되는 제1 층간 절연막(111)의 두께 제어가 어려울 수 있다. 이에 따라, 본 발명의 바람직한 실시예에서는 상술한 바와 같이 제1 층간 절연막(111)을 산화막/질화막/산화막의 적층 구조로 형성하는데, 이 경우에는 최하층과 최상층 산화막 사이에 개재된 질화막을 식각 정지층으로 이용한다. 즉, 중간층인 질화막이 노출되도록 최상층인 산화막만을 리세스킬 수도 있다. 이 경우, 리세스되는 깊이는 최상부층인 산화막의 두께에 의해 결정되게 된다.
이어서, 도 2b에 도시된 바와 같이, 상부의 일부가 돌출된 하부 플러그(112)를 포함하는 전체 구조 상부에 제2 층간 절연막(113)을 증착한다. 이때, 제2 층간 절연막(113)은 HDP 산화막, BPSG막, PSG막, PETEOS막, USG막, FSG막, CDO막 및 OSG막과 같은 산화막 계열의 물질로 형성한다.
이어서, CMP 공정을 이용한 평탄화 공정을 실시하여 제2 층간 절연막(113)을 평탄화할 수 있다.
이어서, 도 2c에 도시된 바와 같이, 제2 층간 절연막(113) 상에 도전층(114) 과 하드 마스크(115)를 형성한다. 이때, 도전층(114)은 폴리 실리콘막과 금속층 또는 폴리 실리콘막과 금속 실리사이드층으로 이루어질 수 있다. 여기서, 금속층은 텅스텐이고, 금속 실리사이드층은 텅스텐 실리사이드층이다. 한편, 하드 마스크(115)는 질화막, 질화 산화막, 텅스텐 질화막, 폴리 실리콘막, 산화막 및 아몰퍼스 카본막 중 어느 하나를 이용한 단일막 또는 이들이 적층된 적층 구조로 형성한다. 한편, 도전층(114)은 DRAM 소자에서는 비트라인일 수 있다.
이어서, 하드 마스크(115)와 도전층(114)의 양측벽에 스페이서(미도시)를 형성할 수 있다. 이때, 스페이서는 질화막 또는 산화막 계열의 물질로 형성할 수도 있다.
이어서, 스페이서를 포함하는 결과물을 덮도록 전체 구조 상부에 제3 층간 절연막(116)을 증착한다. 이때, 제3 층간 절연막(116)은 제2 층간 절연막(113)과 동일한 물질로 단일층으로 형성하거나, 이 물질들로 적어도 2층 이상 적층된 구조로 형성할 수 있다.
이어서, 고선택 슬러리(high selective slurry)를 이용한 CMP 공정을 실시하여 도전층(114) 상부에 형성된 질화막 계열의 하드 마스크(115)가 노출되도록 제3 층간 절연막(116)을 리세스시킨다. 이는, 후속 공정을 통해 증착되는 하드 마스크(117, 도 2d참조)를 질화막 계열의 물질로 형성하는 경우 도전층(114) 상에 형성된 하드 마스크(114)와의 접착 특성을 높이는 한편, 후속 컨택홀(118, 도 2d참조) 형성공정시 종횡비를 낮추기 위함이다.
이어서, 도 2d에 도시된 바와 같이, 제3 층간 절연막(116) 상에 하드 마스크 (117)를 증착한다. 이때, 하드 마스크(117)는 폴리 실리콘 또는 질화막으로 형성한다.
이어서, 하드 마스크(117) 상에 포토 레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 순차적으로 실시하여 포토 레지스트 패턴(미도시)을 형성한다.
이어서, 이 포토 레지스트 패턴을 이용한 식각공정을 실시하여 하드 마스크(117)를 식각한다. 이로써, 도 2d에 도시된 바와 같은 프로파일을 갖는 하드 마스크 패턴이 형성된다.
이어서, 하드 마스크 패턴을 이용한 식각공정을 실시하여 하부 플러그(112)가 노출되는 컨택홀(118)이 형성된다. 이때, 식각공정은 C4F6, C5F8
를 주(main) 식각가스로 하고, 여기에 폴리머를 발생시키기 위한 가스, 즉 CH2F2, C3HF
5 또는 CHF3 가스를 첨가한다. 그리고, 캐리어 가스로는 He, Ne, Ar 또는 Xe 중 어느 하나의 비활성 가스를 사용한다.
상기에서 도 2a 내지 도 2d를 통해 설명한 바와 같이 본 발명의 바람직한 실시예에 따른 반도체 소자의 컨택홀 형성방법을 적용하는 경우에는 컨택홀(118)을 형성하기 위한 식각공정시 종래기술에 비해 식각되는 타겟(target)이 낮아져(즉, H2<H1) 그 만큼 식각공정이 용이하다. 이에 따라, 종래기술에서 발생되는 컨택홀이 오픈되지 않는 문제와, 컨택홀 저면의 임계치수 감소 문제와, SAC 페일 문제들을 해결할 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 반도체 소자의 컨택홀 형성공정시 식각되는 에치 타겟을 전체적으로 감소시킴으로써 반도체 소자의 고집적화에 따른 종횡비의 증가에 의해 야기되는 반도체 소자의 컨택홀 형성 불량을 해결할 수 있다.
더 나아가, 본 발명은 컨택홀 형성불량의 해소를 통해 컨택홀이 오픈되지 않는 문제와, 컨택홀 저면의 임계치수 감소 문제와, SAC 페일 문제를 해결하여 소자의 특성을 향상시킬 수 있다.
Claims (7)
- 상부의 일부가 제1 층간 절연막의 상부보다 돌출된 하부 도전층을 형성하는 단계;상기 하부 도전층을 포함하는 전체 구조 상부에 제2 층간 절연막을 형성하는 단계;상기 제2 층간 절연막 상의 일부에 상부 도전층과 하드 마스크를 형성하는 단계;상기 하드 마스크를 포함하는 전체 구조 상부에 제3 층간 절연막을 증착하는 단계;상기 하드 마스크의 상부가 노출되도록 상기 제3 층간 절연막을 리세스시키는 단계; 및식각공정을 실시하여 상기 하부 도전층이 노출되도록 컨택홀을 형성하는 단계;를 포함하는 반도체 소자의 컨택홀 형성방법.
- 제 1 항에 있어서, 상기 하부 도전층을 형성하는 단계는,상기 반도체 기판 상에 상기 제1 층간 절연막을 형성하는 단계;상기 제1 층간 절연막을 식각하는 단계;식각된 상기 제1 층간 절연막 내부에 상기 하부 도전층을 형성하는 단계; 및상기 하부 도전층 상부의 일부가 돌출되도록 상기 제1 층간 절연막을 선택적으로 리세스시키는 단계;를 포함하는 반도체 소자의 컨택홀 형성방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제1 층간 절연막은 산화막 또는 산화막/질화막/산화막의 적층 구조로 형성되는 반도체 소자의 컨택홀 형성방법.
- 제 2 항에 있어서,상기 제1 층간 절연막을 선택적으로 리세스시키는 단계에서는 리세스되는 상기 제1 층간 절연막이 산화막/질화막/산화막의 적층 구조로 이루어지는 경우 최상부에 형성된 산화막까지만 리세스되도록 하는 반도체 소자의 컨택홀 형성방법.
- 제 1 항에 있어서,상기 식각공정은 주(main) 식각가스로 C4F6 및 C5F8를 사용하고, 첨가가스로 CH2F2, C3HF5 및 CHF3 가스 중 어느 하나의 가스를 사용하며, 캐리어 가스로 He, Ne, Ar 또는 Xe 중 어느 하나의 비활성 가스를 사용하는 반도체 소자의 컨택홀 형성방법.
- 제 1 항에 있어서,상기 하드 마스크는 질화막, 질화 산화막, 텅스텐 질화막, 폴리 실리콘막, 산화막 및 아몰퍼스 카본막 중 어느 하나를 이용한 단일막 또는 이들이 적층된 적층 구조로 형성하는 반도체 소자의 컨택홀 형성방법.
- 제 1 항에 있어서,상기 하드 마스크의 상부가 노출되도록 상기 제3 층간 절연막을 리세스시키는 단계는 CMP 공정으로 실시하는 반도체 소자의 컨택홀 형성방법.
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