KR20060071995A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20060071995A
KR20060071995A KR1020040110515A KR20040110515A KR20060071995A KR 20060071995 A KR20060071995 A KR 20060071995A KR 1020040110515 A KR1020040110515 A KR 1020040110515A KR 20040110515 A KR20040110515 A KR 20040110515A KR 20060071995 A KR20060071995 A KR 20060071995A
Authority
KR
South Korea
Prior art keywords
laser marking
cmp
pad nitride
pad
oxide film
Prior art date
Application number
KR1020040110515A
Other languages
English (en)
Inventor
최재건
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040110515A priority Critical patent/KR20060071995A/ko
Publication of KR20060071995A publication Critical patent/KR20060071995A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02065—Cleaning during device manufacture during, before or after processing of insulating layers the processing being a planarization of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P80/00—Climate change mitigation technologies for sector-wide applications
    • Y02P80/30—Reducing waste in manufacturing processes; Calculations of released waste quantities

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

본 발명은 레이저 마킹시 발생되어지는 실리콘 입자에 의해 얕은 트렌치 아이솔레이션(STI; Shallow Trench Isolation) 화학적 기계적 연마(CMP; Chemical Mechanical Polishing)시 발생되는 스크래치(scratch)를 억제하기 위한 반도체 소자의 제조방법에 관한 것이다. 반도체 소자의 제조방법은 반도체 기판 상에 레이저 마킹 공정을 수행하지 않고 소자 분리 영역을 정의하는 패드 산화막과 패드 질화막을 순차 형성하는 단계와, 상기 패드 질화막을 식각 마스크로 반도체 기판을 식각하여 트렌치를 형성한 후, 이를 HDP 산화막으로 매립하는 단계와, 상기 HDP 산화막을 상기 패드 질화막을 식각 정지막으로 이용하여 CMP하여 단계 및, 상기 패드 질화막 및 상기 패드 산화막을 제거한 후, 레이저 마킹을 수행하는 단계를 포함한다.
소자분리, CMP, 스크레치, 레이저 마킹

Description

반도체 소자의 제조방법{Manufacturing method for the semiconductor device}
도 1은 종래의 레이저 마킹에 의한 실리콘 입자에 의해 발생된 스크래치 결합 데이터를 나타내기 위한 웨이퍼의 평면도.
도 2는 종래의 레이저 마킹에서 발생된 실리콘 입자들이 불안정한 파워로 인하여 레이저 마킹 주변에 많이 산포되어 있는 모습을 도시한 평면도.
도 3a 및 3b는 종래의 레이저 마킹에서 발생된 입자에 의해 STI CMP 이후에 발생된 스크래치의 모습으로 트랜지스터가 형성되어지는 과정에서 심하게 손상이 발생되는 것을 도시한 사진.
도 4a 및 4b는 레이저 마킹을 설명하기 위해 레이저 마킹 영역을 도시한 웨이퍼들 도시한 평면도.
도 5a 내지 5c는 종래의 레이저 마킹을 설명하기 위한 단면도.
도 6a 내지 6c는 본 발명의 바람직한 실시예에 따른 레이저 마킹을 설명하기 위한 단면도.
-- 도면의 주요부분에 대한 부호의 설명 --
102: 웨이퍼 104: 패드 산화막
106: 패드 질화막 108: HDP 산화막
110: 레이저 마킹
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는, 레이저 마킹시 발생되어지는 실리콘 입자에 의해 얕은 트렌치 아이솔레이션(STI; Shallow Trench Isolation) 화학적 기계적 연마(CMP; Chemical Mechanical Polishing)시 발생되는 스크래치(scratch)를 억제하기 위한 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 종래의 DRAM 소자의 캐패시터는 폴리 실리콘을 전극으로 사용하는 오목한 SIS(Silicon-Insulator-Silicon) 캐패시터를 사용하고 있지만, 셀 사이즈의 감소로 캐패시터 면적 감소 및 높이의 증가로 인하여 캐패시턴스를 확보하기가 어렵게 되어 유전 상수가 큰 새로운 유전 물질을 도입하고 있다. 하지만, 이러한 새로운 유전 물질의 도입은 누설 전류가 증가하는 문제점이 있어서 전극을 일함수(work function)가 큰 메탈 전극으로 변경하고 있다.
반도체 소자 제조 방법 중 제일 처음에 진행되는 공정이 웨이퍼의 구분을 위해 행해지는 레이저 마킹 공정으로 가장 단순하면서도 반도체 제조 과정에서 필수적으로 행해지는 공정이다.
이러한 레이저 마킹 공정이 최근 고집적 소자 제조 공정에 적용되고 있는 STI CMP 공정에 스크래치를 발행하는 원인으로 작용하고 있음이 밝혀졌다.
도 1은 종래의 레이저 마킹에 의한 실리콘 입자에 의해 발생된 스크래치 결합 데이터를 나타내기 위한 웨이퍼의 평면도이며, 도 2는 종래의 레이저 마킹에서 발생된 실리콘 입자들이 불안정한 파워로 인하여 레이저 마킹 주변에 많이 산포되어 있는 모습을 도시한 평면도이고, 도 3a 및 3b는 종래의 레이저 마킹에서 발생된 입자에 의해 STI CMP 이후에 발생된 스크래치의 모습으로 트랜지스터가 형성되어지는 과정에서 심하게 손상이 발생되는 것을 도시한 사진이다.
도 4a 및 4b는 레이저 마킹을 설명하기 위해 레이저 마킹 영역을 도시한 웨이퍼들 도시한 평면도이며, 도 5a 내지 5c는 종래의 레이저 마킹을 설명하기 위하여 도 4b의 선분 I-I를 따라서 절개한 단면도이다.
도 5a에 도시한 바와 같이, 웨이퍼(10) 상에 형성된 레이저 마킹영역(18) 내에 레이저 마킹을 수행한다. 그리고 나서, 패드 산화막(11)과 패드 질화막(12)을 웨이퍼(10) 상에 형성한 후 ISO 마스크 공정을 수행한다. 이때, 레이저 마킹은 편평한 영역에 위치하고 있으며, 이 부분은 ISO 마스크시 포토 레지스트를 개방하기 때문에 ISO 식각 공정에서 패드 질화막(14)이 모두 제거가 되어지게 되어 실리콘 입자(16)가 노출되게 된다.
이어서, 도 5b에 도시한 바와 같이, 고밀도 플라즈마(HDP; High Density Plasma) 산화막(20)을 웨이퍼(10) 상에 형성한다. 이때, 레이저 마킹영역(18)의 실리콘 입자 위에 바로 HDP 산화막(20)이 증착된다.
그리고 나서, 도 5c에 도시한 바와 같이, HDP 산화막(20)에 대하여 STI CMP 공정을 진행한다. 이때, 레이저 마킹영역(18)은 패드 질화막이 없을 뿐만 아니라 CMP 공정의 특성상 제거되는 속도가 빠른 지역이기 때문에 HDP 산화막(20)이 모두 제거가 되면서 실리콘 입자(16)가 CMP 공정의 진행 중에 움직여서 액티브 영역에 이동하여 스크래치를 유발하게 된다.
또한, 레이저 마킹 공정시 약간의 파워가 흔들리거나 불안정한 경우 실리콘 입자(16)들이 레이저 마킹 주변에 그대로 남아있게 된다. 이러한 입자들은 후속 세정 공정 시에도 제거되지 않고 남아있게 된다.
이렇게 남아있는 입자들은 STI CMP 공정시에 노출이 되면서 웨이퍼에 스크래치를 유발하게 된다. 이러한 입자들은 CMP 공정에서 흔히 스크래치 소오스가 되는 SiO2 보다 경도(hardness)가 크기 때문에 소자에서 중요한 역할을 하는 액티브 영역까지 손상(attack)을 유발시킨다.
이러한 액티브 손상이 많아지면 소자의 리페어(repair)가 어렵기 때문에 수율에 손실이 발생하게 된다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 레이저 마킹시 발생되어지는 실리콘 입자에 의해 얕은 트렌치 아이솔레이션(STI; Shallow Trench Isolation) 화학적 기계적 연마(CMP; Chemical Mechanical Polishing)시 발생되는 스크래치(scratch)를 억제하기 위한 반도체 소자의 제조방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명은 반도체 기판 상에 레이저 마킹 공정을 수행하지 않고 소자 분리 영역을 정의하는 패드 산화막과 패드 질화막을 순차 형성하는 단계와, 상기 패드 질화막을 식각 마스크로 반도체 기판을 식각하여 트렌치를 형성한 후, 이를 HDP 산화막으로 매립하는 단계와, 상기 HDP 산화막을 상기 패드 질화막을 식각 정지막으로 이용하여 CMP하여 단계 및, 상기 패드 질화막 및 상기 패드 산화막을 제거한 후, 레이저 마킹을 수행하는 단계를 포함하는 것을 특징으로 반도체 소자의 제조방법을 제공한다.
여기서, 상기 레이저 마킹 공정 이후에, 세정 공정으로 Vt 스크린 산화 이전 세정 공정과 병합해서 진행하는 것이 바람직하다.
또한, 상기 레이저 마킹 공정에서 파워를 상기 CMP 공정 시, 스크레치 감소의 목적으로 줄이는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 6a 및 6b는 본 발명의 바람직한 실시예에 따른 레이저 마킹을 설명하기 위한 웨이퍼의 평면도이다.
먼저, 도 6a에 도시한 바와 같이, 반도체 기판(102) 상에 레이저 마킹 공정을 수행하지 않고 소자 분리 영역을 정의하는 패드 산화막(104)과 패드 질화막(106)을 순차 형성한 후, 상기 패드 질화막(106)을 식각 마스크로 반도체 기판(102)을 소정 깊이 식각하여 트렌치(103)를 형성한다.
그리고 나서, 도 6b에 도시한 바와 같이, 상기 트렌치(103)가 형성된 결과물 전면에 HDP 산화막(108)을 증착하여 트렌치(103)를 매립한다.
다음 단계로, 도 6c에 도시한 바와 같이, 상기 HDP 산화막(108)을 상기 패드 질화막을 식각정지막으로 이용하여 CMP 하여 평탄화한다.
그리고, 상기 패드 질화막(106) 및 패드 산화막(104)을 제거한 다음, 레이저 마킹(110)을 수행한다. 이어서, Vt 스크린 산화 이전의 세정공정까지 실행한다. 이때, 본 발명의 바람직한 실시예에 따르면, 레이저 마킹이 진행되고 입자들이 발생하였더라도 Vt 산화막 이전 세정 공정에서 제거가 가능하며, 만약 제거가 되지 않았다고 하더라도 이후 공정에서 이 실리콘 입자들이 돌아다니게 만들 수 있는 공정이 없기 때문에 문제가 되지 않는다.
본 발명의 바람직한 실시예에 따르면, 레이저 마킹 공정에서 파워를 STI CMP 스크레치 감소의 목적으로 줄이는 것을 특징으로 한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
본 발명의 바람직한 실시예에 따르면, 공정의 순서만을 바꾸어서 CMP 스크래치에 의해 발생되어지는 수율의 손실을 줄일 수 있을 뿐 아니라 한 공정의 세정을 생략할 수 있기 때문에 비용을 절약할 수 있는 효과가 있다.

Claims (3)

  1. 반도체 기판 상에 레이저 마킹 공정을 수행하지 않고 소자 분리 영역을 정의하는 패드 산화막과 패드 질화막을 순차 형성하는 단계와,
    상기 패드 질화막을 식각 마스크로 반도체 기판을 식각하여 트렌치를 형성한 후, 이를 HDP 산화막으로 매립하는 단계와,
    상기 HDP 산화막을 상기 패드 질화막을 식각 정지막으로 이용하여 CMP하여 단계 및,
    상기 상기 패드 질화막 및 상기 패드 산화막을 제거한 후, 레이저 마킹을 수행하는 단계를 포함하는 것을 특징으로 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 레이저 마킹 공정 이후에,
    세정 공정으로 Vt 스크린 산화 이전 세정 공정과 병합해서 진행하는 것을 특징으로 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 레이저 마킹 공정에서 파워를 상기 CMP 공정 시, 스크레치 감소의 목적으로 줄이는 것을 특징으로 반도체 소자의 제조방법.
KR1020040110515A 2004-12-22 2004-12-22 반도체 소자의 제조방법 KR20060071995A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040110515A KR20060071995A (ko) 2004-12-22 2004-12-22 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040110515A KR20060071995A (ko) 2004-12-22 2004-12-22 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20060071995A true KR20060071995A (ko) 2006-06-27

Family

ID=37165304

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040110515A KR20060071995A (ko) 2004-12-22 2004-12-22 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20060071995A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102543661A (zh) * 2010-12-27 2012-07-04 无锡华润上华科技有限公司 晶圆制作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102543661A (zh) * 2010-12-27 2012-07-04 无锡华润上华科技有限公司 晶圆制作方法

Similar Documents

Publication Publication Date Title
US7566621B2 (en) Method for forming semiconductor device having fin structure
KR20040096365A (ko) 반도체소자의 제조방법
US7611950B2 (en) Method for forming shallow trench isolation in semiconductor device
KR20070116986A (ko) 플래시 메모리 소자의 제조방법에 있어서 폴리-1층을정의하기 위한 비-임계 상보적 마스킹 방법
KR20000047991A (ko) 웨이퍼 에지상에 흑색 실리콘이 형성되는 것을 방지하기위한 방법 및 장치
JP2003197731A (ja) 半導体素子の素子分離膜の形成方法
KR20010046153A (ko) 반도체장치의 트렌치 구조의 소자분리막 형성방법
KR20060071995A (ko) 반도체 소자의 제조방법
CN110085555B (zh) 半导体结构及其形成方法
US7071072B2 (en) Forming shallow trench isolation without the use of CMP
KR100404224B1 (ko) 반도체 소자의 화학적 기계적 연마 공정에서 피식각물의불균일성 개선 방법
KR20050028618A (ko) 반도체 소자의 소자분리막 형성방법
KR100632034B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100499408B1 (ko) 반도체소자의 소자분리막 형성방법
KR20040060560A (ko) 반도체 소자의 제조방법 및 구조
KR100707592B1 (ko) 반도체 소자의 트렌치 소자 분리막 형성 방법
KR20020050762A (ko) 반도체장치의 소자격리방법
KR100455726B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100661722B1 (ko) 반도체소자의 트랜치 소자분리막 형성방법
JPH08330414A (ja) Ｓｏｉ基板の製造方法
KR100508638B1 (ko) 반도체 소자 제조 방법
TW452924B (en) Method for forming trench isolation area with spin-on material
KR20040000682A (ko) 반도체 소자의 소자분리막 형성방법
KR100781453B1 (ko) 모스 트랜지스터의 게이트 전극 및 그 제조 방법
KR100657155B1 (ko) 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination