KR100661722B1 - 반도체소자의 트랜치 소자분리막 형성방법 - Google Patents

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Abstract

본 발명의 반도체소자의 트랜치 소자분리막 형성방법은, 반도체기판 위에 패드산화막 및 제1 두께의 패드질화막을 순차적으로 적층하는 단계와, 패드산화막 및 패드질화막을 패터닝하여 반도체기판의 소자분리영역 표면을 노출시키는 패드산화막패턴 및 패드질화막패턴을 형성하는 단계와, 반도체기판의 소자분리영역을 일정깊이 식각하여 트랜치를 형성하는 단계와, 트랜치 내벽에 측벽산화막을 형성하는 단계와, 측벽산화막이 형성된 트랜치를 매립하는 매립절연막을 증착하여 트랜치 소자분리막을 형성하는 단계와, 모트습식식각을 수행하여 패드질화막패턴을 일정 두께 제거하여 패드산화막패턴 위에 제2 두께의 잔류질화막패턴이 남도록 하는 단계와, 잔류질화막패턴에 대해 습식세정을 수행하여 모트습식식각에 의해 발생한 파티클을 제거하는 단계와, 그리고 잔류질화막패턴 위에 잔류질화막패턴과 함께 하드마스크막으로 사용될 절연막을 증착하는 단계를 포함한다.
트랜치 소자분리막, 모트습식식각, 파티클, 패드산화막, HF 세정

Description

반도체소자의 트랜치 소자분리막 형성방법{Method of fabricating the trench isolation layer in semiconductor device}
도 1 내지 도 4는 종래의 반도체소자의 트랜치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 5 내지 도 8은 본 발명에 따른 반도체소자의 트랜치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 모트 습식식각공정에서의 파티클이 제거되도록 하는 반도체소자의 트랜치 소자분리막 형성방법에 관한 것이다.
도 1 내지 도 4는 종래의 반도체소자의 트랜치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 1을 참조하면, 소자분리영역과 활성영역을 갖는 반도체기판(100) 위에 패드산화막(110) 및 패드질화막(120)을 순차적으로 형성한다.
도 2를 참조하면, 패드산화막(도 1의 110) 및 패드질화막(도 1의 120)을 패 터닝하여 반도체기판(100)의 소자분리영역 표면을 노출시키는 패드산화막패턴(112) 및 패드질화막패턴(122)을 형성한다. 그리고 이를 식각마스크로 한 식각으로 반도체기판(100)의 소자분리영역을 일정깊이 식각하여 트랜치(130)를 형성한다. 그리고 측벽산화막(130)을 트랜치(130) 내부에 형성한 후, 매립절연막으로 트랜치(130)를 매립하여 트랜치 소자분리막(150)을 형성한다. 다음에 평탄화를 수행하여 패드질화막패턴(122)의 상부표면이 노출되도록 한다.
도 3을 참조하면, 모트습식식각(moat wet etch)공정을 수행하여 패드질화막패턴(도 2의 122)을 제거한다. 그러면 패드산화막패턴(112) 표면이 노출된다. 이와 함께 모트습식식각공정에 의해 패드산화막패턴(112)의 노출표면 위에는 산화막 형태의 파티클(particle)(160)이 발생한다.
도 4를 참조하면, 전면에 질화막(171) 및 테오스(TEOS) 산화막(172)을 순차적으로 적층하여 후속공정에서 사용될 하드마스크막(170)을 형성한다.
그런데 이와 같은 종래의 트랜치 소자분리막에 있어서, 도 3에 나타낸 바와 같이, 패드산화막패턴(112) 위의 파티클(160)을 제거하여야 하지만, 패드산화막패턴(112)의 두께가 대략 150Å 정도이므로, 산화막 형태의 파티클(160) 제거를 위한 HF 세정을 수행하는데 한계가 있다. 따라서 이와 같은 파티클(160)들이 후속공정을 진행하는 동안에도 계속 존재하게 되고, 이는 파티클 소스(particle source)로 작용하여 소자의 안정성을 저하시킨다.
본 발명이 이루고자 하는 기술적 과제는, 모트습식식각공정에 의해 발생하는 산화막 형태의 파티클을 제거할 수 있도록 하는 반도체소자의 트랜치 소자분리막 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 트랜치 소자분리막 형성방법은, 반도체기판 위에 패드산화막 및 제1 두께의 패드질화막을 순차적으로 적층하는 단계; 상기 패드산화막 및 패드질화막을 패터닝하여 상기 반도체기판의 소자분리영역 표면을 노출시키는 패드산화막패턴 및 패드질화막패턴을 형성하는 단계; 상기 반도체기판의 소자분리영역을 일정깊이 식각하여 트랜치를 형성하는 단계; 상기 트랜치 내벽에 측벽산화막을 형성하는 단계; 상기 측벽산화막이 형성된 트랜치를 매립하는 매립절연막을 증착하여 트랜치 소자분리막을 형성하는 단계; 모트습식식각을 수행하여 상기 패드질화막패턴을 일정 두께 제거하여 상기 패드산화막패턴 위에 제2 두께의 잔류질화막패턴이 남도록 하는 단계; 상기 잔류질화막패턴에 대해 습식세정을 수행하여 상기 모트습식식각에 의해 발생한 파티클을 제거하는 단계; 및 상기 잔류질화막패턴 위에 상기 잔류질화막패턴과 함께 하드마스크막으로 사용될 절연막을 증착하는 단계를 포함하는 것을 특징으로 한다.
상기 모트습식식각에 의해 제거되는 패드질화막패턴의 두께는 50Å이하가 되도록 하는 것이 바람직하다.
상기 잔류질화막패턴의 제2 두께는 300-500Å이 되도록 하는 것이 바람직하다.
상기 모트습식식각은 상기 트랜치 소자분리막의 상부 손실두께가 150Å이하 가 되도록 수행하는 것이 바람직하다.
상기 습식세정은 HF 세정액을 사용하여 수행하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 5 내지 도 8은 본 발명에 따른 반도체소자의 트랜치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 5를 참조하면, 반도체기판(200) 위에 패드산화막(210) 및 패드질화막(220)을 순차적으로 형성한다. 반도체기판(200)은 소자분리영역을 가지며, 이 소자분리영역에 의해 한정되는 활성영역도 갖는다. 소자분리영역에는 후속공정에 의해 트랜치 소자분리막이 배치되며, 활성영역에는 트랜지스터와 같은 소자들이 배치된다.
도 6을 참조하면, 패드산화막(도 5의 210) 및 패드질화막(도 5의 220)을 패터닝하여 반도체기판(200)의 소자분리영역 표면을 노출시키는 패드산화막패턴(212) 및 패드질화막패턴(222)을 형성한다. 그리고 이를 식각마스크로 한 식각으로 반도체기판(200)의 소자분리영역을 일정깊이 식각하여 트랜치(230)를 형성한다. 다음에 측벽산화막(230)을 트랜치(230) 내부에 형성한 후, 매립절연막으로 트랜치(230)를 매립하여 트랜치 소자분리막(250)을 형성한다. 다음에 평탄화를 수행하여 패드질화막패턴의 상부표면이 노출되도록 한다.
도 7을 참조하면, 모트습식식각(moat wet etch)공정을 수행하여 패드질화막패턴(도 6의 222)을 일정 두께만큼 제거하여 잔류질화막패턴(271)을 형성한다. 모트습식식각공정에 의해 제거되는 패드질화막패턴(222)의 두께는 대략 50Å 이하가 되도록 한다. 이에 따라 잔류질화막패턴(271)의 두께는 대략 300-500Å이 된다. 다음에 도면에서 화살표로 나타낸 바와 같이, HF 세정액을 이용한 세정을 수행하여, 모트습식식각공정에 의해 잔류질화막패턴(271) 위에 생긴 작은 크기의 산화막 형태의 파티클(260)을 제거한다. 종래의 경우, 모트습식식각에 의해 얇은 두께의 패드산화막패턴이 노출되므로 습식세정을 수행하는데 한계를 나타내지만, 본 발명의 경우 패드질화막패턴(222)을 모두 제거하지 않고, 일정 두께 남도록 하여 잔류질화막패턴(271)이 패드산화막패턴(212)을 덮도록 함으로써 패드산화막패턴(212)에 영향을 끼치지 않고 파티클 제거를 위한 HF 습식세정을 수행할 수 있다. 상기 세정에 의해 트랜치 소자분리막(250)의 상부도 일정 두께 소실(loss)이 발생할 수 있는데, 이때 손실되는 두께는 대략 150Å 이하가 되도록 한다.
도 8을 참조하면, 세정에 의해 파티클(도 7의 260)이 모두 제거된 잔류질화막패턴(271) 위에 절연막을, 예컨대 테오스(TEOS) 산화막(272)으로 형성한다. 이 테오스(TEOS) 산화막(272)은 잔류질화막패턴(271)과 함께 후속공정에서 사용될 하드마스크막(270)을 형성한다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 트랜치 소자분리막 형성방법에 따르면, 모트습식식각시 패드질화막패턴이 일정 두께 남도록 수행함 으로써, 모트습식식각 후에 발생된 산화막 형태의 파티클을 제거하기 위한 습식세정을 수행할 수 있으며, 더욱이 잔류한 패드질화막패턴을 후속의 하드마스크막으로서 사용할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (5)

  1. 반도체기판 위에 패드산화막 및 제1 두께의 패드질화막을 순차적으로 적층하는 단계;
    상기 패드산화막 및 패드질화막을 패터닝하여 상기 반도체기판의 소자분리영역 표면을 노출시키는 패드산화막패턴 및 패드질화막패턴을 형성하는 단계;
    상기 반도체기판의 소자분리영역을 일정깊이 식각하여 트랜치를 형성하는 단계;
    상기 트랜치 내벽에 측벽산화막을 형성하는 단계;
    상기 측벽산화막이 형성된 트랜치를 매립하는 매립절연막을 증착하여 트랜치 소자분리막을 형성하는 단계;
    모트습식식각을 수행하여 상기 패드질화막패턴을 일정 두께 제거하여 상기 패드산화막패턴 위에 제2 두께의 잔류질화막패턴이 남도록 하는 단계;
    상기 잔류질화막패턴에 대해 습식세정을 수행하여 상기 모트습식식각에 의해 발생한 파티클을 제거하는 단계; 및
    상기 잔류질화막패턴 위에 상기 잔류질화막패턴과 함께 하드마스크막으로 사용될 절연막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 모트습식식각에 의해 제거되는 패드질화막패턴의 두께는 50Å이하가 되도록 하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.
  3. 제1항에 있어서,
    상기 잔류질화막패턴의 제2 두께는 300-500Å이 되도록 하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.
  4. 제1항에 있어서,
    상기 모트습식식각은 상기 트랜치 소자분리막의 상부 손실두께가 150Å이하가 되도록 수행하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.
  5. 제1항에 있어서,
    상기 습식세정은 HF 세정액을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 트랜치 소자분리막 형성방법.
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