KR20040000682A - 반도체 소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성시에 디보트(Divot) 발생을 억제시킬 수 있는 소자분리막 형성방법을 개시하며, 개시된 본 발명의 방법은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막을 패터닝하여 소자분리 영역에 해당하는 기판 영역을 노출시키는 단계; 상기 노출된 기판 영역 식각하여 트렌치를 형성하는 단계; 상기 트렌치 상단 가장자리의 패드산화막 부분이 소정 폭만큼 언더-컷 되도록 상기 기판을 습식 세정하는 단계; 상기 기판 결과물에 대해 케미컬 건식 식각 공정과 희생 산화 공정을 차례로 수행하여 상기 언더-컷된 패드산화막 부분에 버즈-빅을 형성함과 동시에 트렌치 표면에 선형 산화막을 형성하는 단계; 상기 트렌치가 매립되도록 기판 결과물 상에 두껍게 산화막을 증착하는 단계; 상기 패드질화막이 노출되 때까지 상기 산화막을 연마하는 단계; 및 상기 패드질화막과 패드산화막을 제거하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정에서의 디보트(Divot) 발생을 억제시킬 수 있는 방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.
여기서, 기존의 소자분리막은 로코스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로코스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.
따라서, 상기 로코스 공정에 의한 소자분리막 대신에 작은 폭을 가지며 우수한 소자분리 특성을 갖는 STI 공정을 이용한 소자분리막 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
도 1a 내지 도 1c는 종래의 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성하고, 공지의 포토리소그라피 공정에 따라 상기 패드질화막(3) 및 패드산화막(2)을 패터닝한 후, 상기 패터닝된 패드질화막(3)을 이용해서 노출된 기판 부분을 식각함으로써 소정 깊이의 트렌치(4)를 형성한다.
도 1b를 참조하면, 기판 결과물에 대해 케미컬 건식 식각을 행하고, 그런다음, 식각 데미지(etch damage) 및 트렌치 상단 가장자리(trench Top corner)의 라운딩(rounding)을 위해 희생 산화 공정을 수행한다. 상기 케미컬 건식 식각 및 희생 산화 공정의 결과, 트렌치 상단 가장자리에 인접한 패드산화막 부분이 제거되며, 그리고, 상기 패드산화막이 제거된 부분 및 트렌치 표면 상에 선형 산화막(5)이 형성된다.
도 1c를 참조하면, 트렌치(4)가 완전 매립되도록 기판(1) 상에 산화막을 증착한다. 그런다음, 패드질화막이 노출될 때까지 산화막을 CMP(Chemical Mechanical Polishing)하고, 연이어, 상기 패드질화막을 제거하여 트렌치형의 소자분리막(6)을 형성한다.
이후, 소자분리막 상단 가장자리에서의 디보트 깊이(Divot depth)의 증가를 억제하기 위해 희생 산화 공정을 추가로 수행한다.
그러나, 전술한 바와 같은 종래의 소자분리막 형성방법에 따르면, 트렌치 상단 가장자지에서의 라운딩(rounding) 부족으로 인해, 도 1c에 도시된 바와 같이, 소자분리막(6)의 상단 가장자리에서 디보트(Divot : 7)가 발생되는데, 이러한 상태로 후속에서 웰 및 트랜지스터 형성을 위한 이온주입 공정과 게이트 산화막 및 폴리실리콘막의 증착과 이들에 대한 패터닝 공정을 통해 트랜지스터가 형성될 경우,도 2에 도시된 바와 같이, 게이트 산화막(8)의 두께 불균일로 인해 트랜지스터의 험프(Hump) 및 문턱전압의 롤-로프(Roll-off) 취약, Ioff 증가 등이 유발되며, 이로 인해, 소자의 특성 저하 및 수율 저하가 초래된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 디보트에 의한 소자의 특성 및 수율 저하를 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래의 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
도 2는 종래 기술에 따라 형성된 트랜지스터를 도시한 단면도.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
도 4는 본 발명의 실시예에 따른 트랜지스터를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 실리콘 기판 32 : 패드산화막
33 : 패드질화막 34 : 트렌치
35 : 언더-컷 36 : 선형 산화막
37 : 소자분리막 38 : 게이트 산화막
39 : 게이트 전극
상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막을 패터닝하여 소자분리 영역에 해당하는 기판 영역을 노출시키는 단계; 상기 노출된 기판 영역 식각하여 트렌치를 형성하는 단계; 상기 트렌치 상단 가장자리의 패드산화막 부분이 소정 폭만큼 언더-컷(under-cut)되도록 상기 기판을 습식 세정하는 단계; 상기 기판 결과물에 대해 케미컬 건식 식각 공정과 희생 산화 공정을 차례로 수행하여 상기 언더-컷된 패드산화막 부분에 버즈-빅을 형성함과 동시에 트렌치 표면에 선형 산화막을 형성하는 단계; 상기 트렌치가 매립되도록 기판 결과물 상에 두껍게 산화막을 증착하는 단계; 상기 패드질화막이 노출되 때까지 상기 산화막을 연마하는 단계; 및 상기 패드질화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
본 발명에 따르면, 패드산화막의 언더-컷을 통해 소자분리막 가장자리에서의 라운딩 정도를 증가시킴으로써 디보트의 발생을 현격하게 줄일 수 있으며, 그래서,소자의 특성 및 수율을 향상시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 실리콘 기판(31) 상에 패드산화막(32)과 패드질화막(33)을 차례로 형성하고, 공지의 포토리소그라피 공정에 따라 상기 패드질화막(33) 및 패드산화막(32)을 패터닝한다. 그런다음, 패터닝된 패드질화막(33)을 이용해서 노출된 기판 부분을 식각하고, 이를 통해, 기판의 소자분리 영역에 트렌치(34)를 형성한다.
도 3b를 참조하면, 상기 기판 결과에 대해 습식 세정을 수행하여 트렌치 상단 가장자리에 인접한 패드산화막 부분에 언더-컷(under-cut : 35)을 유발시킨다. 이때, 상기 언더-컷의 정도는 트렌치의 상단 가장자리에서의 라운딩 효과가 극대화될 수 있을 정도로 조절한다.
계속해서, 케미컬 건식 식각 공정과 식각 데미지 제거 및 트렌치 상단 가장자리의 라운딩을 위한 희생 산화 공정을 차례로 수행하고, 이를 통해, 언더-컷된 패드산화막 부분 및 트렌치(34)의 표면에 박막의 선형 산화막(36)을 형성한다. 이때, 패드산화막(32)에 언더-컷이 발생된 상태로 희생 산화 공정이 수행됨에 따라, 언더-컷된 패드산화막 부분에서 과도 산화가 일어나며, 이로 인해, LOCOS 공정에서의 버즈-빅과 같은 현상이 발생됨과 동시에 트렌치 상단 가장자리의 라운딩 정도가 종래의 그것 보다 증가하게 된다.
도 3c를 참조하면, 트렌치(34)가 완전 매립되도록 실리콘 기판(31) 상에 산화막을 증착한다. 그런다음, 패드질화막이 노출될 때까지 산화막을 CMP하고, 이어, 상기 패드질화막을 제거하여 트렌치형의 소자분리막(37)을 형성한다.
여기서, 전술한 바와 같이, 본 발명은 패드산화막의 언더-컷을 발생시켜 희생 산화 공정에서 언더-컷된 패드산화막 부분에 LOCOS 공정에서의 버즈-빅과 같은 현상이 일어나도록 하였기 때문에 소자분리막 가장자리에서의 라운딩 정도를 향상시킬 수 있으며, 아울러, 디보트로부터 자유로운 소자분리막(37)을 얻을 수 있게 된다.
따라서, 본 발명에 따른 방법으로 소자분리막(37)을 형성한 경우에 있어서, 도 4에 도시된 바와 같이, 후속에서 웰 및 트랜지스터 형성을 위한 이온주입 공정과 게이트 산화막(38) 및 폴리실리콘막의 증착과 이들에 대한 패터닝 공정을 통해 게이트 전극(39)을 형성하는 경우, 상기 게이트 산화막(38)은 비교적 균일한 두께로 형성되며, 아울러, 소자분리막 상단 가장자리에서의 라운딩 극대화를 통해 전계 집중을 억제시킬 수 있는 바, 트랜지스터의 폭에 따른 문턱전압의 롤-오프(Roll-off) 및 Ioff 특성 등을 개선시킬 수 있다.
이상에서와 같이, 본 발명은 희생 산화 공정을 수행하기 전에 패드산화막에 언더-컷을 발생시킴으로써 소자분리막의 상단 가장자리의 라운딩 정도를 향상시킬수 있으며, 아울러, 디보트 발생을 억제시킬 수 있다.
따라서, 본 발명은 트랜지스터의 폭에 따른 문턱전압의 롤-오프 및 Ioff 특성을 개선시킬 수 있는 바, 소자 특성을 향상시킬 수 있음은 물론 제조 수율을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (1)
- 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;상기 패드질화막과 패드산화막을 패터닝하여 소자분리 영역에 해당하는 기판 영역을 노출시키는 단계;상기 노출된 기판 영역 식각하여 트렌치를 형성하는 단계;상기 트렌치 상단 가장자리의 패드산화막 부분이 소정 폭만큼 언더-컷 되도록 상기 기판을 습식 세정하는 단계;상기 기판 결과물에 대해 케미컬 건식 식각 공정과 희생 산화 공정을 차례로 수행하여 상기 언더-컷된 패드산화막 부분에 버즈-빅을 형성함과 동시에 트렌치 표면에 선형 산화막을 형성하는 단계;상기 트렌치가 매립되도록 기판 결과물 상에 두껍게 산화막을 증착하는 단계;상기 패드질화막이 노출되 때까지 상기 산화막을 연마하는 단계; 및상기 패드질화막과 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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| A201 | Request for examination | ||
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