KR100404224B1 - 반도체 소자의 화학적 기계적 연마 공정에서 피식각물의불균일성 개선 방법 - Google Patents
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Abstract
본 발명은 패턴의 밀도가 낮은 주변 회로 영역과 피식각물사이에 식각 완충층을 개재하여 패턴의 밀도가 높은 셀 영역과 피식각물의 균일한 높이를 유지하도록 한 반도체 소자의 화학적 기계적 연마 공정에서 피식각물의 불균일성 개선 방법에 관한 것으로, 그 제조 방법은 패턴이 밀한 제 1 영역과 패턴이 소한 제 2 영역을 가진 반도체 기판을 제공하는 단계와, 결과물상에 절연막을 형성한 후, 제 1 영역의 절연막을 에치백하여 제 1 영역에 위치한 패턴의 측벽에 스페이서를 형성하는 단계와, 상기 제 2 영역상에 식각 완충층을 형성하는 단계와, 상기 제 1 영역과 상기 식각 완충층상에 피식각물층을 형성하는 단계와, 상기 피식각물층을 화학적 기계적 연마 방법으로 식각하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 패턴의 밀도가 낮은 주변 회로 영역과 피식각물사이에 식각 완충층을 개재하여 패턴의 밀도가 높은 셀 영역과 피식각물의 균일한 높이을 유지하도록 한 반도체 소자의 화학적 기계적 연마 공정에서 피식각물의 불균일성 개선 방법이다.
반도체 소자가 집적화되면서 다양한 적층 구조를 필요로 하며, 이에 따라 좁은 면적에 필요한 정전 용량을 가져야 하는 캐패시터등을 형성하는 셀 영역은 주변 회로 영역보다 높은 단차를 가지게 된다.
따라서 셀 영역과 주변 회로 영역의 단차를 개선하기 위해, 초기부터 평탄화 공정의 적용이 필요하며, 일반적으로 고집적 소자에서는 화학적 기계적 연마 공정을 주로 사용한다.
그러나 화학적 기계적 연마 공정은 패턴의 밀도가 높은 셀 영역보다는 패턴의 밀도가 낮은 주변 회로 영역에서 식각속도가 빠르게 되어 피식각물의 하지층까지 과도 식각하는 문제가 있어, 주변 회로 영역에 형성되어 있는 패턴의 손상은 물론 과도 식가에 따른 이물이 발생하여 오염의 원인이 되었다.
이하 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 피식각물층의 화학적 기계적 연마 방법에 대하여 상세하게 설명하면 다음과 같다.
도 1a내지 도 1d는 종래 기술의 화학적 기계적 연마 공정을 적용한 반도체 소자 제조 방법의 공정 단면도이다.
먼저, 도 1a와 같이, 셀 영역(2)와 주변 회로 영역(3)을 가진 반도체기판(1)의 소자 분리 영역을 식각하여 트렌치를 형성하고, 트렌치에 산화층을 충진하여 격리층(4)을 형성한다.
그리고 반도체 기판(1)상에 게이트 절연층(도면에 도시되지 않음)을 형성하고, 게이트 절연층상에 다결정 실리콘층(5), 텅스텐층(6), 질화층(7), 그리고 캡 산화층(8)을 순차로 형성하고, 다결정 실리콘층(5), 텅스텐층(6), 질화층(7), 그리고 캡 산화층(8)을 순차로 식각하여 게이트 전극 패턴(9)을 형성한다.
이어서 게이트 전극 패턴(9)을 포함한 반도체 기판(1)상에 산화층(10)을 형성하고, 주변 회로 영역(3)과 대응하는 산화층(10)상에 제 1 감광층 패턴(도면에 도시되지 않음)을 형성한 후, 셀 영역(2)의 산화층(10)을 이방성 식각하여 게이트 전극 패턴(9)의 측벽에 측벽 스페이서(11)을 형성하고, 제 1 감광층 패턴을 제거한다. 여기서 게이트 전극 패턴(9) 및 측벽 스페이서(11)의 형성 후에 각각 실시하는 불순물 이온 주입 공정의 설명은 생략하였다.
도 1b와 같이, 게이트 전극 패턴(9), 측벽 스페이서(11), 그리고 산화층(10)을 포함한 반도체 기판(1)상에 다결정 실리콘층(12)을 형성하고, 주변 회로 영역(3)과 대응하는 다결정 실리콘층(12)상에 제 2 감광층 패턴(13)을 형성한다.
도 1c와 같이, 제 2 감광층 패턴(13)을 마스크로 하여 셀 영역(2)의 다결정 실리콘층(12)을 적당량 식각한다.
이것은 다음 단계에서 적용되는 화학적 기계적 연마 공정의 특성이 패턴의 밀도가 높은 셀 영역(2)보다 패턴의 밀도가 낮은 주변 회로 영역(3)의 식각 속도가 높기 때문에, 셀 영역(2)의 다결정 실리콘층(12)의 일정량을 미리 식각하여 주변회로 영역(3)과 균일한 높이를 유지하기 위함이다.
도 1d와 같이, 셀 영역(2) 및 주변 회로 영역(3)의 다결정 실리콘층(12)을 화학적 기계적 연마 공정을 적용하여 식각한다.
그러나 화학적 기계적 연마 공정의 불균일성에 의해 주변 회로 영역(3)에서 산화층(10), 캡 산화층(8) 그리고 질화층(7)이 식각되어 텅스텐층(6)의 표면이 노출되는 야기시킨다.
이와 같은 종래 기술의 화학적 기계적 연마 공정을 적용한 반도체 소자 제조 방법은 다음과 같은 문제가 있다.
화학적 기계적 연마 공정은 패턴의 밀도가 높은 셀 영역보다는 패턴의 밀도가 낮은 주변 회로 영역에서 식각속도가 빠르게 되어 전체적으로 식각량이 불균일하게 된다.
따라서 주변 회로 영역의 게이트 전극의 패턴상의 다결정 실리콘층이 과도 식각되어, 다결정 실리콘층의 하지층인 캡 산화층과 질화층은 물론 게이트 전극으로 사용하는 텅스텐층까지 손상되고, 또한 텅스텐의 식각은 이물을 발생시켜 오염의 원인이 되는 문제가 있다.
본 발명은 이와 같은 종래 기술의 반도체 소자 제조 방법의 문제를 해결하기 위한 것으로, 패턴의 밀도가 낮은 주변 회로 영역과 피식각물사이에 식각 완충층을 개재하여 패턴의 밀도가 높은 셀 영역과 피식각물의 균일한 높이을 유지하도록 한 반도체 소자의 화학적 기계적 연마 공정에서 피식각물의 불균일성을 개선하는 방법을 제공하는 데 그 목적이 있다.
도 1a내지 도 1d는 종래 기술의 화학적 기계적 연마 공정을 적용한 반도체 소자 제조 방법의 공정 단면도
도 2a내지 도 2f는 본 발명에 따른 화학적 기계적 연마 공정을 적용한 반도체 소자 제조 방법의 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 셀 영역
23 : 주변 회로 영역 24 : 격리층
25 : 다결정 실리콘층 26 : 텅스텐층
27 : 제 1 질화층 28 : 캡 산화층
29 : 게이트 전극 패턴 30 : 산화층
31 : 측벽 스페이서 32 : 제 2 질화층
33 : 다결정 실리콘층 34 : 제 2 감광층 패턴
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 피식각물층의 화학적 기계적 연마 방법은 패턴이 밀한 제 1 영역과 패턴이 소한 제 2 영역을 가진 반도체 기판을 제공하는 단계와, 결과물상에 절연막을 형성한 후, 제 1 영역의 절연막을 에치백하여 제 1 영역에 위치한 패턴의 측벽에 스페이서를 형성하는 단계와, 상기 제 2 영역상에 식각 완충층을 형성하는 단계와, 상기 제 1 영역과 상기 식각 완충층상에 피식각물층을 형성하는 단계와, 상기 피식각물층을 화학적 기계적 연마 방법으로 식각하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 피식각물층의 화학적 기계적 연마 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2f는 본 발명에 따른 화학적 기계적 연마 공정을 적용한 반도체 소자 제조 방법의 공정 단면도이다.
도 2a와 같이, 셀 영역(22)와 주변 회로 영역(23)을 가진 반도체 기판(21)의 소자 분리 영역을 식각하여 트렌치를 형성하고, 트렌치에 산화층을 충진하여 격리층(24)을 형성한다.
그리고 반도체 기판(21)상에 게이트 절연층(도면에 도시되지 않음)을 형성하고, 게이트 절연층상에 다결정 실리콘층(25), 텅스텐층(26), 제 1 질화층(27), 그리고 캡 산화층(28)을 순차로 형성하고, 다결정 실리콘층(25), 텅스텐층(26), 제 1 질화층(27), 그리고 캡 산화층(28)을 순차로 식각하여 게이트 전극 패턴(29)을 형성한다.
이어서 게이트 전극 패턴(29)을 포함한 반도체 기판(21)상에 산화층(30)을 형성하고, 주변 회로 영역(23)과 대응하는 산화층(30)상에 제 1 감광층 패턴(도면에 도시되지 않음)을 형성한 후, 셀 영역(22)의 산화층(20)을 이방성 식각하여 게이트 전극 패턴(29)의 측벽에 측벽 스페이서(31)을 형성하고, 제 1 감광층 패턴을 제거한다.
여기서 게이트 전극 패턴(29) 및 측벽 스페이서(31)의 형성 후에 각각 실시하는 불순물 이온 주입 공정의 설명은 생략하였다.
도 2b와 같이, 게이트 전극 패턴(29), 측벽 스페이서(31), 그리고 산화층(30)을 포함한 반도체 기판(21)상에 화학적 기계적 연마 공정에서 식각 완충 역할을 하는 제 2 질화층(32)을 형성하고, 주변 회로 영역(33)과 대응하는 질화층(32)상에 제 2 감광층 패턴(33)을 형성한다.
이어서, 도 2c와 같이, 제 2 감광층 패턴(33)을 마스크로 하여 셀 영역(22)의 제 2 질화층(32)을 제거한다.
도 2d와 같이, 게이트 전극 패턴(29) 및 질화층(32)을 포함한 반도체 기판(21)상에 패드를 형성하기 위한 다결정 실리콘층(33)을 형성하고, 주변 회로 영역(33)과 대응하는 다결정 실리콘층(33)상에 제 3 감광층 패턴(34)을 형성한다.
이어서, 제 3 감광층 패턴(34)을 마스크로 하여 셀 영역(22)의 다결정 실리콘층(33)을 적당량 식각한다.
이것은 다음 단계에서 적용되는 화학적 기계적 연마 공정의 특성이 패턴의 밀도가 높은 셀 영역(22)보다 패턴의 밀도가 낮은 주변 회로 영역(23)의 식각 속도가 높기 때문에, 셀 영역(22)의 다결정 실리콘층(33)의 일정량을 미리 식각하여 주변 회로 영역(23)과 균일한 높이를 유지하기 위함이다.
도 2e와 같이, 주변 회로 영역(23)상의 제 3 감광층 패턴(34)을 제거한다.
도 2f와 같이, 셀 영역(22) 및 주변 회로 영역(23)의 다결정 실리콘층(33)을 화학적 기계적 연마 공정을 적용하여 식각하여 캐패시터 패드(35)을 형성한다.
이 때, 셀 영역(22)에서 보다 주변 회로 영역(23)상의 다결정 실리콘층(33)이 더 빠르게 식각되지만, 제 2 질화층(32)가 화학적 기계적 연마 공정에 저항하는 성질이 있어, 제 2 질화층(32)의 하지층인 캡 산화층(28)과 제 1 질화층(27)이 안전하게 보전되어 텅스텐층(26)의 표면이 노출되는 위험이 제거된다.
그리고 주변 회로 영역(23)에서 캡 산화층(28)상의 산화층(30)과 제 2 질화층(32)는 화학적 기계적 연마 공정에서 완전히 제거된다.
이와 같은 본 발명에 따른 화학적 기계적 연마 공정을 적용한 반도체 소자 제조 방법은 다음과 같은 효과가 있다.
패턴의 밀도가 낮은 주변 회로 영역상의 피식각물인 다결정 실리콘층의 아래에 식각 완충층으로 질화층을 형성하여, 패턴의 밀도가 높은 영역보다 패턴의 밀도가 낮은 영역에서 식각속도가 빠른 화학적 기계적 연마 공정을 적용했을 때, 식각 완충층인 질화층에 의해 식각량의 불균일을 조절하여, 주변 회로 영역과 셀 영역에서 다결정 실리콘층의 높이을 일정하게 유지한다.
따라서 주변 회로 영역의 게이트 전극의 패턴상의 다결정 실리콘층이 과도식각되어, 다결정 실리콘층의 하지층인 캡 산화층과 질화층은 물론 게이트 전극으로 사용하는 텅스텐층까지 손상되고, 또한 텅스텐의 식각은 이물을 발생시켜 오염의 원인이 되는 문제을 해결하는 효과가 있다.
Claims (5)
- 패턴이 밀한 제 1 영역과 패턴이 소한 제 2 영역을 가진 반도체 기판을 제공하는 단계;결과물상에 절연막을 형성한 후, 제 1 영역의 절연막을 에치백하여 제 1 영역에 위치한 패턴의 측벽에 스페이서를 형성하는 단계;상기 제 2 영역상에 식각 완충층을 형성하는 단계;상기 제 1 영역과 상기 식각 완충층상에 피식각물층을 형성하는 단계;상기 피식각물층을 화학적 기계적 연마 방법으로 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 피식각물층의 화학적 기계적 연마 방법.
- 제 1 항에 있어서, 상기 식각 완충층은 질화층으로 형성하는 것을 특징으로 하는 반도체 소자의 피식각물층의 화학적 기계적 연마 방법.
- 제 1 항에 있어서, 피식각물층은 다결정 실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 피식각물층의 화학적 기계적 연마 방법.
- 제 1 항에 있어서, 상기 제 1 영역은 셀 영역이고, 상기 제 2 영역은 주변 회로 영역인 것을 특징으로 하는 반도체 소자의 피식각물층의 화학적 기계적 연마 방법.
- 셀 영역과 주변 회로 영역을 가진 반도체 기판상에 게이트 절연층, 다결정 실리콘층, 텅스텐층, 제 1 질화층, 그리고 캡 산화층으로 이루어진 게이트 전극 패턴을 형성하는 단계;결과물상에 절연층을 형성하고 셀 영역의 절연층을 에치백하여 셀 영역에 위치한 게이트 전극 패턴의 측벽에 스페이서를 형성하는 단계;상기 주변 회로 영역상에 제 2 질화층을 형성하는 단계;전면에 다결정 실리콘층을 형성하는 단계;상기 다결정 실리콘층을 화학적 기계적 연마 방법으로 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 피식각물층의 화학적 기계적 연마 방법.
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