KR20060070068A - 반도체 소자의 컨택 플러그 형성방법 - Google Patents

반도체 소자의 컨택 플러그 형성방법 Download PDF

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KR20060070068A
KR20060070068A KR1020040108693A KR20040108693A KR20060070068A KR 20060070068 A KR20060070068 A KR 20060070068A KR 1020040108693 A KR1020040108693 A KR 1020040108693A KR 20040108693 A KR20040108693 A KR 20040108693A KR 20060070068 A KR20060070068 A KR 20060070068A
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이성권
이민석
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Abstract

본 발명은 반도체 소자의 컨택 플러그가 함몰되는 현상을 방지하여 후속 공정에서 야기되는 여러가지 문제점들을 방지할 수 있는 반도체 소자의 컨택 플러그 형성방법에 관한 것으로, 이를 위해 본 발명에서는 층간 절연막 내에 하지 도전층이 형성된 반도체 기판을 제공하는 단계; 상기 층간 절연막 상에 하드 마스크를 증착하는 단계와, 상기 하드 마스크를 식각하는 단계; 식각된 상기 하드 마스크를 이용한 식각공정을 통해 상기 층간 절연막을 식각하여 상기 하지 도전층이 노출되는 컨택홀을 형성하는 단계; 상기 컨택홀이 매립되도록 상기 컨택홀을 포함하는 전체 구조 상부에 컨택 플러그를 형성하는 단계; 식각된 상기 하드 마스크 측벽의 일부가 노출되도록 상기 컨택 플러그를 리세스시키는 단계; 상기 하드 마스크를 제거하여 상기 컨택 플러그의 상부를 돌출시키는 단계를 포함하는 반도체 소자의 컨택 플러그 형성방법을 제공한다.
반도체 소자, 컨택 플러그, 하드 마스크

Description

반도체 소자의 컨택 플러그 형성방법{METHOD FOR FORMING CONTACT PLUG IN SEMICONDUCTOR DEVICE}
도 1 내지 도 4은 종래 기술에 따른 반도체 소자의 컨택 플러그 형성방법을 통해 형성된 컨택 플러그를 도시한 단면도.
도 5a 내지 도 5f는 본 발명의 실시예1에 따른 반도체 소자의 컨택 플러그 형성방법을 도시한 단면도.
도 6a 내지 도 6e는 본 발명의 실시예2에 따른 반도체 소자의 컨택 플러그 형성방법을 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110, 210 : 반도체 기판
11, 14, 111, 211, 212 : 층간 절연막
12, 114, 215 : 컨택 플러그
13 : 식각 정지층
15, 113, 214 : 컨택홀
112 : 하드 마스크
113, 213 : 포토 레지스트 패턴
본 발명은 반도체 소자의 컨택 플러그 형성방법에 관한 것으로, 더욱 상세하게는 반도체 소자에서 상하부 도전층을 연결하는 컨택 플러그 형성방법에 관한 것이다.
최근에는 DRAM 소자의 고집적화가 가속화되어 감에 따라 소자를 이루는 여러 구조물층들이 적층 구조로 배치되었으며, 이로 인하여 상부 도전층과 하부 도전층을 연결해주기 위하여 컨택 플러그(contact plug)가 제안되었다. 이러한 컨택 플러그 형성공정에 있어서, 하부에서는 최소의 면적으로 접촉면적을 넓히면서, 상부에서는 후속 공정에 대한 공정 마진(margin)을 넓히기 위하여 컨택되는 하부에 비해 그 상부의 면적이 큰 소위, 랜딩 플러그 컨택(landing plug contact) 공정이 제안되어 사용되고 있다.
일반적으로, 랜딩 플러그 컨택 공정과 같은 컨택 플러그 공정은 하지 도전층 상에 층간 절연막을 적층한 후 컨택홀이 형성될 영역에 형성된 층간 절연막을 식각하여 하지 도전층이 노출되도록 컨택홀을 형성한다. 그런 다음, 컨택홀이 매립되도록 전체 구조 상부에 컨택 플러그용 도전성 물질을 증착한 후 이 도전성 물질이 컨택홀 내부에만 잔류되도록 플러그 리세스(recess) 공정으로 진행하는 과정으로 이 루어진다.
이와 같이, 컨택 플러그 형성공정에서는 층간 절연막 상부에 증착된 도전성 물질을 제거하기 위하여 플러그 리세스 공정이 필수적으로 적용된다. 특히, 컨택홀의 종회비가 증가함에 따라 100nm 이하의 소자에 있어서는 필수적인 공정으로 적용되고 있다. 이때, 플러그 리세스 공정의 대표적인 방법으로는 화학기계적연마(Chemical Mechanical Polishing, 이하, CMP라 함)와 에치백(etch-back)이 있다.
CMP는 제조단가가 높고, 공정 안정성이 확보되지 않아 실제 양산에 적용하기에는 해결해야할 문제가 많다. 또한, CMP는 웨이퍼 내에서 위치에 따른 연마율의 차이가 커서 균일도가 떨어진다는 단점이 있다. 한편, 건식 식각인 에치백은 비용이 저렴한 반면, 컨택홀의 크기에 따라 식각율의 차이가 나서 균일도가 떨어진다는 단점이 있다.
특히, 종래의 에치백을 이용하여 다결정 실리콘 컨택 플러그를 형성한 상태를 도시한 도 1을 참조하면, 하지 도전층(10) 상에 컨택홀이 형성된 층간 절연막(11)이 형성되고, 그 컨택홀 내부에는 다결정 실리콘 컨택 플러그(12)가 형성된다. 그런데, 도 1에 도시된 바와 같이, 층간 절연막(11) 상에 다결정 실리콘 컨택 플러그(12)가 잔류되지 않도록 과도 식각하는 과정에서 컨택홀 내부의 다결정 실리콘 컨택 플러그(12)가 함몰되는 현상이 발생한다. 이러한 현상은 컨택홀의 크기에 따라 식각율의 균일도가 감소하는 경우 더욱 크게 될 수 있다. 이처럼 다결정 실리콘 컨택 플러그(12)가 함몰되는 현상은 후속 공정에 많은 문제들을 야기시키게 된다.
이러한 문제들 중 하나가 도 2 및 도 3에 도시된 바와 같이, 상부 층간 절연 막(14) 식각공정시 오정렬(misalign)에 의해 발생한다. 도 2 및 도 3에 도시된 바와 같이, 도 1과 같이 형성된 컨택 플러그(12)와 하부 층간 절연막(11) 상에 층간 절연막(11)과 식각 선택비가 높은 식각 정지막(13)을 적층하고, 그 상에 상부 층간 절연막(14)을 적층한다. 그런 다음, 컨택 플러그(12)가 노출되도록 컨택홀(15)를 형성할 때, 도 3에 도시된 바와 같이, 오정렬된 경우 층간 절연막(11)의 모서리에 식각 정지막(13)의 스페이서(A)가 형성되어 완성된 컨택의 컨택저항이 증가하거나, 심할 경우 컨택 플러그(11)가 완전히 오픈(open)되지 않아 메탈 컨택 불량이 발생할 수도 있다.
이러한 문제점을 개선하기 위한 일환으로, 한국특허공개번호 특2001-0004644호(공개일자 : 2001년 1월 15일), 미국특허번호 US6008514호(등록일자 : 1999년 12월 28일), 미국특허번호 US5728619호(등록일자 : 1998년 3월 17일), 미국특허번호 US5793077호(등록일자 : 1998년 8월 11일)에는 돌출된 컨택 플러그 형성방법에 대해 개시되어 있다.
이중, 한국특허공개번호 특2001-0004644호에서는 컨택 플러그에 대한 리세스(즉, 다결정 실리콘막의 리세스)를 SF6, CHF3 및 CF4의 혼합가스를 이용하여 에치백함으로써 층간 절연막인 실리콘 산화막을 노출시키고, 컨택 플러그인 다결정 실리콘막을 돌출하는 방식에 대해 개시되어 있으나, 이 방법은 소자의 고집적도에 따른 종횡비 증대시 ArF 등의 패턴 손상을 고려하지 않고 있다. 즉, 하드 마스크 스킴(hard mask scheme)을 적용할 경우에 대해서는 개시되어 있지 않으며, 층간 절연막 의 리세스로 인한 절연 특성의 감소, 그리고 도 4에 도시된 바와 같이 심(seam)(도 4에 도시된 'A'참조) 노출에 의한 소자 불량 등과 같은 단점 등이 유발된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 반도체 소자의 컨택 플러그가 함몰되는 현상을 방지하여 후속 공정에서 야기되는 여러가지 문제점들을 방지할 수 있는 반도체 소자의 컨택 플러그 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 층간 절연막 내에 하지 도전층이 형성된 반도체 기판을 제공하는 단계와, 상기 층간 절연막 상에 하드 마스크를 증착하는 단계와, 상기 하드 마스크를 식각하는 단계와, 식각된 상기 하드 마스크를 이용한 식각공정을 통해 상기 층간 절연막을 식각하여 상기 하지 도전층이 노출되는 컨택홀을 형성하는 단계와, 상기 컨택홀이 매립되도록 상기 컨택홀을 포함하는 전체 구조 상부에 컨택 플러그를 형성하는 단계와, 식각된 상기 하드 마스크 측벽의 일부가 노출되도록 상기 컨택 플러그를 리세스시키는 단계와, 상기 하드 마스크를 제거하여 상기 컨택 플러그의 상부를 돌출시키는 단계를 포함하는 반도체 소자의 컨택 플러그 형성방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 제1 층간 절연막 내에 하지 도전층이 형성된 반도체 기판을 제공하는 단계와, 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계와, 상기 제2 및 제1 층간 절연막을 식각하여 상기 하지 도전층이 노출되는 컨택홀을 형성하는 단계와, 상기 컨택홀이 매립되도록 상기 컨택홀을 포함하는 전체 구조 상부에 컨택 플러그를 형성하는 단계와, 식각된 상기 제2 층간 절연막 측벽의 일부가 노출되도록 상기 컨택 플러그를 리세스시키는 단계와, 상기 제2 층간 절연막을 제거하여 상기 컨택 플러그의 상부를 돌출시키는 단계를 포함하는 반도체 소자의 컨택 플러그 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예1
도 5a 내지 도 5f는 본 발명의 실시예1에 따른 반도체 소자의 컨택 플러그 형성방법을 설명하기 위하여 일례로 도시한 DRAM 소자의 컨택 플러그 형성방법을 도시한 단면도들이다.
도 5a에 도시된 바와 같이, 하지 도전층(110)이 형성된 반도체 기판(미도시) 상에 층간 절연막(111)을 증착한다. 이때, 층간 절연막(111)은 산화막 계열의 물질로 형성한다. 예컨대, HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막 중 어느 하나로 형성할 수 있다.
이어서, CMP와 같은 평탄화 공정을 실시하여 층간 절연막(111) 상부를 평탄화할 수도 있다.
이어서, 층간 절연막(111) 상에 하드 마스크(112)를 증착한다. 이때, 하드 마스크(112)는 질화막, 폴리 실리콘막, 텅스텐막 및 아모퍼스 카본(amorphous carbon)막 중 어느 하나의 막으로 형성하거나, 이 들이 적어도 2층 이상 적층된 구조로 형성할 수도 있다. 바람직하게는 도 5d에서 증착되는 컨택 플러그(114)와 다른 물질로 형성한다. 예컨대, 컨택 플러그(114)가 폴리 실리콘막으로 형성되는 경우 하드 마스크(112)는 질화막으로 형성한다.
이어서, 도 5b에 도시된 바와 같이, 하드 마스크(112) 상에 포토 레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 순차적으로 실시하여 포토 레지스트 패턴(113)을 형성한다.
이어서, 포토 레지스트 패턴(113)을 식각 마스크로 이용한 식각공정을 실시하여 하드 마스크(112)를 식각한다.
이어서, 도 5c에 도시된 바와 같이, 스트립 공정을 실시하여 포토 레지스트 패턴(113)을 제거한다.
이어서, 식각된 하드 마스크(112)를 식각 마스크로 이용한 식각공정을 실시하여 하지 도전층(110)이 노출되도록 층간 절연막(111)을 식각한다. 이로써, 컨택홀(113)이 형성된다.
이어서, 도 5d에 도시된 바와 같이, 컨택홀(113)이 매립되도록 전체 구조 상 부에 컨택 플러그(114)를 증착한다. 이때, 컨택 플러그(114)는 폴리 실리콘막, 텅스텐, 알루미늄 중 어느 하나로 형성한다. 바람직하게는 폴리 실리콘막으로 형성한다.
이어서, 도 5e에 도시된 바와 같이, 플라즈마 에치백 공정을 실시하여 하드 마스크(112)의 측벽의 일부가 노출될 때까지 컨택 플러그(114)를 리세스시킨다. 이로써, 도 5e에 도시된 바와 같은 프로파일(profile)을 갖는 컨택 플러그(114)가 형성된다.
이어서, 도 5f에 도시된 바와 같이, 습식세정공정을 실시하여 하드 마스크(112)를 제거한다. 이로써, 컨택 플러그(114) 상부의 일부가 돌출된다. 이때, 돌출되는 컨택 플러그(114)의 상부는 100Å 내지 1000Å의 두께로 돌출되도록 한다.
실시예2
도 6a 내지 도 5e는 본 발명의 실시예2에 따른 반도체 소자의 컨택 플러그 형성방법을 설명하기 위하여 일례로 도시한 DRAM 소자의 컨택 플러그 형성방법을 도시한 단면도들이다.
도 6a에 도시된 바와 같이, 하지 도전층(210)이 형성된 반도체 기판(미도시) 상에 제1 층간 절연막(211)을 증착한다. 이때, 제1 층간 절연막(111)은 산화막 계열의 물질로 형성한다. 예컨대, HDP 산화막, BPSG막, PSG막, PETEOS막, USG막, FSG막, CDO막 및 OSG막 중 어느 하나로 형성할 수 있다.
이어서, CMP와 같은 평탄화 공정을 실시하여 제1 층간 절연막(211) 상부를 평탄화할 수도 있다.
이어서, 제1 층간 절연막(211) 상에 제2 층간 절연막(212)을 증착한다. 이때, 제2 층간 절연막(212)은 제1 층간 절연막(211)과 같은 물질로 형성할 수 있으나, 이 들(211, 212) 간의 식각 선택비를 고려하여 서로 다른 물질로 형성하는 것이 바람직하다. 예컨대, 제1 층간 절연막(211)이 BPSG막으로 형성되는 경우, 제2 층간 절연막(212)은 BPSG막을 제외한 다른 산화막 중 어느 하나의 막으로 형성한다. 또한, 제2 층간 절연막(212)은 단층막으로 형성하거나, BPSG막과 고온 산화막과 같이 적층막으로 형성할 수도 있다.
이어서, 도 6b에 도시된 바와 같이, 제2 층간 절연막(112) 상에 포토 레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 순차적으로 실시하여 포토 레지스트 패턴(213)을 형성한다.
이어서, 포토 레지스트 패턴(213)을 식각 마스크로 이용한 식각공정을 실시하여 제2 층간 절연막(212) 및 제1 층간 절연막(211)을 식각한다. 이로써, 컨택홀(214)이 형성된다.
이어서, 도 6c에 도시된 바와 같이, 스트립 공정을 실시하여 포토 레지스트 패턴(213)을 제거한다.
이어서, 컨택홀(214)이 매립되도록 전체 구조 상부에 컨택 플러그(215)를 증착한다. 이때, 컨택 플러그(215)는 폴리 실리콘막, 텅스텐, 알루미늄 중 어느 하나로 형성한다. 바람직하게는 폴리 실리콘막으로 형성한다.
이어서, 도 6d에 도시된 바와 같이, 플라즈마 에치백 공정을 실시하여 제2 층간 절연막(212)의 측벽의 일부가 노출될 때까지 컨택 플러그(215)를 리세스시킨 다. 이로써, 도 6d에 도시된 바와 같은 프로파일을 갖는 컨택 플러그(215)가 형성된다.
이어서, 도 6e에 도시된 바와 같이, 습식식각공정을 실시하여 제2 층간 절연막(212)만을 선택적으로 제거한다. 이로써, 컨택 플러그(215) 상부의 일부가 돌출된다. 이때, 돌출되는 컨택 플러그(215)의 상부는 100Å 내지 1000Å의 두께로 돌출되도록 한다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 하지 도전층 상에 층간 절연막과 하드 마스크(또는, 이종 물질로 이루어진 층간 절연막)을 증착한 후 식각하여 컨택홀을 형성하고, 이 컨택홀이 매립되도록 컨택 플러그를 증착한 후 하드 마스크 측벽의 일부가 노출되도록 컨택 플러그를 리세스킨다. 그런 다음, 하드 마스크를 제거하여 돌출된 컨택 플러그를 형성함으로써 컨택 플러그가 함몰되는 현상을 방지할 수 있다. 이를 통해, 후속 공정시 오정렬에 의해 컨택저항이 증가하거나, 컨택 플러그 상부가 제대로 오픈되지 않아 메탈 컨택 불량이 발생되는 것을 방지할 수 있다.
또한, 선행 특허들에서 발생할 수 있는 층간 절연막의 리세스로 인한 절연 특성의 감소, 그리고 심(seam) 노출에 의한 소자 불량 등과 같은 단점 등이 발생되지 않는다.

Claims (9)

  1. 층간 절연막 내에 하지 도전층이 형성된 반도체 기판을 제공하는 단계;
    상기 층간 절연막 상에 하드 마스크를 증착하는 단계;
    상기 하드 마스크를 식각하는 단계;
    식각된 상기 하드 마스크를 이용한 식각공정을 통해 상기 층간 절연막을 식각하여 상기 하지 도전층이 노출되는 컨택홀을 형성하는 단계;
    상기 컨택홀이 매립되도록 상기 컨택홀을 포함하는 전체 구조 상부에 컨택 플러그를 형성하는 단계;
    식각된 상기 하드 마스크 측벽의 일부가 노출되도록 상기 컨택 플러그를 리세스시키는 단계; 및
    상기 하드 마스크를 제거하여 상기 컨택 플러그의 상부를 돌출시키는 단계;를 포함하는 반도체 소자의 컨택 플러그 형성방법.
  2. 제 1 항에 있어서,
    상기 상기 컨택 플러그는 플라즈마 에치백 공정을 통해 리세스되는 반도체 소자의 컨택 플러그 형성방법.
  3. 제 1 항에 있어서,
    상기 하드 마스크는 상기 컨택 플러그와 서로 다른 물질로 형성되는 반도체 소자의 컨택 플러그 형성방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 하드 마스크는 폴리 실리콘막, 텅스텐막, 질화막 및 아모퍼스 카본막 중 어느 하나로 형성하는 반도체 소자의 컨택 플러그 형성방법.
  5. 제 1 항에 있어서,
    상기 컨택 플러그의 상부는 100Å 내지 1000Å의 두께로 돌출되는 반도체 소자의 컨택 플러그 형성방법.
  6. 제1 층간 절연막 내에 하지 도전층이 형성된 반도체 기판을 제공하는 단계;
    상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계;
    상기 제2 및 제1 층간 절연막을 식각하여 상기 하지 도전층이 노출되는 컨택홀을 형성하는 단계;
    상기 컨택홀이 매립되도록 상기 컨택홀을 포함하는 전체 구조 상부에 컨택 플러그를 형성하는 단계;
    식각된 상기 제2 층간 절연막 측벽의 일부가 노출되도록 상기 컨택 플러그를 리세스시키는 단계; 및
    상기 제2 층간 절연막을 제거하여 상기 컨택 플러그의 상부를 돌출시키는 단계;
    를 포함하는 반도체 소자의 컨택 플러그 형성방법.
  7. 제 6 항에 있어서,
    상기 컨택 플러그는 플라즈마 에치백 공정을 통해 리세스되는 반도체 소자의 컨택 플러그 형성방법.
  8. 제 6 항에 있어서,
    상기 제2 층간 절연막은 상기 제1 층간 절연막과 다른 물질로 형성되는 반도체 소자의 컨택 플러그 형성방법.
  9. 제 6 항에 있어서,
    상기 상기 컨택 플러그의 상부는 100Å 내지 1000Å의 두께로 돌출되는 반도 체 소자의 컨택 플러그 형성방법.
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KR100855867B1 (ko) * 2007-06-29 2008-09-01 주식회사 하이닉스반도체 반도체 소자의 제조 방법

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