KR20060064537A

KR20060064537A - 불휘발성 반도체 기억 장치 및 그 구동 방법

Info

Publication number: KR20060064537A
Application number: KR1020050118536A
Authority: KR
Inventors: 고지 호소노
Original assignee: 가부시끼가이샤 도시바
Priority date: 2004-12-08
Filing date: 2005-12-07
Publication date: 2006-06-13
Also published as: US7453733B2; US20080084750A1; US20060133143A1; JP2006164407A; KR100661953B1; JP4690713B2; US7313027B2

Abstract

신뢰성이 높은 불휘발성 반도체 기억 장치의 기입 동작을 실현하다. 메모리 셀 어레이에서의 임의의 블록을 선택하는 회로로서, 불휘발성 메모리 셀에 워드선을 통해 접속된 복수의 트랜지스터를 갖는 회로와, 복수의 트랜지스터의 소스 또는 드레인에 인가하는 제1 전압 V1, 제2 전압 V2 및 제3 전압 V3(V3<V2<V1)으로서, 데이터를 기입할 때에 선택한 워드선에 접속된 트랜지스터에 인가하는 제1 전압 V1, 선택하지 않은 워드선에 접속된 트랜지스터에 인가하는 제2 전압 V2, 및 적어도 1개의 선택하지 않은 워드선에 접속된 트랜지스터에 인가하는 제3 전압 V3을 발생하는 회로를 갖고 있으며, 제3 전압 V3은 상기 트랜지스터의 기판 전압보다 높은 전압이며, 제1 및 제2 전압이 워드선에 인가되는 기간에 상기 복수의 트랜지스터의 소스 또는 드레인에 인가되는 전압 중에서 가장 낮은 전압으로 되도록 동작한다.

불휘발성 메모리 셀, 전송 트랜지스터, 워드선, VISO 발생 회로, CG 디코더 드라이버

Description

불휘발성 반도체 기억 장치 및 그 구동 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}

도 1은 본 발명의 불휘발성 반도체 기억 장치의 구성의 일 실시 형태를 도시하는 도면.

도 2는 본 발명의 불휘발성 반도체 기억 장치에 이용하는 VISO 발생 회로의 회로예를 도시하는 도면.

도 3은 본 발명의 불휘발성 반도체 기억 장치에 이용하는 CG 디코더 드라이버(6)의 회로예를 도시하는 도면.

도 4는 본 발명의 불휘발성 반도체 기억 장치의 일 실시 형태에서의 기입 동작에서의 타이밍차트.

도 5는 본 발명의 불휘발성 반도체 기억 장치의 일 실시 형태에서의 전송 트랜지스터의 레이아웃 배치를 도시하는 도면.

도 6은 본 발명의 불휘발성 반도체 기억 장치의 일 실시예에서의 기입 동작에서의 타이밍차트.

도 7은 본 발명의 불휘발성 반도체 기억 장치의 일 실시예에서의 기입 동작에서의 타이밍차트.

도 8은 종래의 불휘발성 반도체 기억 장치의 기입 동작에서의 타이밍차트.

도 9는 불휘발성 반도체 기억 장치의 메모리 셀의 임계값과 데이터의 관계를 도시하는 도면.

도 10은 종래의 불휘발성 반도체 기억 장치의 일 실시 형태에서의 전송 트랜지스터의 레이아웃 배치를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 커맨드 레지스터

2 : 어드레스 레지스터

3 : 시퀀스 제어 회로

4 : 고전압 발생 회로

5 : VRDEC 드라이버

6 : CG 디코더 드라이버

7 : SGD 드라이버

8 : SGS 드라이버

9 : 데이터 판독·기입 제어 회로

10 : 블록 선택 회로

11 : 블록 디코더(BD)

12(12-1 및 12-2) : 전송 트랜지스터

13 : 전송 트랜지스터

20 : 센스 앰프

21 : 비트선 제어 트랜지스터

22, 23 : 인버터

30 : VISO 발생 회로

100 : 블록(메모리 블록)

BL0∼BLm : 비트선

WL0∼WLi : 워드선

SG1, SG2 : 선택 게이트선

TG : 전송 트랜지스터의 게이트 배선

[특허 문헌1] 일본 특개2002-l41477호 공보

본 발명은 전기적으로 재기입 가능한 불휘발성 반도체 기억 장치에 관한 것이다. 불휘발성 반도체 기억 장치 중에서도, 특히, NAND형 플래시 메모리에서의 메모리 셀에의 전압 인가 기술에 관한 것이다.

최근, 소형이며 대용량인 불휘발성 반도체 기억 장치의 수요가 급증하고, 그 중에서도 종래의 NOR형 플래시 메모리와 비교하여, 고집적화, 대용량화를 기대할 수 있는 NAND형 플래시 메모리가 주목받고 있다. NAND형 플래시 메모리가 대용량화되고 있는 것은, Si의 활성 영역과 제어 게이트의 라인 패턴의 교점에 형성되는 약 4F²(F는 필드 폭)의 작은 메모리 셀에 의해서이다. 따라서, 다른 불휘발성 메모리에 비해 메모리 셀의 고집적화는 선행하고 있지만, 플로팅 게이트에 축적하는 전하량에 따라 불휘발로 데이터 보유하고 있기 때문에, 터널 산화막 두께의 축소는 어렵다. 따라서, 기입 동작과 소거 동작의 양방에 FN 터널 전류를 이용하고 있는 경우도 있어, 기입 동작이나 소거 동작에 필요한 전압을 유지한 상태 그대로 고집적화가 진행되고 있다.

NAND형 플래시 메모리에서는, 기입 동작이나 소거 동작에서, 선택 트랜지스터의 선택 게이트 및 메모리 셀의 컨트롤 게이트에는, 20V 이상의 전압이 인가되어 있다. 따라서, 선택 게이트선 및 워드선에 신호를 공급하는 전송 트랜지스터에는, 두꺼운 게이트 산화막과 충분한 접합 내압, 소자간 내압을 가진 고내압 트랜지스터가 이용되게 된다. 이러한 사정으로부터, 통상의 전원 전압으로 동작하는 트랜지스터보다 사이즈가 큰 전송 트랜지스터를 각각의 블록 선택 회로에 배치할 필요가 발생하여, 트랜지스터의 레이아웃 배치의 효율화가 요구되고 있다.

따라서, 특허 문헌1에 개시된 바와 같이, 게이트 패턴 분리가 없는 레이아웃 구성 패턴을 채용하고, 또한 트랜지스터 사이의 거리를 조금이라도 작게 할 수 있는 전송 트랜지스터의 배열 방법을 채용함으로써, 블록 선택 회로의 점유 면적을 가능한 한 작게 하는 기술이 알려져 있다.

여기서, 도 8에 기입 동작에서의 타이밍차트를 도시한다. WLn을 선택 워드선으로 할 때, 도 8에 기재된 그 밖의 워드선 WLn-2, WLn-1 및 WLn+1은, 선택 워드 선 WLn과 동일한 선택 블록에 포함되는 비선택 워드선이다. 도 8에서는, 선택 워드선 WLn 및 비선택 워드선 중 WLn+1, WLn-1 및 WLn-2, 및 이들 워드선에 대응한 워드선 구동선 CGn, CGn+1, CGn-1 및 CGn-2의 타이밍차트를 대표적으로 도시하고 있다. 또한, 전송 트랜지스터가 온하고 있는 경우에는, 워드선 구동선 CGn, CGn+1, CGn-1 및 CGn-2의 전위는, 각각, 워드선 WLn, WLn+1, WLn-1 및 WLn-2의 전위와 실질적으로 동일한 것으로 생각된다. 도 8에서, VRDEC는 블록 디코더에 송신하기 위한 전압(기입/판독 등의 동작에 따른 전압)이 공급되는 배선, TG는 전송 트랜지스터의 게이트 배선, SGD 및 SGS는 선택 게이트 구동선, BL은 비트선이다. 또한, 여기서는, 하나의 블록에서, 1개의 비트선에 접속된 메모리 트랜지스터 열을 NAND형 셀로 부르고 있다.

도 8에 도시한 기입 동작 시의 전압 인가 방법에서는, 선택 워드선 WLn을 기준으로 하여, 소스선(CELSRC)측의 하나 옆의 비선택 워드선 WLn-1에는 0V, 소스선측의 2개 옆의 비선택 워드선 WLn-2에는 패스 전압 Vpass와 NAND형 셀의 기입 고유의 전압이 인가된다. 또한, 선택 워드선 WLn을 기준으로 하여, 비트선측의 비선택 워드선 WLn+1에도 Vpass가 인가된다. 또한, 도 8에서는 도시하고 있지 않은 다른 비선택 워드선에 대해서도 Vpass가 인가된다.

선택 워드선 WLn에 인가되는 기입 전압 Vpgm은 20V 정도의 전압이다. 이 전압을 선택 워드선 WLn에 인가하기 위해서는, 전송 트랜지스터의 게이트 배선 TG에는 전송 전압 Vpgm(20V)+Vt(Vt : 전송 트랜지스터의 임계값) 이상의 전압(전송 전압)을 인가하는 것이 필요로 된다. 그 전송 전압 Vpgm+Vt가, VRDEC 드라이버로부 터 블록 디코더를 향하여 타이밍 T1로부터 공급된다. 선택된 블록에서는, 선택 게이트 구동선 SGD의 전압이 선택 트랜지스터에 접속된 선택 게이트선 SG1에 전송되어, NAND형 셀이 액티브로 되며, 비트선에 인가되는 기입 데이터에 따른 전압이, 각각의 NAND형 셀 내에 공급된다.

여기서, 도 9에 메모리 셀의 임계값과 데이터의 관계를 도시한다. 비트선의 전압이 0V일 때, NAND형 셀 내에는 0V가 계속해서 공급된다. 이 때, 타이밍 T4부터 타이밍 T5의 기입 기간 중에, 워드선과 선택 메모리 셀의 채널 사이에 FN 터널 전류를 흘리는 데 충분한 전계가 인가되기 때문에, 전자가 플로팅 게이트에 주입되어, 임계값이 높은 상태("0" 상태)로 된다. 한편, 비트선의 전압이 Vdd일 때에는, 타이밍 T3 이후의 워드선 전위의 상승에 수반하여, NAND형 셀 내의 채널 및 확산층의 전위가 Vsgd_Vt(Vt는 선택 트랜지스터의 임계값) 이상으로 되면, 플로팅 상태로 되어 상승한다. 이에 의해, 워드선과 선택 메모리 셀의 채널과의 전위차가 작아지기 때문에 플로팅 게이트에 전자가 주입되지 않아, 소거 상태 "1"이 유지된다. 따라서, "1" 기입으로 된다.

여기서, 종래, 선택 워드선 WLn의 소스선(CELSRC)측에 인접한 비선택 워드선 WLn-1의 전압을 0V로 하는 이유에 대하여 설명한다. NAND형 플래시 메모리에서는 NAND형 셀 내의 복수의 워드선에 대한 기입 순서를 소스선(CELSRC)측으로부터 행하는 경우가 있다. 즉, WL0, WL1, …, WLi의 순서로 기입을 행하는 경우에는, 선택 워드선 WLn보다도 소스측의 메모리 셀에는 이미 기입이 행해져 있을 가능성이 높다. 한편, 비트선측의 메모리 셀은 소거 상태의 메모리 셀 그대로로 되어 있다. 상술한 "1" 기입에서는, 실제로는 적지 않게 기입 디스터브를 받는데, 이것에는 NAND형 셀 내의 메모리 셀의 데이터 패턴 의존성이 있다. 구체적으로는, 소거 메모리 셀이 많으면 많을수록, 메모리 셀의 채널 및 확산층의 플로팅 전위가 높게 상승하기 때문에, 기입 디스터브가 약해진다. 이 현상을 유효하게 활용하기 위해, 선택 워드선 WLn의 소스측의 비선택 워드선 WLn-1에 0V를 인가하면, 비선택 워드선 WLn-1에 접속된 메모리 셀을 경계로 하여, 소스측 메모리 셀부의 플로팅 채널 전위와, 선택 워드선 WLn에 접속된 메모리 셀(선택 메모리 셀)을 포함하는 비트선측의 메모리 셀부의 플로팅 채널 전위를 분리하는 것이 가능하게 된다.

예를 들면, 비선택 워드선 WLn-1에 접속된, 임의의 메모리 셀의 임계값이 소거 상태로서 -2V일 때, 선택 메모리 셀을 기준으로 하여 소스선측 메모리 셀의 채널 및 확산층 전위가 2V 이상으로 상승하고 있으면, 선택 메모리 셀을 기준으로 하여 비트선측의 메모리 셀의 채널 및 확산층 전위와, 소스선측의 메모리 셀의 채널 및 확산층 전위는, 비선택 워드선 WLn-1에 접속된 메모리 셀에 의해 분리된다. 이에 의해, 선택 메모리 셀을 포함하는 비트선측의 채널 및 확산층 전위가 보다 효율적으로 상승하게 된다.

그러나, 상술한 바이어스 관계를 기입 동작에 도입하면, 다음과 같은 문제가 발생한다. 도 10에는, 특허 문헌1에 개시되어 있는 바와 같이, 게이트 패턴 분리가 없는 레이아웃 구성 패턴을 채용하고, 트랜지스터 사이의 거리를 작게 한 전송 트랜지스터의 배열 방법을 채용한 경우의 레이아웃 배치를 도시한다. 도 10에 도 시한 레이아웃 배치에서는, 워드선 WLn, WLn+2, WLn-1, WLn+3, WLn-2에 접속되는 전송 트랜지스터가, 이 순서로 배치되어 있다.

데이터의 기입 시에서는, 선택 워드선 WLn에 접속된 전송 트랜지스터의 드레인에 Vpgm이 인가됨과 동시에, 비선택 워드선 WLn-1에 접속된 전송 트랜지스터의 드레인에 0V가 인가되기 때문에, 도 10과 같은 레이아웃 배치를 취하는 경우에는, 인접하는 트랜지스터 사이의 누설 전류에 충분한 배려가 필요로 된다. 이 경우, 필드(MOS) 트랜지스터(기생 트랜지스터)를 형성하고 있는 게이트에는, 기입 전압 Vpgm을 전송하기 위한 Vpgm+Vt가 인가되기 때문에, 필드 트랜지스터의 표면은 반전되기 쉬운 조건으로 되어 있다.

특허 문헌1에 개시되어 있는 바와 같이, 인접하는 트랜지스터 사이의 전위차가 작아지도록, 즉, 도 10에 도시한 바와 같이, Vpgm이 인가되는 전송 트랜지스터를 Vpass가 인가되는 전송 트랜지스터와 인접하도록, 또한 0V가 인가되는 전송 트랜지스터는 Vpass가 인가되는 전송 트랜지스터와 인접하도록 배치하는 것은 가능하다. 그러나, 어떤 프로세스 요인에 의해, 필드 트랜지스터가 반전 상태로 되게 되면, Vpass가 인가되는 전송 트랜지스터로부터 0V가 인가되는 전송 트랜지스터에의 누설 전류(도 10에 도시한 기생 트랜지스터에 흐르는 전류, 점선 화살표로 나타냄)는 허용할 수 없을 정도로 되어, 원하는 동작 파형을 실현할 수 없게 되거나, 생각하지 못한 문제점을 발생시킬 가능성이 있다.

예를 들면, 도 8에 도시한 비선택 워드선 WLn+1이나 WLn-2의 파형(a)이 원하는 상승 파형인 것으로 하면, (b)와 같이 상승 파형이 악화되게 되어, 원하는 전압 인가 상태로부터 어긋난 것에 의한 오기입 특성의 악화가 염려된다. 또한, 도 8에서는 비선택 워드선에 인가하는 Vpass의 파형의 상승이 악화되어 있는 경우를 나타내었지만, 이에 한하지 않고, 공급 능력이 비교적 약한 전원으로부터 전압이 워드선 WL에 출력되는 경우에, 파형의 상승의 악화가 발생하면, 기입 동작에 미치는 영향이 커지게 된다.

따라서, 본 발명은, 상술한 문제를 감안하여 이루어진 것으로, 기생 소자 특성의 영향을 최소한으로 억제하기 위한 전압 인가 기술을 제안하여, 신뢰성이 높은 기입 동작을 실현할 수 있는 불휘발성 반도체 기억 장치 및 그 구동 방법을 제공하는 것이다.

본 발명의 불휘발성 반도체 기억 장치는, 전기적으로 재기입 가능한 불휘발성 메모리 셀이 매트릭스 형상으로 배치된 블록을 복수 갖는 메모리 셀 어레이와, 상기 복수의 블록 중 임의의 블록을 선택하는 회로로서, 상기 불휘발성 메모리 셀에 워드선을 통해 접속된 복수의 트랜지스터를 갖는 회로와, 상기 복수의 트랜지스터의 소스 또는 드레인에 인가하는 제1 전압 V1, 제2 전압 V2 및 제3 전압 V3(V3<V2<V1)으로서, 데이터를 기입할 때에 선택한 워드선에 접속한 상기 트랜지스터의 소스 또는 드레인에 인가하는 제1 전압 V1, 데이터를 기입할 때에 선택하지 않은 워드선에 접속한 상기 트랜지스터의 소스 또는 드레인에 인가하는 제2 전압 V2, 및 데이터를 기입할 때에 적어도 1개의 선택하지 않은 워드선에 접속한 상기 트랜지스터의 소스 또는 드레인에 인가하는 상기 제3 전압 V3을 발생하는 회로를 갖고, 상기 제3 전압 V3은 상기 트랜지스터의 기판 전압보다 높은 전압이며, 상기 제1 전압 V1 및 상기 제2 전압 V2가 워드선에 인가되는 기간에 상기 복수의 트랜지스터의 소스 또는 드레인에 인가되는 전압 중에서 가장 낮은 전압으로 되는 것을 특징으로 한다.

또한, 데이터를 기입할 때에 상기 선택한 워드선에 접속된 상기 제1 전압 V1이 인가되는 트랜지스터와, 데이터를 기입할 때에 상기 선택되지 않은 워드선에 접속된 상기 제3 전압 V3이 인가되는 트랜지스터는, 세로 방향 및 가로 방향으로 각각 이격하여 배치하도록 해도 된다.

또한, 상기 제3 전압 V3을 발생하는 회로는, 소정의 레퍼런스 전압을 이용하여 상기 제3 전압 V3을 발생하도록 하고 있다.

또한, 상기 제2 전압 V2와 상기 제3 전압 V3은 제1 전압 V1보다 먼저, 상기 선택하지 않은 워드선에 접속한 상기 복수의 트랜지스터에 동시에 인가되며, 그 타이밍으로부터 제1 전압이 선택한 워드선에 접속하는 상기 트랜지스터에 인가되기까지의 기간에, 선택한 워드선에 접속한 상기 트랜지스터에 제4 전압 V4(V3<V4)가 인가되도록 해도 된다.

또한, 본 발명의 불휘발성 반도체 기억 장치의 구동 방법은, 전기적으로 재기입 가능한 불휘발성 메모리 셀이 매트릭스 형상으로 배치된 블록을 복수 갖는 메모리 셀 어레이와, 상기 복수의 블록 중 임의의 블록을 선택하는 회로로서, 상기 불휘발성 메모리 셀에 워드선을 통해 접속된 복수의 트랜지스터를 갖는 회로와, 상기 복수의 트랜지스터의 소스 또는 드레인에 인가하는 제1 전압 V1, 제2 전압 V2 및 제3 전압 V3(V3<V2<V1)을 발생하는 회로를 갖는 불휘발성 반도체 기억 장치의 구동 방법으로서, 데이터를 기입할 때, 선택한 워드선에 접속한 상기 트랜지스터의 소스 또는 드레인에 상기 제1 전압 V1을 인가하고, 선택하지 않은 워드선에 접속한 상기 트랜지스터의 소스 또는 드레인에 상기 제2 전압 V2를 인가하며, 또한 적어도 1개의 선택하지 않은 워드선에 접속한 상기 트랜지스터에 상기 제3 전압 V3을 인가하고, 상기 제3 전압 V3은 상기 트랜지스터의 기판 전압보다 높은 전압으로서, 상기 제1 전압 V1 또는 상기 제2 전압 V2가 워드선에 인가되는 기간에 상기 복수의 트랜지스터의 소스 또는 드레인에 인가되는 전압 중에서 가장 낮은 전압으로 되도록 동작하는 것을 특징으로 한다.

<실시예>

본 발명의 불휘발성 반도체 기억 장치의 실시 형태에 대하여 이하 상세히 설명한다.

도 1을 참조한다. 도 1에는 본 발명의 불휘발성 반도체 기억 장치의 구성이 도시되어 있다. 커맨드 레지스터(1)는, 시퀀스 제어 회로(3)에 제어 커맨드를 공급한다. 시퀀스 제어 회로(3)는, VRDEC 드라이버(5), 복수의 CG 디코더 드라이버(6), SGD 드라이버(7) 및 SGS 드라이버(8), 후술하는 VISO 발생 회로(30), 고전압 발생 회로(4) 및 데이터 판독·기입 제어 회로(9)에 제어 신호를 공급한다.

참조 부호 100은 블록(메모리 블록)으로서, 비트선 BL0∼BLm, 워드선 WL0∼WLi, 선택 게이트선 SG1 및 SG2를 공유한 복수의 메모리 트랜지스터를 갖는다. 여기서는, 하나의 블록(100)에서, 1개의 비트선에 접속된 메모리 트랜지스터 열(MC0 ∼MCi) 및 선택 트랜지스터 TR1과 TR2를 포함하는 직렬 접속 유닛을 NAND형 셀로 부른다.

참조 부호 10은, 1개의 블록(100)을 선택하는 블록 선택 회로이다. 블록 선택 회로(10)는, 블록 디코더(BD)(11) 및 전송 트랜지스터(12)(12-1 및 12-2) 및 복수의 전송 트랜지스터(13)를 갖고 있다. 블록 디코더(BD)(11)는, 어드레스 레지스터(2)로부터의 블록 어드레스 신호를 받아 디코드하고, 그 출력 신호를 레벨 시프터 회로(도시 생략)를 통해 전송 트랜지스터(12-1, 12-2, 13)에 전달하는 회로이다. 전송 트랜지스터(12-1, 12-2)는, 각각, NAND형 셀의 선택 게이트선 SG1 및 SG2용의 전송 트랜지스터이다. 전송 트랜지스터(12-1, 12-2)의 드레인 및 소스에는, 각각, 선택 게이트 구동선 SGD 또는 SGS와, 선택 게이트선 SG1 또는 SG2가 접속되어 있다. 전송 트랜지스터(13)는, 워드선 WL0∼WLi용의 전송 트랜지스터이며, 이들 드레인 및 소스에는, 각각, 워드선 구동선 CGO∼CGi와, 워드선 WL0∼WLi이 접속되어 있다. 예를 들면, NAND형 셀이 32개의 메모리 셀로 구성되는 경우, 즉 NAND형 메모리 셀의 스트링 길이가 32인 경우에는, 워드선 WL0∼WLi용의 전송 트랜지스터(13)는 32개 필요로 된다. SGD 드라이버(7) 및 SGS 드라이버(8)는, 각각, 선택 게이트 구동선 SGD 및 SGS에 선택 게이트 신호를 공급한다. 또한, 복수의 CG 디코더 드라이버(6)는, 각각, 워드선 구동선 CGO∼CGi에 워드선 구동 신호를 공급한다.

센스 앰프(20)는, 비트선 전압 제어 트랜지스터(21) 및 인버터(22, 23)를 갖고 있다. 센스 앰프(20)의 비트선 전압 제어 트랜지스터(21)는, 각각, 각 비트선 BL0∼BLm 및 BLC에 접속되어 있다.

본 실시 형태에 따른 불휘발성 반도체 기억 장치는, 예를 들면, 블록(100)의 수는 1024개, 1개의 블록(100)에서의 NAND형 메모리 셀의 스트링 길이는 32(WL0∼WL31), 페이지 길이(비트선 BL0∼BLm의 수)는 2kByte라는 형태를 취한다.

VISO 발생 회로(30)는, 소정의 전압(VISO, 이하 「바이어스 전압」이라고 함)을 CG 디코더 드라이버(6)에 공급하는 회로이다. VISO 발생 회로(30)는, 예를 들면, 0.25V, 0.5V, 0.75V와 같이, 소정의 단위값으로 VISO를 가변할 수 있는 트리밍 기능도 구비하는 것이 바람직하다. 이 VISO 발생 회로(30)는, 모든 CG 디코더 드라이버(6)에 접속되어 있어, 어느 CG 디코더 드라이버(6)로부터도, 블록 선택 회로를 통해 워드선에 대하여 소정의 전압 VISO를 출력할 수 있도록 하고 있다.

다음으로, 도 2를 참조한다. 도 2에는, 본 실시 형태에서의 본 발명의 불휘발성 반도체 기억 장치에 이용되는 VISO 발생 회로(30)의 회로도가 도시되어 있다. 또한, VISO 발생 회로(30)는, 도 2에 도시한 것에 한정되는 것이 아니라, 본 발명의 불휘발성 반도체 기억 장치의 취지와 같이 소정의 전압을 공급할 수 있는 회로이면 어떠한 회로를 이용해도 된다.

VISO 발생 회로(30)는, 참조 전압 전원(레퍼런스 전원, Vref)(31), 오피 앰프(32), P채널형 MOS 트랜지스터 PMOS1 및 PMOS2, N채널형 MOS 트랜지스터 NMOS1, 저항 R1 및 가변 저항 회로 R2를 갖고 있다. VISO 발생 회로(30)에서는, 가변 저항 회로 R2의 저항값을 변화시킴으로써, VISO의 값을 변화시킬 수 있다. 또한, 참조 전압 전원(Vref)의 출력 전압은, 예를 들면, 1.2V 정도의 전압이지만, 이에 한 정되는 것은 아니다.

시퀀스 제어 회로(3)로부터 인에이블 신호 VISOENB가 NMOS1, INV1, 및 오피 앰프(32)에 입력되며, 그 타이밍에서 소정의 VISO가 CG 디코더 드라이버(6)에 입력되게 된다.

다음으로, 도 3을 참조한다. 도 3에는, 본 실시 형태에서의 CG 디코더 드라이버(6)의 회로도가 도시되어 있다. 도 3에는, 워드선 구동선 CGi에 접속된 CG 디코더 드라이버(6)의 회로도를 대표적으로 나타내고 있으며, 다른 워드선 구동선에 접속된 CG 디코더 드라이버(6)도 마찬가지의 회로 구성을 갖고 있다.

CG 디코더 드라이버(6)는, CG 디코더(6-1)와, CG 제어 로직 A, B, C, 및 D와, CG 제어 로직 A, B, C, 및 D에 의해 제어되는 레벨 시프트 회로 S1, S2, S3, S4, 및 NOR1과, 레벨 시프트 회로 S1, S2, S3, S4, 및 NOR1에 의해 게이트 전압이 제어되는 N채널형 MOS 트랜지스터 NMOS2, NMOS3, NMOS4, NMOS5, 및 NMOS6에 의해 구성되어 있다. 기입 동작 시에 있어서는, NMOS2, NMOS3, NMOS4, NNOS5에는, 각각 Vpgm, Vpass, Vsel_sub1, 및 바이어스 전압 VISO가 인가된다. CG 제어 로직 A는, CG 어드레스의 디코드 신호 CGA와 시퀀스 제어 회로로부터 입력되는 신호 Sig_A에 의해, 소정 타이밍에서 선택된 워드선 구동선 CG에 Vpgm이 인가되도록 제어한다. CG 제어 로직 B는, 이 CG 드라이버 자신의 디코드 신호 CGA와, 옆의 CG 드라이버의 디코드 신호인 CGAn+1과, 시퀀스 제어 회로로부터 입력되는 신호 Sig_B에 의해, 소정 타이밍에서 선택 워드선 구동선의 1개 옆 이외의 비선택 워드선 구동선 CG에 Vpass가 인가되도록 제어한다. CG 제어 로직 C는, 디코드 신호 CGA와 시퀀스 제어 회로로부터 입력되는 신호 Sig_C에 의해, 소정 타이밍에서 선택된 워드선 구동선 CG에 Vsel_sub1이 인가되도록 제어한다. CG 제어 로직 D는, 옆의 CG 드라이버의 디코드 신호 CGAn+1과 시퀀스 제어 회로로부터 입력되는 신호 Sig_D에 의해, 소정 타이밍에서 선택 워드선 구동선 CG의 옆의 비선택의 워드선 구동선에 바이어스 전압 VISO가 인가되도록 제어한다. NOR1은, CG 제어 로직 A, B, C 및 D 중 어느 것도 선택되지 않은 경우에 CGi를 접지 상태로 한다.

도 3에 도시한 예에서는, 바이어스 전압 VISO이 인가되는 비선택 워드선 구동선은, 선택 워드선(구동선)의 소스측의 한개 옆으로 되어 있지만, 바이어스 전압 VISO을 인가하는 위치가 변경되면, CG 제어 로직 B 및 D에 입력되는 CG 디코드 신호가 적절하게 변경된다.

또한, 기입 동작에 이용되는 전압은 이 예에 한하지 않고, 다른 종류의 전압이 필요로 되는 경우에는, 그것에 따른 전압 전송 회로가 추가되게 된다.

여기서, 도 4를 참조하여, 본 실시 형태의 불휘발성 반도체 기억 장치의 기입 동작에 대하여 설명한다. 도 4에는, 본 실시 형태의 불휘발성 반도체 기억 장치의 기입 동작에서의 타이밍차트가 도시되어 있다. 또한, 여기서는, 선택 워드선을 WLn으로 하고, 그 밖의 워드선을 비선택 워드선으로 한 경우의 타이밍차트를 도시하였다. 또한, 도 4에서는, 선택 워드선 WLn 및 비선택 워드선 중 WLn+1, WLn-1 및 WLn-2, 및 이들 워드선에 대응한 워드선 구동선 CGn, CGn+1, CGn-1 및 CGn-2의 타이밍차트를 대표적으로 나타내고 있다. 또한, 전송 트랜지스터가 온하고 있는 경우에는, 워드선 구동선 CGn, CGn+1, CGn-1 및 CGn-2의 전위는, 각각, 워드선 WLn, WLn+1, WLn-1 및 WLn-2의 전위와 실질적으로 동일한 것으로 생각된다.

여기서, 도 5를 참조한다. 도 5에는, 본 실시 형태에서의 블록 선택 회로 내의 전송 트랜지스터(13)의 레이아웃 배치가 도시되어 있다. 도 5에는, 게이트 패턴 분리가 없는 레이아웃 구성 패턴을 채용하고, 트랜지스터 사이의 거리를 작게 한 전송 트랜지스터가 배열되는 방법을 채용한 경우의 레이아웃 배치를 나타낸다. 도 5에 도시한 레이아웃 배치에서는, 워드선 WLn, WLn+2, WLn-1, WLn+3, WLn-2에 접속되는 전송 트랜지스터가, 이 순서로 배치되어 있어, 어드레스가 인접하는 2개의 워드선에 대응하는 2개의 전송 트랜지스터를 세로 방향 및 가로 방향으로 인접하여 배치하지 않도록 하고 있다. 이것은, 도 4의 기입 파형에서는, 선택 워드선 WLn에는 Vpgm, 옆의 비선택 워드선 WLn-1에는 VISO를 인가하고자 하기 때문에, 인접하는 워드선 WL에 대응한 전송 트랜지스터가 인접하여 배치되지 않도록 한 결과이다. 또한, 본 발명의 불휘발성 반도체 기억 장치에서의 전송 트랜지스터의 배치는, 도 5에 도시한 것에 한정되는 것이 아니라, 기입 시의 전압 인가 방법에 따라서는, WLn에 대응한 전송 트랜지스터와 WLn+1 또는 WLn-1에 대응한 전송 트랜지스터가 인접하도록 각각의 전송 트랜지스터가 배치되도록 해도 된다.

재차 도 4를 참조한다. 우선, 타이밍 T1에서는, VRDEC 드라이버로부터 VRDEC에 대하여 Vpgm(기입 전압(여기서는, 설명의 편의상, 「제1 전압 V1」이라고 함))+Vt(임계값 전압)가 출력되며, 또한 선택한 블록(100)의 전송 트랜지스터(12-1, 12-2, 13)에 접속된 게이트 배선 TG에 대해서도 Vpgm+Vt가 출력된다. 또한, 타이밍 T1에서는, 선택 게이트 구동선 SGD에 대하여 Vdd가, 선택 게이트 구동선 SGS 에는 0V가 인가된다. 또한, 타이밍 T1에서는, 비트선 BL에 대하여, "1"을 기입하는 경우에는 Vdd가 인가되며, "0"을 기입하는 경우에는 Vss(=0V)가 인가된다. 따라서, 타이밍 T1에서는, 선택된 블록(100)에서는, 선택 게이트 구동선 SGD 및 SGS의 전압이, 전송 트랜지스터(12-1, 12-2)를 통해, 각각, SG1 및 SG2에 전송되어, NAND형 셀이 액티브로 된다. 그리고, 비트선 BL에 인가되는 기입 데이터에 따른 전압(Vdd 또는 Vss)이 AND형 셀에 공급된다. 타이밍 T2로 되면, 선택 게이트 구동선 SGD에는 Vsgd가 인가된다.

선택 블록의 전송 트랜지스터(13)의 게이트 배선 TG에 Vpgm+Vt가 인가되어 있는 기간에서, 타이밍 T3으로 되면, 선택 워드선 및 비선택 워드선에는 0V 이상의 전압이 인가된다. 타이밍 T3으로 되었을 때, 0V 그대로이었던 비선택 워드선 WLn-1에 전압 VISO(여기서는, 설명의 편의상, 「제3 전압 V3」이라고도 함. 본 실시 형태에서는 0.5V임)를 인가하고, WLn-1 이외의 비선택 워드선에는 Vpass(여기서는, 설명의 편의상, 「제2 전압 V2」라고 함)를 인가하며, 선택 워드선 WLn에는 VISO 이상의 전압 Vsel_sub1(여기서는, 설명의 편의상, 「제4 전압 V4」라고 함)을 인가한다. 그리고, 타이밍 T4로 되면, 선택 워드선 WLn에 대하여 Vpgm(제1 전압 V1)이 인가된다. 또한, VISO(제3 전압 V3)<Vpass(제2 전압 V2)<Vpgm(제1 전압 V1)이며, VISO(제3 전압 V3)<Vsel_sub1(제4 전압)이다. 선택 워드선 및 비선택 워드선에 대하여 이와 같이 전압을 인가함으로써, 타이밍 T3에서는, 도 5에 도시한 바와 같이, 종래이면 0V가 인가되어 있었던 비선택 워드선 WLn-1에 대하여 VISO(본 실시 형태에서는 0.5V)가 인가되고, 비선택 워드선 WLn-1에 접속되어 있는 전송 트랜지스터 에 기판 바이어스가 인가된다. 이렇게 함으로써, 도 5에 도시한 기생 트랜지스터(필드 트랜지스터)의 소스에 기판 바이어스가 인가된다. 따라서, 전기적으로 기생 트랜지스터의 임계값을 높게 할 수 있기 때문에, 기생 트랜지스터를 통한 누설 전류를 억제할 수 있다. 또한, VISO(제3 전압 V3)는, 기생 트랜지스터의 기판 전압보다 높으면 된다. 또한, VISO(제3 전압 V3)는, Vpgm(제1 전압 V1) 및 Vpass(제2 전압 V2)가 워드선에 인가되는 기간에 전송 트랜지스터의 소스 또는 드레인에 인가되는 전압 중에서 가장 낮은 전압으로 된다.

VISO의 출력 기간은, 적어도, 도 4에 도시한 바와 같이, 전송 트랜지스터의 게이트에 고전압이 인가되어 있는 기간에서, 배열된 복수의 전송 트랜지스터의 드레인 또는 소스에 0V 이상의 전압이 인가되는 기간이면 된다.

또한, 본 실시 형태에서는, 선택 워드선 WLn에서도, 타이밍 T3부터 T4의 기간에서, VISO(제3 전압 V3) 이상의 전압 Vsel_sub1(제4 전압 V4)을 인가하고 있다. 이에 의해, 선택 워드선 WLn용의 전송 트랜지스터와 비선택 워드선 WLn-1이나 WLn+1용의 전송 트랜지스터가 인접하는 경우에도, 마찬가지의 기판 바이어스 효과가 얻어져, 누설 전류의 저감을 기대할 수 있다. 또한, Vsel_sub1(제4 전압 V4)의 전압은, 도 3에 도시한 바와 같이 원하는 전압을 회로에서 발생하여 인가해도 되고, 선택 워드선 WLn을 플로팅 상태로 하여, 워드선 및 워드선 구동선의 인접 배선과의 커플링에 의해 적당한 전위가 얻어지도록 해도 된다. 물론, 그와 같은 전압 제어 방법이 변경된 경우에는, CG 드라이버 회로의 제어도 적절하게 변경된다.

계속해서, 타이밍 T5에서 선택 워드선 WLn의 기입 전압 Vpgm을 0V까지 방전 한다. 타이밍 T5부터 타이밍 T6의 기간에서는, 전송 트랜지스터부에서 기생 트랜지스터(필드 트랜지스터)의 누설 전류가 흐르기 쉬운 형태로 되지만, 타이밍 T5 이후에는 실효적인 기입 동작은 거의 종료되어 있다. 기입 전압의 방전이 거의 종료된 후에는, 만약, 비선택 워드선에 인가된 전위 Vpass가 드롭해도, 메모리 셀에의 영향은 거의 없다. 따라서, 기생 트랜지스터(필드 트랜지스터)의 누설 전류의 정도에 따르지만, 기입 전압 인가 후에는, 종래와 같은 방전 동작으로 해도 된다.

본 실시 형태에 따른 본 발명의 불휘발성 반도체 기억 장치에서는, 기입 동작에서, 블록 선택 회로에 포함되는 특정한 전송 트랜지스터에 대하여, 전압 발생 회로로부터 소정의 전압을 인가함으로써, 전송 트랜지스터 사이에 흐르는 누설 전류를 기판 바이어스 효과에 의해 억제할 수 있으며, 그 결과, 인접하는 트랜지스터 사이의 소자 분리 영역을 작게 할 수 있어, 블록 선택 회로를 포함하는 로우 디코더를 작게 하는 것이 가능하게 된다.

[실시예1]

본 실시예에서는, 본 발명의 불휘발성 반도체 기억 장치에서, 상술한 실시 형태와는 다른 기입 동작을 행하는 예에 대하여 설명한다.

도 6을 참조한다. 도 6에는, 본 실시예의 불휘발성 반도체 기억 장치의 기입 동작에서의 타이밍차트가 도시되어 있다. 또한, 여기서는, 선택 워드선을 WLn으로 하고, 그 밖의 워드선을 비선택 워드선으로 한 경우의 타이밍차트를 나타내었다. 또한, 도 6에서는, 도 4에 도시한 타이밍차트와 마찬가지로, 선택 워드선 WLn 및 비선택 워드선 중 WLn+1, WLn-1 및 WLn-2, 및 이들 워드선에 대응한 워드선 구 동선 CGn, CGn+1, CGn-1 및 CGn-2의 타이밍차트를 대표적으로 나타내고 있다. 본 실시예에 따른 본 발명의 불휘발성 반도체 기억 장치의 기입 동작에서, 타이밍 T5까지는, 상술한 실시 형태 및 도 4에서 설명한 동작과 마찬가지이기 때문에, 여기서는 생략한다.

본 실시예에서는, 타이밍 T5에서, 선택 워드선 WLn의 기입 전압 Vpgm을 Vsel_sub2까지 방전한다. Vsel_sub2도 VISO 이상의 전압이면 이상적인 동작으로 된다. Vsel_sub2와 Vsel_sub1은 동일한 전압으로 해도 되고, 서로 다른 전압으로 해도 된다. 또한, Vsel_sub2와 Vsel_sub1을 서로 다른 전압으로 할 때에는, Vsel_sub2와 Vsel_sub1을 출력할 수 있도록 CG 디코더 드라이버(6)를 적시 설계하면 된다.

그 후, 타이밍 T6에서 모든 워드선 전압이 방전되고 나서는, 기생 트랜지스터(필드 트랜지스터)의 소스와 드레인 사이의 전위차가 없어지기 때문에, VISO도 불필요하게 되기 때문에, 비선택 워드선 WLn-1에 VISO를 인가하는 것을 정지한다.

본 실시예의 본 발명의 불휘발성 반도체 기억 장치에서는, 기입 동작에서, 블록 선택 회로에 포함되는 특정한 전송 트랜지스터에 대하여, 전압 발생 회로로부터 소정의 전압을 인가함으로써, 전송 트랜지스터 사이에 흐르는 누설 전류를 기판 바이어스 효과에 의해 억제할 수 있고, 그 결과, 인접하는 트랜지스터 사이의 소자 분리 영역을 작게 할 수 있어, 블록 선택 회로를 포함하는 로우 디코더를 작게 하는 것이 가능하게 된다.

[실시예2]

본 실시예에서는, 본 발명의 불휘발성 반도체 기억 장치에서, 상술한 실시 형태 및 실시예1과는 다른 기입 동작을 행하는 예에 대하여 설명한다.

도 7을 참조한다. 도 6에는, 본 실시예의 불휘발성 반도체 기억 장치의 기입 동작에서의 타이밍차트가 도시되어 있다. 또한, 여기서는, 선택 워드선을 WLn으로 하고, 그 밖의 워드선을 비선택 워드선으로 한 경우의 타이밍차트를 나타내었다. 또한, 도 7에서는, 도 4에 도시한 타이밍차트와 마찬가지로, 선택 워드선 WLn 및 비선택 워드선 중 WLn+1, WLn-1 및 WLn-2, 및 이들 워드선에 대응한 워드선 구동선 CGn, CGn+1, CGn-1 및 CGn-2의 타이밍차트를 대표적으로 도시하고 있다. 본 실시예에 따른 본 발명의 불휘발성 반도체 기억 장치의 기입 동작에서, 타이밍 T5까지는, 상술한 실시 형태 및 도 4에서 설명한 동작과 마찬가지이기 때문에, 여기서는 생략한다.

도 7에 도시한 바와 같이, 본 실시예에서는, 타이밍 T5에서 선택 워드선 WLn의 기입 전압 Vpgm을 방전할 때에, 0V까지 방전시키고 있다. 이에 의해, 타이밍 T5부터 타이밍 T6의 기간에서는, 전송 트랜지스터부에 기생 트랜지스터를 통한 누설 전류가 흐를 수 있는 상태로 된다. 타이밍 T5부터 T6의 기간에서, 비선택 워드선에 Vpass가 인가된 그대로의 상태로 되어 있으면, 불필요하게 누설 전류를 계속해서 흘리게 되기 때문에, 타이밍 T5부터 타이밍 T6의 기간에는, Vpass를 공급하고 있는 비선택 워드선을 플로팅 상태로 한다.

전송 트랜지스터의 배열 방법은, 도 5에 도시한 바와 같이, Vpgm이 인가되는 전송 트랜지스터와 VISO가 인가되는 전송 트랜지스터가 인접하지 않도록 되어 있기 때문에, 플로팅으로 된 비선택 워드선 및 워드선 구동선의 전압이, 0V로 된 선택 워드선에 해당하는 전송 트랜지스터 주위의 필드 누설의 영향을 받아 드롭하는 경우는 있어도, VISO가 직접 필드 트랜지스터의 누설에 의해 드롭할 가능성은 낮다. 따라서, 본 실시예와 같은 기입 동작을 행하는 경우에는, Vpass의 드롭에 의한 누설 전류가 증대되는 것을 방지할 수 있다.

또한, 이상의 실시 형태 및 실시예에서는, 선택 워드선의 1개 옆의 비선택 워드선에 바이어스 전압 VISO을 인가하는 경우를 나타내었지만, 바이어스 전압 VISO를 인가하는 비선택 워드선의 위치는 이에 한하지 않는다. 바이어스 전압 VISO을 인가하는 비선택 워드선의 위치가 변경된 경우, 예를 들면, 선택 워드선으로부터 2개 떨어진 비선택 워드선에 인가되는 경우에는, 도 5에 도시한 전송 트랜지스터의 배열도, 그것에 따른 바람직한 배치로 변경된다. 즉, 복수의 워드선에 인가되는 전압의 규칙성에 기초하여, 도 5의 전송 트랜지스터의 배치의 방법을 인접하는 전송 트랜지스터에 인가되는 전위차가 작아지도록 최적화한다. 그 상태에 기초하여, 본 실시예와 같이 바이어스 전압 VISO의 인가를 적용함으로써, 전송 트랜지스터의 배치 간격을 보다 축소하는 것이 가능하게 된다.

본 발명의 불휘발성 반도체 기억 장치에서는, 기입 동작에서, 블록 선택 회로에 포함되는 특정한 전송 트랜지스터에 대하여, 전압 발생 회로로부터 소정의 전압을 인가함으로써, 전송 트랜지스터 사이에 흐르는 누설 전류를 기판 바이어스 효과에 의해 억제할 수 있으며, 그 결과, 인접하는 트랜지스터 사이의 소자 분리 영 역을 작게 할 수 있어, 블록 선택 회로를 포함하는 로우 디코더를 작게 하는 것이 가능하게 된다.

본 발명의 불휘발성 반도체 기억 장치에 따르면, 인접하는 트랜지스터 사이의 소자 분리 영역을 작게 할 수 있어, 블록 선택 회로를 포함하는 로우 디코더를 작게 하는 것이 가능하게 된다. 따라서, 본 발명에 따르면, 소형이며 또한 대용량의 불휘발성 반도체 기억 장치를 실현할 수 있다. 본 발명의 불휘발성 반도체 기억 장치는, 컴퓨터를 비롯하여, 디지털 카메라, 휴대 전화, 가전 제품 등의 전자 기기의 기억 장치로서 이용할 수 있다.

Claims

전기적으로 재기입 가능한 불휘발성 메모리 셀이 매트릭스 형상으로 배치된 블록을 복수 갖는 메모리 셀 어레이와,

상기 복수의 블록 중 임의의 블록을 선택하는 회로로서, 상기 불휘발성 메모리 셀에 워드선을 통해 접속된 복수의 트랜지스터를 갖는 회로와,

상기 복수의 트랜지스터의 소스 또는 드레인에 인가하는 제1 전압 V1, 제2 전압 V2 및 제3 전압 V3(V3<V2<V1)으로서, 데이터를 기입할 때에 선택한 워드선에 접속한 상기 트랜지스터의 소스 또는 드레인에 인가하는 제1 전압 V1, 데이터를 기입할 때에 선택하지 않은 워드선에 접속한 상기 트랜지스터의 소스 또는 드레인에 인가하는 제2 전압 V2, 및 데이터를 기입할 때에 적어도 1개의 선택하지 않은 워드선에 접속한 상기 트랜지스터의 소스 또는 드레인에 인가하는 제3 전압 V3을 발생하는 회로를 갖고,

상기 제3 전압 V3은 상기 트랜지스터의 기판 전압보다 높은 전압이며, 제1 및 제2 전압이 워드선에 인가되는 기간에 상기 복수의 트랜지스터의 소스 또는 드레인에 인가되는 전압 중에서 가장 낮은 전압으로 되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

데이터를 기입할 때에 상기 선택한 워드선에 접속된 상기 제1 전압이 인가되 는 트랜지스터와, 데이터를 기입할 때에 상기 선택되지 않은 워드선에 접속된 상기 제3 전압이 인가되는 트랜지스터는, 세로 방향 및 가로 방향으로 각각 이격하여 배치하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 제3 전압 V3을 발생하는 회로는, 소정의 레퍼런스 전압을 이용하여 상기 제3 전압 V3을 발생하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 제2 전압 V2와 상기 제3 전압 V3은 제1 전압 V1보다 먼저, 상기 선택하지 않은 워드선에 접속한 상기 복수의 트랜지스터에 동시에 인가되며, 그 타이밍으로부터 제1 전압이 선택한 워드선에 접속하는 상기 트랜지스터에 인가되기까지의 기간에, 선택한 워드선에 접속한 상기 트랜지스터에 제4 전압 V4(V3<V4)가 인가되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
전기적으로 재기입 가능한 불휘발성 메모리 셀이 매트릭스 형상으로 배치된 블록을 복수 갖는 메모리 셀 어레이와,

상기 복수의 블록 중 임의의 블록을 선택하는 회로로서, 상기 불휘발성 메모리 셀에 워드선을 통해 접속된 복수의 트랜지스터를 갖는 회로와,

상기 복수의 트랜지스터의 소스 또는 드레인에 인가하는 제1 전압 V1, 제2 전압 V2 및 제3 전압 V3(V3<V2<V1)을 발생하는 회로

를 갖는 불휘발성 반도체 기억 장치의 구동 방법으로서,

데이터를 기입할 때, 선택한 워드선에 접속한 상기 트랜지스터의 소스 또는 드레인에 상기 제1 전압 V1을 인가하고, 선택하지 않은 워드선에 접속한 상기 트랜지스터의 소스 또는 드레인에 상기 제2 전압 V2를 인가하며, 또한 적어도 1개의 선택하지 않은 워드선에 접속한 상기 트랜지스터에 상기 제3 전압 V3을 인가하고,

상기 제3 전압 V3은 상기 트랜지스터의 기판 전압보다 높은 전압으로서, 상기 제1 전압 V1 또는 상기 제2 전압 V2가 워드선에 인가되는 기간에 상기 복수의 트랜지스터의 소스 또는 드레인에 인가되는 전압 중에서 가장 낮은 전압으로 되도록 동작하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.