KR20060062643A - 반투과형 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

반투과형 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR20060062643A
KR20060062643A KR1020040101553A KR20040101553A KR20060062643A KR 20060062643 A KR20060062643 A KR 20060062643A KR 1020040101553 A KR1020040101553 A KR 1020040101553A KR 20040101553 A KR20040101553 A KR 20040101553A KR 20060062643 A KR20060062643 A KR 20060062643A
Authority
KR
South Korea
Prior art keywords
electrode
thin film
film transistor
mask process
pixel
Prior art date
Application number
KR1020040101553A
Other languages
English (en)
Other versions
KR101147261B1 (ko
Inventor
임주수
김웅식
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR1020040101553A priority Critical patent/KR101147261B1/ko
Priority to US11/169,720 priority patent/US8064024B2/en
Priority to JP2005236689A priority patent/JP4439448B2/ja
Priority to CNB2005100937706A priority patent/CN100456116C/zh
Publication of KR20060062643A publication Critical patent/KR20060062643A/ko
Application granted granted Critical
Publication of KR101147261B1 publication Critical patent/KR101147261B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
    • G02F1/133553—Reflecting elements
    • G02F1/133555—Transflectors
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/133371—Cells with varying thickness of the liquid crystal layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 공정을 단순화할 수 있는 반투과형 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
이를 위하여, 본 발명의 반투과형 박막 트랜지스터 기판은 게이트 라인과; 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 데이터 라인과; 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 게이트 라인, 데이터 라인, 박막 트랜지스터를 덮도록 형성되며 화소 영역 내에서 게이트 절연막까지 관통하는 투과홀을 갖는 유기 절연막과; 투과홀을 경유하여 화소 영역의 유기 절연막 위에 형성되며 박막 트랜지스터와 접속된 화소 전극과; 화소 전극의 에지부와 다른 에지부를 갖도록 그 화소 전극 위에 형성되며 화소 영역별로 독립되면서 투과홀의 화소 전극을 노출시키는 반사 전극을 구비한다.

Description

반투과형 박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate of Transflective Type And Method for Fabricating The Same}
도 1은 종래의 액정 패널 구조를 개략적으로 도시한 사시도.
도 2는 본 발명의 실시 예에 따른 반투과형 박막 트랜지스터 기판의 일부분을 도시한 평면도.
도 3a 및 도 3b는 도 2에 도시된 반투과형 박막 트랜지스터 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 반투과형 박막 트랜지스터 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 반투과형 박막 트랜지스터 기판의 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 반투과형 박막 트랜지스터 기판의제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제4 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제5 마 스크 공정을 설명하기 위한 평면도 및 단면도.
도 9는 본 발명의 실시 예에 따른 반투과형 박막 트랜지스터 기판을 주변부 위주로 개략적으로 도시한 평면도.
도 10a 내지 도 10c는 도 9에 도시된 데이터 라인 및 데이터 링크의 컨택 영역을 구체적으로 도시한 평면도 및 단면도.
도 11a 및 도 11b는 도 10a 및 도 10b에 도시된 반투과형 박막 트랜지스터 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 12a 및 도 12b는 도 10a 및 도 10b에 도시된 반투과형 박막 트랜지스터 기판의 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 13a 및 도 13b는 도 10a 및 도 10b에 도시된 반투과형 박막 트랜지스터 기판의 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 14a 및 도 14b는 도 10a 및 도 10b에 도시된 반투과형 박막 트랜지스터 기판의 제4 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 15a 및 도 15b는 도 10a 및 도 10b에 도시된 반투과형 박막 트랜지스터 기판의 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
2 : 상부 유리 기판 4 : 블랙 매트릭스
6, R, G, B : 칼라 필터 8 : 공통 전극
10 : 칼라 필터 기판 12 : 하부 유리 기판
14, 102 : 게이트 라인 16, 104 : 데이터 라인
18, TFT : 박막 트랜지스터 20 : 박막 트랜지스터 기판
22, 118 : 화소 전극 24 : 액정
108 : 게이트 전극 110 : 소스 전극
112 : 드레인 전극 114 : 드레인 컨택홀
116 : 활성층 130, 138 : 컨택홀
120 : 스토리지 캐패시터 126 : 게이트 패드
128 : 게이트 패드 하부 전극 132 : 게이트 패드 상부 전극
134 : 데이터 패드 136 : 데이터 패드 하부 전극
140 : 데이터 패드 상부 전극 142 : 기판
144 : 게이트 절연막 146 : 오믹 접촉층
150 : 보호막 156 : 반사 전극
160, 166, 168 : 컨택 전극 170 : 투과홀
본 발명은 반투과형 액정 표시 장치의 박막 트랜지스터 기판에 관한 것으로, 특히 공정을 단순화할 수 있는 반투과형 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 액정셀 매트릭스를 통해 화상을 표시하는 액정 표시 패널(이하, 액정 패널)과, 그 액정 패널을 구동하는 구동 회로를 구비한다.
도 1을 참조하면, 종래의 액정 패널은 액정(24)을 사이에 두고 접합된 칼라 필터 기판(10)과 박막 트랜지스터 기판(20)으로 구성된다.
칼라 필터 기판(10)은 상부 유리 기판(2) 상에 순차적으로 형성된 블랙 매트릭스(4)와 칼라 필터(6) 및 공통 전극(8)을 구비한다. 블랙 매트릭스(4)는 상부 유리 기판(2)에 매트릭스 형태로 형성된다. 이러한 블랙 매트릭스(4)는 상부 유리 기판(2)의 영역을 칼라 필터(6)가 형성되어질 다수의 셀영역들로 나누고, 인접한 셀들간의 광 간섭 및 외부광 반사를 방지한다. 칼라 필터(6)는 블랙 매트릭스(4)에 의해 구분된 셀영역에 적(R), 녹(G), 청(B)으로 구분되게 형성되어 적, 녹, 청색 광을 각각 투과시킨다. 공통 전극(8)은 칼라 필터(6) 위에 전면 도포된 투명 도전층으로 액정(24) 구동시 기준이 되는 공통 전압(Vcom)을 공급한다. 그리고, 칼라 필터(6)의 평탄화를 위하여 칼라 필터(6)와 공통 전극(8) 사이에는 오버코트층(Overcoat Layer)(미도시)이 추가로 형성되기도 한다.
박막 트랜지스터 기판(20)은 하부 유리 기판(12)에서 게이트 라인(14)과 데이터 라인(16)의 교차로 정의된 셀영역마다 형성된 박막 트랜지스터(18)와 화소 전극(22)을 구비한다. 박막 트랜지스터(18)는 게이트 라인(12)으로부터의 게이트 신호에 응답하여 데이터 라인(16)으로부터의 데이터 신호를 화소 전극(22)으로 공급한다. 투명 도전층으로 형성된 화소 전극(22)은 박막 트랜지스터(18)로부터의 데이 터 신호를 공급하여 액정(24)이 구동되게 한다.
유전 이방성을 갖는 액정(24)은 화소 전극(22)의 데이터 신호와 공통 전극(8)의 공통 전압(Vcom)에 의해 형성된 전계에 따라 회전하여 광 투과율을 조절함으로써 계조가 구현되게 한다.
그리고, 액정 패널은 컬러 필터 기판(10)과 박막 트랜지스터 기판(20)과의 셀갭을 일정하게 유지하기 위한 스페이서(미도시)를 추가로 구비한다.
이러한 액정 패널의 칼라 필터 기판(10) 및 박막 트랜지스터 기판(20)은 다수의 마스크 공정을 이용하여 형성된다. 하나의 마스크 공정은 박막 증착(코팅) 공정, 세정 공정, 포토리소그래피 공정(이하, 포토 공정), 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 다수의 공정을 포함한다. 특히, 박막 트랜지스터 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다.
나아가, 액정 패널은 백라이트 유닛(Back light unit)으로부터 입사된 광을 이용하여 화상을 표시하는 투과형과, 자연광과 같은 외부광을 반사시켜 화상을 표시하는 반사형과, 투과형 및 반사형의 장점을 이용한 반투과형으로 대별된다.
투과형은 백라이트 유닛의 전력 소모가 크고, 반사형은 외부광에 의존함에 따라 어두운 환경에서는 화상을 표시할 수 없는 문제점이 있다. 반면에, 반투과형은 외부광이 충분하면 반사 모드로, 불충분하면 백라이트 유닛을 이용한 투과 모드로 동작하게 되므로 투과형 보다 소비 전력을 줄일 수 있으면서 반사형과 달리 외부광 제약을 받지 않게 된다.
이를 위하여, 반투과형 액정 패널은 각 화소가 반사 영역 및 투과 영역으로 구분된다. 따라서, 반투과형 박막 트랜지스터 기판에는 도 1에 도시된 박막 트랜지스터 기판(20)과 대비하여 반사 영역에 형성된 반사 전극과, 반사 영역과 투과 영역의 광 경로를 같게 하기 위하여 절연막 등이 추가되어야만 한다. 이 결과, 마스크 공정수가 증가되어야만 하므로 종래의 반투과형 박막 트랜지스터 기판은 제조 공정이 복잡한 문제점이 있다.
따라서, 본 발명의 목적은 공정을 단순화할 수 있는 반투과형 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 반투과형 박막 트랜지스터 기판은 게이트 라인과; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와; 상기 게이트 라인, 데이터 라인, 박막 트랜지스터를 덮도록 형성되며 상기 화소 영역 내에서 상기 게이트 절연막까지 관통하는 투과홀을 갖는 유기 절연막과; 상기 투과홀을 경유하여 상기 화소 영역의 유기 절연막 위에 형성되며 상기 박막 트랜지스터와 접속된 화소 전극과; 상기 화소 전극의 에지부와 다른 에지부를 갖도록 그 화소 전극 위에 형성되며 상기 화소 영역별로 독립 되면서 상기 투과홀의 화소 전극을 노출시키는 반사 전극을 구비한다.
그리고, 본 발명의 반투과형 박막 트랜지스터 기판의 제조 방법은 기판 위에 게이트 라인을 형성하는 제1 마스크 공정과; 상기 게이트 라인을 덮는 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 반도체 패턴을, 그 반도체 패턴 위에 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 그 데이터 라인과 접속된 소스 전극, 그 소스 전극과 마주하는 드레인 전극을 형성하는 제2 마스크 공정과; 상기 데이터 라인, 소스 전극, 드레인 전극을 덮는 유기 절연막을 형성하고 그 유기 절연막으로부터 상기 게이트 절연막까지 관통하는 투과홀을 형성하는 제3 마스크 공정과; 상기 투과홀을 경유하여 화소 영역의 유기 절연막 위에 형성되며 상기 드레인 전극과 접속된 화소 전극을 형성하는 제4 마스크 공정과; 상기 화소 영역별로 독립되면서 상기 투과홀의 화소 전극을 노출시키는 반사 전극을 상기 화소 전극 위에 형성하는 제5 마스크 공정을 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 2 내지 도 15b를 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 제1 실시 예에 따른 반투과형 박막 트랜지스터 기판을 도시한 평면도이고, 도 3a 및 도 3b는 도 2에 도시된 반투과형 박막 트랜지스터 기판을 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'선을 따라 절단하여 도시한 단면도이다.
도 2 및 도 3에 도시된 박막 트랜지스터 기판은 하부 기판(142) 위에 게이트 절연막(144)을 사이에 두고 교차하여 화소 영역을 정의하는 게이트 라인(102) 및 데이터 라인(104), 게이트 라인(102) 및 데이터 라인(104)과 접속된 박막 트랜지스터(106), 각 화소 영역에 형성되어 박막 트랜지스터(TFT)와 접속된 화소 전극(118), 각 화소의 반사 영역에 화소 전극(118)과 중첩되게 형성된 반사 전극(156)을 구비한다. 이에 따라, 각 화소 영역은 반사 전극(156)이 형성된 반사 영역과, 반사 전극(156)의 개구부를 통해 화소 전극(118)이 노출된 투과 영역으로 구분된다.
박막 트랜지스터(106)는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(118)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(106)는 게이트 라인(102), 데이터 라인(104)과 접속된 소스 전극(110), 소스 전극(110)과 마주하며 화소 전극(118)과 접속된 드레인 전극(112), 게이트 절연막(144)을 사이에 두고 게이트 라인(102)과 중첩되어 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(116), 활성층(116)과 소스 전극(110) 및 드레인 전극(112)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(116) 위에 형성된 오믹 접촉층(146)을 구비한다.
그리고, 활성층(116) 및 오믹 접촉층(146)을 포함하는 반도체 패턴(148)은 공정상 데이터 라인(104)과 중첩되게 형성된다.
화소 전극(118)은 게이트 라인(102)과 데이터 라인(104)의 교차로 정의된 화소 영역에 형성된다. 구체적으로, 화소 전극(118)은 화소 영역에서 유기 절연막(154) 및 보호막(150)을 관통하는 드레인 컨택홀(114)과, 유기 절연막(154)으로부 터 게이트 절연막(144)까지 관통하는 투과홀(170)을 경유하면서 유기 절연막(154) 위에 형성된다. 이에 따라, 화소 전극(118)은 드레인 컨택홀(114)을 통해 드레인 전극(112)과 접속되고, 투과홀(170)을 통해 기판(142)과도 접촉하게 된다. 또한, 화소 전극(118)은 반사 영역에서는 그 위에 형성되는 반사 전극(156)과 중첩되고, 투과 영역에서는 반사 전극(156)의 개구부를 통해 노출되어 빛을 투과시키게 된다. 이러한 화소 전극(118)은 박막 트랜지스터(TFT)를 통해 공급된 화소 신호에 의해 칼라 필터 기판(미도시)의 공통 전극과 전위차를 발생시킨다. 이 전위차에 의해 유전 이방성을 갖는 액정이 회전하여 반사 영역과 투과 영역 각각의 액정층을 경유하는 광의 투과율을 조절하므로 상기 비디오 신호에 따라 휘도가 달라지게 된다.
반사 전극(156)은 외부광을 반사시키기 위하여 각 화소의 반사 영역에 형성된다. 구체적으로, 반사 전극(156)은 투과홀(170)에 형성된 화소 전극(118)이 노출되게 하여 투과 영역을 정의하고, 그 투과 영역을 감싸는 화소 전극(118)의 나머지 부분을 포획하여 반사 영역을 정의한다. 그리고, 반사 전극(156)은 데이터 라인(104) 및 게이트 라인(102)과 같은 신호 라인 상에서 인접 화소의 반사 전극(156)과 분리되게 형성된다. 이때, 반사 전극(156)의 에지부는 화소 전극(118)의 에지부 보다 바깥쪽에 위치하도록 형성된다. 이러한 반사 전극(156)은 화소 전극(118)과 함께 유기 절연막(154)의 표면을 따라 엠보싱 형상을 갖게 됨으로써 산란 효과로 반사 효율을 증대시킨다.
여기서, 투과홀(170)은 상대적으로 두꺼운 유기 절연막(154)을 관통하여 형성됨으로써 반사 영역과 투과 영역에서 액정층을 경유하는 광 경로의 길이가 동일 해지게 한다. 이에 따라, 반사 모드와 투과 모드의 투과 효율이 같아지게 된다.
그리고, 본 발명의 박막 트랜지스터 기판은 화소 전극(118)에 공급된 비디오 신호가 안정적으로 유지되게 하기 위하여 드레인 전극(112)과 접속된 스토리지 캐패시터(120)를 더 구비한다. 스토리지 캐패시터(120)를 위하여 게이트 라인(102)과 나란한 스토리지 라인(122)이 형성되고, 드레인 전극(112)이 연장되어 그 스토리지 라인(122)과 게이트 절연막(144)을 사이에 두고 중첩됨으로써 형성된다. 이때, 스토리지 라인(122)과 중첩된 드레인 전극(112) 아래에는 공정상 반도체 패턴(148)이 더 중첩된다. 그리고, 화소 전극(118)은 스토리지 라인(122) 상에서 컨택홀(114)을 통해 드레인 전극(112)과 접속된다.
게이트 라인(102)은 게이트 패드(126)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드(126)는 게이트 라인(102)으로부터 연장된 게이트 패드 하부 전극(128)과, 유기 절연막(154)으로부터 게이트 절연막(144)까지 관통하는 제1 컨택홀(130)을 통해 게이트 패드 하부 전극(128)과 접속된 게이트 패드 상부 전극(132)을 구비한다.
데이터 라인(104)은 데이터 패드(134)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드(134)는 전술한 게이트 패드(126)와 같은 구조로 형성된다. 구체적으로, 데이터 패드(134)는 기판(142) 상에 형성된 데이터 패드 하부 전극(136)과, 유기 절연막(154)으로부터 게이트 절연막(144)까지 관통하는 제2 컨택홀(138)을 통해 데이터 패드 하부 전극(136)과 접속된 데이터 패드 상부 전극(140)을 구비한다. 이러한 데이터 패드(134)의 데이터 패드 하부 전극(136)은 별 도의 컨택 전극(미도시)를 통해 게이트 절연막(144) 위에 반도체 패턴(148)과 함께 형성된 데이터 라인(104)과 접속된다.
여기서, 도 3a에 도시된 보호막(150)은 도 3b에 도시된 바와 같이 삭제되기도 한다.
이러한 구성을 갖는 본 발명의 실시 예에 따른 박막 트랜지스터 기판은 다음과 같이 5마스크 공정으로 형성된다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
제1 마스크 공정으로 하부 기판(142) 상에 게이트 라인(102) 및 스토리지 라인(122), 게이트 라인(102)과 접속된 게이트 패드 하부 전극(128), 데이터 패드 하부 전극(136)을 포함하는 게이트 금속 패턴이 형성된다.
구체적으로, 하부 기판(142) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 형성된다. 게이트 금속층으로는 Mo, Cu, Al, Ti, Cr, Mo 합금, AlNd 등의 Al합금, Cu 합금이 단일층 구조로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금 등과 같이 이중 이상의 복층 구조로 이용된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(102), 스토리지 라인(122), 게이트 패드 하부 전극(128), 데이터 패드 하부 전극(136)을 포함하는 게이트 금속 패턴이 형성 된다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
게이트 금속 패턴이 형성된 하부 기판(142) 상에 게이트 절연막(144)이 형성되고, 그 위에 제2 마스크 공정으로 데이터 라인(104), 소스 전극(110), 드레인 전극(112)을 포함하는 소스/드레인 금속 패턴과, 소스/드레인 금속 패턴을 따라 그 아래에 중첩된 활성층(116) 및 오믹 접촉층(146)을 포함하는 반도체 패턴(148)이 형성된다. 이러한 반도체 패턴(148)과 소스/드레인 패턴은 회절 노광 마스크 또는 하프 톤(Half Tone)를 이용한 하나의 마스크 공정으로 형성된다. 이하, 회절 노광 마스크를 이용한 경우만을 예로 들어 설명하기로 한다.
구체적으로, 게이트 패턴이 형성된 하부 기판(142) 상에 게이트 절연막(144), 비정질 실리콘층, 불순물(n+ 또는 p+) 도핑된 비정질 실리콘층, 소스/드레인 금속층이 순차적으로 형성된다. 예를 들면, 게이트 절연막(144), 비정질 실리콘층, 불순물 도핑된 비정질 실리콘층은 PECVD 방법으로, 소스/드레인 금속층은 스퍼터링 방법으로 형성된다. 게이트 절연막(144)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이, 소스/드레인 금속층으로는 Mo, Cu, Al, Ti, Cr, Mo 합금, AlNd 등의 Al합금, Cu 합금이 단일층 구조로 이용되거나, Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금 등과 같이 이중 이상의 복층 구조로 이용된다.
그리고, 소스/드레인 금속층 위에 회절 노광 마스크를 이용한 포토리소그래피 공정으로 단차를 갖는 포토레지스트 패턴이 형성된다. 포토레지스트 패턴은 반도체 패턴 및 소스/드레인 패턴이 형성되어야 하는 영역에는 상대적으로 두껍게 형성되고, 박막 트랜지스터의 채널이 형성될 영역에는 상대적으로 얇게 형성된다.
이러한 단차를 갖는 포토레지스트 패턴을 이용한 식각 공정으로 데이터 라인(104), 소스 전극(110)과 일체화된 드레인 전극(122)을 포함하는 소스/드레인 금속 패턴과, 그 아래의 반도체 패턴(148)이 형성된다.
그 다음, 애싱 공정으로 포토레지스트 패턴의 얇은 부분은 제거되고 두꺼운 부분은 얇아지게 하고, 애싱된 포토레지스트 패턴을 이용한 식각 공정으로 소스 전극(110)과 드레인 전극(112)은 분리되고 그 아래의 오믹 접촉층(146)이 제거되게 한다. 이어서, 스트립 공정으로 소스/드레인 금속 패턴 위에 잔존하는 포토레지스트 패턴이 제거된다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판 제조 방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
제3 마스크 공정으로 소스/드레인 금속 패턴을 덮는 보호막(150) 및 유기 절연막(154)이 형성되고, 그들을 관통하는 투과홀(170), 드레인 컨택홀(114), 제1 및 제2 컨택홀(130, 138)이 형성된다. 여기서, 보호막(150)은 삭제되기도 한다.
구체적으로, 소스/드레인 금속 패턴이 형성된 게이트 절연막(144) 상에 PECVD 등의 증착 방법으로 보호막(150)이 형성된다. 보호막(150)으로는 게이트 절 연막(144)과 같은 무기 절연 물질이 이용된다.
이어서, 보호막(150) 위에 반사 영역에서 엠보싱 표면을 갖고 투과홀(170), 드레인 컨택홀(114), 제1 및 제2 컨택홀(130, 138)을 갖는 유기막(154)이 형성된다. 유기 절연막(154)은 포토 아크릴 등과 같은 감광성 유기 물질을 스핀 코팅 방법 등으로 보호막(150) 위에 코팅함으로써 형성된다. 그 다음, 제3 마스크를 이용한 포토리소그래피 공정으로 유기막(154)을 패터닝함으로써 제3 마스크의 투과부에 대응하여, 유기 절연막(154)을 관통하는 투과홀(170), 드레인 컨택홀(114), 제1 및 제2 컨택홀(130, 138)이 형성된다. 또한, 제3 마스크에서 투과부를 제외한 나머지 부분이 차단부와 회절 노광부(또는 반투과부)가 반복되는 구조를 갖게 되고, 이에 대응하여 유기 절연막(154)은 반사 영역에서 단차를 갖는 차단 영역(돌출부) 및 회절 노광 영역(홈부)이 반복되는 구조로 패터닝된다. 이어서, 돌출부 및 홈부가 반복된 유기막(154)을 소성함으로써 반사 영역에서 유기막(154)의 표면은 엠보싱 형상을 갖게 된다.
이러한 유기막(154)을 마스크로 이용하여 그 아래의 보호막(150) 및 게이트 절연막(144)을 패터닝함으로써 투과홀(170)과 제1 및 제2 컨택홀(130), 138)은 게이트 절연막(144)까지 관통하도록, 드레인 컨택홀(114)은 보호막(150)까지 관통하도록 연장된다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제4 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
엠보싱 형상을 갖는 유기 절연막(154) 위에 제4 마스크 공정으로 화소 전극 (118), 게이트 패드 상부 전극(132), 데이터 패드 상부 전극(138)을 포함하는 투명 도전 패턴이 형성된다.
구체적으로, 유기 절연막(154)을 덮도록 투명 도전막이 스퍼터링 등과 같은 증착 방법으로 형성된다. 투명 도전막으로는 ITO, TO, IZO, ITZO 등이 이용된다. 이어서, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 투명 도전막이 패터닝됨으로써 화소 전극(118), 게이트 패드 상부 전극(132), 데이터 패드 상부 전극(138)을 포함하는 투명 도전 패턴이 형성된다. 화소 전극(118)은 화소 영역에서 투과홀(170)을 경유하면서 유기 절연막(154)과 중첩되게 형성되고, 드레인 컨택홀(114)을 경유하여 드레인 전극(112)과 접속된다. 이때, 유기 절연막(154)의 표면이 엠보싱 형상을 갖으므로 그 위에 형성된 화소 전극(118)도 엠보싱 형상을 갖게 된다. 게이트 패드 상부 전극(132) 및 데이터 패드 상부 전극(140)은 제1 및 제2 컨택홀(130, 138) 각각을 통해 게이트 패드 하부 전극(128) 및 데이터 패드 하부 전극(136)과 각각 접속된다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법 중 제5 마스크 공정을 설명하기 위한 평면도 및 단면도를 도시한 것이다.
화소 전극(118) 위에 제5 마스크 공정으로 반사 전극(156)이 형성된다.
구체적으로, 엠보싱 표면을 갖는 유기 절연막(154) 및 화소 전극(118) 위에 반사 금속층이 스퍼터링 등과 같은 증착 방법을 엠보싱 형상을 유지하며 형성된다. 반사 금속층으로는 Al, AlNd 등과 같이 반사율이 높은 금속이 이용되거나, AlNd/Mo 등과 같이 이중 구조로 이용된다. 이어서, 제5 마스크를 이용한 포토리소 그래피 공정 및 식각 공정으로 반사 금속층이 패터닝됨으로써 반사 영역에서 화소 전극(118)을 덮는 반사 전극(156)이 형성된다. 반사 전극(156)은 각 화소별로 독립되고, 투과홀(170) 내에서 오픈되어 화소 전극(118)을 노출시킨다. 이러한 반사 전극(156)은 그 아래의 화소 전극(118)과 접속되고, 반사 전극(156)의 에지부가는 화소 전극(118)의 에지부 보다 바깥쪽에 위치하도록 형성된다.
이와 같이, 본 발명의 실시 예에 따른 반투과형 박막 트랜지스터 기판의 제조 방법은 5마스크 공정으로 형성되므로 공정을 단순화할 수 있게 된다.
도 9는 본 발명의 실시 예에 따른 반투과형 박막 트랜지스터 기판의 주변부를 개략적으로 도시한 것이다.
도 9에 도시된 반투과형 박막 트랜지스터 기판(100)은 게이트 패드(126)와 동일층에 형성된 데이터 패드(134)를 데이터 라인(104)과 접속시키기 위한 컨택 전극(160)을 구비한다. 다시 말하여, 컨택 전극(160)은 데이터 패드(138)로부터 신장된 데이터 링크(135)와 데이터 라인(104)을 접속시킨다. 여기서, 컨택 전극(160)은 액티브 영역(182)에 형성되는 화소 전극(118)과 동일한 투명 도전막으로 형성되거나, 반사 전극(156)과 동일한 반사 금속층으로 형성되거나, 또는 투명 도전막 및 반사 금속층이 적층된 이중 구조로 된다. 여기서, 컨택 전극(160)이 반사 금속층으로 형성된 경우 외부로 노출되면 전식 문제가 있으므로 실링재(180)에 의해 밀봉되는 영역, 즉 실링재(180)와 액티브 영역(182) 사이에 위치하여 부식을 방지할 수 있다.
도 10a는 도 9에 도시된 데이터 라인(104)과 데이터 링크(135)의 컨택부를 확대 도시한 평면도이고, 도 10b는 도 10a에 도시된 컨택부를 Ⅴ-Ⅴ'선을 따라 절단하여 도시한 단면도를, 도 10c는 도 10a에 도시된 컨택부의 다른 단면도를 도시한 것이다.
도 10a 내지 도 10b에 도시된 데이터 링크(135)는 데이터 패드(134), 즉 데이터 패드 하부 전극(136)으로부터 신장되어 실링재(180)로 밀봉되어질 영역에 위치하는 데이터 라인(104)의 인접하게 되거나, 중첩된다.
제3 컨택홀(162)은 유기 절연막(154)로부터 게이트 절연막(144)까지 관통하여 데이터 링크(136)를 노출시키고, 제4 컨택홀(164)은 유기 절연막(154) 및 보호막(150)을 관통하여 데이터 라인(104)을 노출시킨다.
컨택 전극(160)은 데이터 패드 상부 전극(140)과 같이 투명 도전막으로 형성된 제1 컨택 전극(166)과, 반사 금속층으로 형성되어 제1 컨택 전극(166)을 포획하는 제2 컨택 전극(168)으로 구성된다. 이와 달리, 컨택 전극(160)은 제1 컨택 전극(166)으로만 형성되거나, 또는 제2 컨택 전극(168)으로만 형성되기도 한다. 이러한 컨택 전극(160)은 제3 및 제4 컨택홀(162, 164)을 경유하여 데이터 링크(136)와 데이터 라인(104)을 접속시킨다.
도 10b에 도시된 보호막(150)은 도 10c와 같이 삭제되기도 한다.
이러한 반투과형 박막 트랜지스터 기판의 주변부, 즉 데이터 라인(104)과 데이터 링크(135)의 컨택부는 전술한 바와 같이 5마스크 공정으로 형성한다. 이를 도 11a 내지 도 15b를 참조하여 설명하기로 한다.
도 11a 및 도 11b를 참조하면, 제1 마스크 공정으로 하부 기판(142) 상에 데 이터 패드 하부 전극(136)과 함께 데이터 링크(135)를 포함하는 게이트 금속 패턴이 형성된다. 이러한 제1 마스크 공정은 도 4a 및 도 4b에서 전술한 바와 같다.
도 12a 및 도 13b를 참조하면, 제2 마스크 공정으로 게이트 절연막(144)이 형성되고, 그 위에 활성층(116) 및 오믹 접촉층(146)을 포함하는 반도체 패턴(148)과, 데이터 라인(104)이 적층된다. 이러한 제2 마스크 공정은 도 6a 내지 도 5b에서 전술한 바와 같다.
도 13a 및 도 13b를 참조하면, 제3 마스크 공정으로 보호막(150) 및 유기 절연막(154)이 형성되고, 그들을 관통하는 제3 및 제4 컨택홀(162, 164)이 형성된다. 제3 컨택홀(162)은 유기 절연막(154)에서 게이트 절연막(144)까지 관통하여 데이터 링크(135)를 노출시키고, 제4 컨택홀(164)은 유기 절연막(154) 및 보호막(150)을 관통하여 데이터 라인(104)을 노출시키는 제4 컨택홀(164)이 형성된다. 여기서, 보호막(150)은 삭제되기도 한다. 이러한 제3 마스크 공정은 도 6a 및 도 6b에서 전술한 바와 같다.
도 14a 및 도 14b를 참조하면, 제4 마스크 공정으로 투명 도전층으로 이루어진 데이터 패드 상부 전극(140)과 함께 제1 컨택 전극(166)이 형성된다. 제1 컨택 전극(166)은 제1 및 제2 컨택홀(162, 164)을 경유하여 데이터 링크(135) 및 데이터 라인(104)를 접속시킨다. 이러한 제4 마스크 공정은 도 7a 및 도 7b에서 전술한 바와 같다.
도 15a 및 도 15b를 참조하면, 제5 마스크 공정으로 반사 금속층으로 이루어진 제2 컨택 전극(168)이 형성된다. 제2 컨택 전극(168)은 제1 및 제2 컨택홀 (162, 164)을 경유하면서 제1 컨택 전극(166)을 포획하도록, 즉 제1 컨택 전극(166)의 에지부 보다 자신의 에지부가 바깥쪽에 위치하도록 형성된다. 이러한 제5 마스크 공정은 도 8a 및 도 8b에서 전술한 바와 같다.
상술한 바와 같이, 본 발명에 따른 반투과형 박막 트랜지스터 기판 및 그 제조 방법은 하나의 마스크 공정으로 유기 절연막을 패터닝함과 아울러 다수의 컨택홀들을 형성할 수 있게 된다. 이에 따라, 본 발명의 반투과형 박막 트랜지스터 기판의 제조 방법은 5마스크 공정으로 공정을 단순화할 수 있게 된다.
또한, 본 발명에 따른 반투과형 박막 트랜지스터 기판 및 그 제조 방법은 게이트 패드와 데이터 패드를 동일한 구조로 형성하면서, 투명 도전막 및 반사 금속층 중 적어도 하나를 포함하는 컨택 전극으로 서로 다른 층에 형성된 데이터 링크 및 데이터 라인을 접속시키게 된다. 이때, 컨택 전극은 실링재에 의해 밀봉되는 영역 내에 형성함으로써 반사 금속층으로 형성된 컨택 전극의 노출로 인한 전식 문제는 방지할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (28)

  1. 게이트 라인과;
    상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하여 화소 영역을 정의하는 데이터 라인과;
    상기 게이트 라인 및 데이터 라인과 접속된 박막 트랜지스터와;
    상기 게이트 라인, 데이터 라인, 박막 트랜지스터를 덮도록 형성되며 상기 화소 영역 내에서 상기 게이트 절연막까지 관통하는 투과홀을 갖는 유기 절연막과;
    상기 투과홀을 경유하여 상기 화소 영역의 유기 절연막 위에 형성되며 상기 박막 트랜지스터와 접속된 화소 전극과;
    상기 화소 전극의 에지부와 다른 에지부를 갖도록 그 화소 전극 위에 형성되며 상기 화소 영역별로 독립되면서 상기 투과홀의 화소 전극을 노출시키는 반사 전극을 구비하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 반사 전극이 엠보싱 표면을 갖도록 상기 유기 절연막 및 화소 전극이 엠보싱 표면을 갖는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 반사 전극은 상기 화소 전극과 접속되며, 상기 투과홀의 측면을 감싸도 록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 반사 전극의 에지부는 상기 화소 전극의 에지부 보다 바깥쪽에 위치하도록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  5. 제 4 항에 있어서,
    상기 반사 전극은 상기 게이트 라인 및 데이터 라인 중 적어도 어느 하나와 중첩되도록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  6. 제 1 항에 있어서,
    상기 유기 절연막 아래에 형성된 무기 절연 물질의 보호막을 추가로 구비하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  7. 제 1 항에 있어서,
    상기 화소 전극은 상기 유기 절연막을 관통하는 드레인 컨택홀을 경유하여 상기 상기 박막 트랜지스터의 드레인 전극과 접속된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  8. 제 1 항에 있어서,
    상기 화소 영역을 가로질러 상기 데이터 라인과 교차하는 스토리지 라인과;
    상기 스토리지 라인이 상기 게이트 절연막을 사이에 두고 상기 박막 트랜지스터로부터 연장된 드레인 전극과 중첩되어 형성된 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  9. 제 1 항에 있어서,
    상기 데이터 라인 및 박막 트랜지스터와 중첩된 반도체 패턴을 추가로 구비하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  10. 제 1 항에 있어서,
    상기 게이트 라인 및 데이터 라인 중 적어도 어느 한 라인과 접속된 패드를 추가로 구비하고;
    상기 패드는
    상기 적어도 어느 한 라인과 접속된 패드 하부 전극과;
    상기 유기 절연막으로부터 상기 게이트 절연막까지 관통하여 상기 패드 하부 전극을 노출시키는 컨택홀과;
    상기 컨택홀을 통해 상기 패드 하부 전극과 접속된 패드 상부 전극을 포함하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  11. 제 10 항에 있어서,
    상기 패드 하부 전극으로부터 상기 데이터 라인의 인접하도록 신장된 데이터 링크와,
    상기 데이터 링크 및 데이터 라인을 각각 노출시키는 다수의 컨택홀과;
    상기 다수의 컨택홀을 경유하여 상기 데이터 링크 및 데이터 라인을 접속시키는 컨택 전극을 추가로 구비하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  12. 제 11 항에 있어서,
    상기 컨택 전극은 상기 화소 전극과 동일한 투명 도전막과, 상기 반사 전극과 동일한 반사 금속층 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  13. 제 12 항에 있어서,
    상기 컨택 전극이 상기 투명 도전막 및 반사 금속층이 적층된 구조로 형성된 경우 상기 반사 금속층은 상기 투명 도전막의 에지부 보다 바깥쪽에 위치하도록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  14. 제 11 항에 있어서,
    상기 컨택 전극은 실링재에 의해 밀봉되어질 영역에 위치하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  15. 제 10 항에 있어서,
    상기 패드는 게이트 패드 또는 데이터 패드로 동일 구조로 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판.
  16. 기판 위에 게이트 라인을 형성하는 제1 마스크 공정과;
    상기 게이트 라인을 덮는 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 반도체 패턴을, 그 반도체 패턴 위에 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인, 그 데이터 라인과 접속된 소스 전극, 그 소스 전극과 마주하는 드레인 전극을 형성하는 제2 마스크 공정과;
    상기 데이터 라인, 소스 전극, 드레인 전극을 덮는 유기 절연막을 형성하고 그 유기 절연막으로부터 상기 게이트 절연막까지 관통하는 투과홀을 형성하는 제3 마스크 공정과;
    상기 투과홀을 경유하여 화소 영역의 유기 절연막 위에 형성되며 상기 드레인 전극과 접속된 화소 전극을 형성하는 제4 마스크 공정과;
    상기 화소 영역별로 독립되면서 상기 투과홀의 화소 전극을 노출시키는 반사 전극을 상기 화소 전극 위에 형성하는 제5 마스크 공정을 포함하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제1 마스크 공정은 상기 기판 상에 상기 게이트 라인과 나란한 스토리지 라인을 형성하는 단계를,
    상기 제2 마스크 공정은 상기 게이트 절연막을 사이에 두고 상기 스토리지 라인과 중첩되도록 상기 드레인 전극 및 반도체 패턴을 신장시켜 스토리지 캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  18. 제 16 항에 있어서,
    상기 제1 마스크 공정은 상기 게이트 라인 및 데이터 라인 중 적어도 어느 한 라인과 접속되어질 패드 하부 전극을 형성하는 단계를;
    상기 제3 마스크 공정은 상기 패드 하부 전극을 노출시키는 컨택홀을 형성하는 단계를;
    상기 제4 마스크 공정은 상기 컨택홀을 통해 상기 패드 하부 전극과 접속된 패드 상부 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  19. 제 18 항에 있어서,
    상기 제1 마스크 공정은 상기 데이터 라인과 접속되어질 패드 하부 전극으로부터 신장된 데이터 링크를 형성하는 단계를,
    상기 제3 마스크 공정은 상기 데이터 링크 및 데이터 라인을 각각 노출시키 는 다수의 컨택홀을 형성하는 단계를;
    상기 제4 마스크 공정 및 제5 마스크 공정 중 적어도 어느 하나의 마스크 공정은 상기 다수의 컨택홀을 경유하여 상기 데이터 링크 및 데이터 라인을 접속시키는 컨택 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  20. 제 19 항에 있어서,
    상기 컨택 전극은 상기 화소 전극과 동일한 투명 도전막과, 상기 반사 전극과 동일한 반사 금속층 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  21. 제 20 항에 있어서,
    상기 컨택 전극이 상기 투명 도전막 및 반사 금속층이 적층된 구조로 형성된 경우 상기 반사 금속층은 상기 투명 도전막의 에지부 보다 바깥쪽에 위치하도록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  22. 제 19 항에 있어서,
    상기 컨택 전극은 실링재에 의해 밀봉되어질 영역에 위치하도록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  23. 제 16 항에 있어서,
    상기 반사 전극은 상기 화소 전극과 접속되며, 상기 투과홀의 측면을 감싸도록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  24. 제 16 항에 있어서,
    상기 반사 전극의 에지부는 상기 화소 전극의 에지부 보다 바깥쪽에 위치하도록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  25. 제 16 항에 있어서,
    상기 반사 전극은 상기 게이트 라인 및 데이터 라인 중 적어도 어느 하나와 중첩되도록 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  26. 제 16 항에 있어서,
    상기 제3 마스크 공정은 상기 유기 절연막 아래에 형성된 무기 절연 물질의 보호막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  27. 제 16 항에 있어서,
    상기 제3 마스크 공정은 상기 유기 절연막을 관통하여 상기 드레인 전극을 노출시키는 드레인 컨택홀을 형성하는 단계를 추가로 포함하며,
    상기 화소 전극은 상기 드레인 컨택홀을 경유하여 상기 드레인 전극과 접속된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
  28. 제 16 항에 있어서,
    상기 화소 전극의 에지부와 상기 반사 전극의 에지부는 다르게 형성된 것을 특징으로 하는 반투과형 박막 트랜지스터 기판의 제조 방법.
KR1020040101553A 2004-12-04 2004-12-04 반투과형 박막 트랜지스터 기판 및 그 제조 방법 KR101147261B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020040101553A KR101147261B1 (ko) 2004-12-04 2004-12-04 반투과형 박막 트랜지스터 기판 및 그 제조 방법
US11/169,720 US8064024B2 (en) 2004-12-04 2005-06-30 Transflective thin film transistor substrate of liquid crystal display device having a contact electrode connecting a data link to a data line
JP2005236689A JP4439448B2 (ja) 2004-12-04 2005-08-17 液晶表示装置及びその製造方法
CNB2005100937706A CN100456116C (zh) 2004-12-04 2005-08-30 液晶显示器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040101553A KR101147261B1 (ko) 2004-12-04 2004-12-04 반투과형 박막 트랜지스터 기판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20060062643A true KR20060062643A (ko) 2006-06-12
KR101147261B1 KR101147261B1 (ko) 2012-05-18

Family

ID=36573749

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040101553A KR101147261B1 (ko) 2004-12-04 2004-12-04 반투과형 박막 트랜지스터 기판 및 그 제조 방법

Country Status (4)

Country Link
US (1) US8064024B2 (ko)
JP (1) JP4439448B2 (ko)
KR (1) KR101147261B1 (ko)
CN (1) CN100456116C (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100752214B1 (ko) * 2003-10-16 2007-08-28 엘지.필립스 엘시디 주식회사 반투과형 액정표시소자의 제조방법
KR101197223B1 (ko) * 2005-09-09 2012-11-02 엘지디스플레이 주식회사 반사투과형 액정표시장치용 어레이 기판 및 그 제조방법
TWI290771B (en) * 2006-01-02 2007-12-01 Wintek Corp TFT substrate, liquid crystal display panel, transflective liquid crystal display device, and methods for the same
CN101154635B (zh) * 2006-09-28 2012-07-04 奇美电子股份有限公司 薄膜晶体管显示器件及其制造方法
US9466604B2 (en) * 2014-11-13 2016-10-11 Globalfoundries Inc. Metal segments as landing pads and local interconnects in an IC device
CN104409418B (zh) * 2014-11-13 2018-02-13 京东方科技集团股份有限公司 一种薄膜晶体管阵列基板及其制备方法、显示装置
US10243083B2 (en) * 2015-11-24 2019-03-26 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing semiconductor device
CN112086424B (zh) * 2019-06-14 2023-06-23 群创光电股份有限公司 接合垫结构
CN110297366B (zh) * 2019-06-28 2021-12-14 上海天马微电子有限公司 一种显示面板及驱动方法、显示装置及驱动方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5162933A (en) 1990-05-16 1992-11-10 Nippon Telegraph And Telephone Corporation Active matrix structure for liquid crystal display elements wherein each of the gate/data lines includes at least a molybdenum-base alloy layer containing 0.5 to 10 wt. % of chromium
KR940004322B1 (ko) 1991-09-05 1994-05-19 삼성전자 주식회사 액정표시장치 및 그 제조방법
US5317433A (en) 1991-12-02 1994-05-31 Canon Kabushiki Kaisha Image display device with a transistor on one side of insulating layer and liquid crystal on the other side
DE4339721C1 (de) 1993-11-22 1995-02-02 Lueder Ernst Verfahren zur Herstellung einer Matrix aus Dünnschichttransistoren
TW321731B (ko) 1994-07-27 1997-12-01 Hitachi Ltd
JP3866783B2 (ja) 1995-07-25 2007-01-10 株式会社 日立ディスプレイズ 液晶表示装置
KR0156202B1 (ko) 1995-08-22 1998-11-16 구자홍 액정표시장치 및 그 제조방법
US5835177A (en) * 1995-10-05 1998-11-10 Kabushiki Kaisha Toshiba Array substrate with bus lines takeout/terminal sections having multiple conductive layers
JPH09113931A (ja) 1995-10-16 1997-05-02 Sharp Corp 液晶表示装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4167335B2 (ja) * 1998-01-30 2008-10-15 シャープ株式会社 液晶表示装置
KR100641628B1 (ko) * 2000-08-21 2006-11-02 엘지.필립스 엘시디 주식회사 블랙레진을 이용한 반사형 및 반투과형 액정표시장치
KR100390456B1 (ko) * 2000-12-13 2003-07-07 엘지.필립스 엘시디 주식회사 액정 디스플레이 패널 및 그 제조방법
US6833883B2 (en) * 2001-02-13 2004-12-21 Lg. Philips Lcd Co., Ltd. Array substrate for reflective and transflective liquid crystal display devices and manufacturing method for the same
US6734935B2 (en) * 2001-07-04 2004-05-11 Lg. Philips Lcd Co., Ltd. Array panel for a transflective liquid crystal display device
JP3895952B2 (ja) * 2001-08-06 2007-03-22 日本電気株式会社 半透過型液晶表示装置及びその製造方法
US6806938B2 (en) * 2001-08-30 2004-10-19 Kyocera Corporation Liquid crystal display device with particular on substrate wiring, portable terminal and display equipment provided with the liquid crystal display device
KR100820647B1 (ko) * 2001-10-29 2008-04-08 엘지.필립스 엘시디 주식회사 반투과 액정 표시 장치용 어레이기판 및 이의 제조방법
JP3977099B2 (ja) * 2002-02-25 2007-09-19 株式会社アドバンスト・ディスプレイ 液晶表示装置及びその製造方法
KR100456151B1 (ko) * 2002-04-17 2004-11-09 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
JP4255673B2 (ja) 2002-10-24 2009-04-15 三菱電機株式会社 Ｔｆｔアレイ基板およびこれを用いた半透過型または反射型液晶表示装置並びにｔｆｔアレイ基板の製造方法
KR100531410B1 (ko) * 2003-04-15 2005-11-28 엘지.필립스 엘시디 주식회사 반사투과형 액정표시장치의 어레이 기판 및 그의 제조 방법
JP4464715B2 (ja) 2004-03-09 2010-05-19 三菱電機株式会社 液晶表示装置およびこれらの製造方法

Also Published As

Publication number Publication date
US8064024B2 (en) 2011-11-22
CN1782843A (zh) 2006-06-07
US20060119772A1 (en) 2006-06-08
JP4439448B2 (ja) 2010-03-24
KR101147261B1 (ko) 2012-05-18
CN100456116C (zh) 2009-01-28
JP2006163355A (ja) 2006-06-22

Similar Documents

Publication Publication Date Title
KR101139522B1 (ko) 반투과형 박막 트랜지스터 기판 및 그 제조 방법
KR101043675B1 (ko) 반투과형 박막 트랜지스터 기판 및 그 제조 방법
KR101085136B1 (ko) 수평 전계 박막 트랜지스터 기판 및 그 제조 방법
KR101116816B1 (ko) 반투과형 박막 트랜지스터 기판 및 그 제조 방법
JP3923501B2 (ja) 液晶表示装置及びその製造方法
US7403245B2 (en) Liquid crystal display device and method for fabricating the same
JP4439448B2 (ja) 液晶表示装置及びその製造方法
US7416926B2 (en) Liquid crystal display device and method for fabricating the same
KR101057779B1 (ko) 반투과형 박막 트랜지스터 기판 및 그 제조 방법
US7876408B2 (en) Transflective type diode substrate and method having respective masks forming scan line and insulating pattern, organic pattern with hole exposing insulating pattern, and pixel electrode covering hole and reflection electrode overlapping organic pattern
KR101127817B1 (ko) 반투과형 박막 트랜지스터 기판 및 그 제조 방법과, 그를이용한 액정 표시 패널 및 그 제조 방법
KR101037085B1 (ko) 반투과형 박막 트랜지스터 기판 및 그 제조 방법
KR101102034B1 (ko) 반투과형 박막트랜지스터 어레이 기판 및 그 제조방법
KR101296898B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR101107243B1 (ko) 반투과형 박막 트랜지스터 기판 및 그 제조 방법
KR20060078579A (ko) 반투과형 박막 트랜지스터 기판 및 그 제조 방법
KR20070111199A (ko) 반투과형 다이오드 기판 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150429

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160428

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170413

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180416

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 8