KR20060055320A - 반도체 장치의 구조 및 그 제조 방법 - Google Patents

반도체 장치의 구조 및 그 제조 방법 Download PDF

Info

Publication number
KR20060055320A
KR20060055320A KR1020050100109A KR20050100109A KR20060055320A KR 20060055320 A KR20060055320 A KR 20060055320A KR 1020050100109 A KR1020050100109 A KR 1020050100109A KR 20050100109 A KR20050100109 A KR 20050100109A KR 20060055320 A KR20060055320 A KR 20060055320A
Authority
KR
South Korea
Prior art keywords
film
substrate
light reflection
reflection film
light
Prior art date
Application number
KR1020050100109A
Other languages
English (en)
Other versions
KR101168856B1 (ko
Inventor
토시유키 나카무라
사토시 마치다
사치코 야베
타카시 타구치
Original Assignee
오끼 덴끼 고오교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오끼 덴끼 고오교 가부시끼가이샤 filed Critical 오끼 덴끼 고오교 가부시끼가이샤
Publication of KR20060055320A publication Critical patent/KR20060055320A/ko
Application granted granted Critical
Publication of KR101168856B1 publication Critical patent/KR101168856B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Light Receiving Elements (AREA)
  • Thin Film Transistor (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

박막화가 진행되는 광반사막을 갖는 SOS웨이퍼를 이용한 반도체 장치에 있어서, 0.5㎛이하의 광반사막을 제공함과 동시에, 광반사막에 실리콘 산화물을 이용했을 경우에 불산에 의해 융해되기 어려운 광반사막을 갖는 반도체 장치의 제조 방법을 제공한다. 본 발명은, 빛을 투과하는 절연성 기판을 갖고, 윗면 및 상기 윗면에 대향하는 밑면을 갖는 제 1기판과, 제 1기판의 밑면에 마련되어 빛을 반사하는 제 1광반사막과, 제 1광반사막 위에 마련되어 빛을 반사하는 제 2광반사막과, 제 2광반사막 위에 마련되어 빛을 반사하는 제 3광반사막을 갖는 반도체 장치를 제공한다. 또한 본 발명은 제 1기판과, 제 1기판의 밑면에 제 1광반사막을 형성하여, 제 1광반사막 위에 마련되는 제 2광반사막을 가열하고, 가열된 제 2광반사막 위에 제 3광반사막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
광반사막, 실리콘 산화물, 절연성 기판, 실리콘 막

Description

반도체 장치의 구조 및 그 제조 방법{STRUCTURE OF SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 실시예 1에 있어서의 반도체 장치를 설명하는 도면,
도 2는 본 발명의 실시예 1에 있어서의 반도체 장치에 이용하는 반도체 기판의 일 예를 설명하는 도면,
도 3은 본 발명의 실시예 1에 있어서의 반도체 장치에 이용하는 반도체 기판의 일 예를 설명하는 도면,
도 4는 본 발명의 실시예 1에 있어서의 반도체 장치에 이용하는 반도체 기판의 일 예를 설명하는 도면,
도 5는 본 발명의 실시예 2에 있어서의 반도체 장치의 제조 방법을 설명하는 도면,
도 6은 본 발명의 실시예 2에 있어서의 반도체 장치의 제조 방법을 설명하는 도면,
도 7은 본 발명의 실시예 2에 있어서의 반도체 장치의 제조 방법을 설명하는 도면,
도 8은 본 발명의 실시예 2에 있어서의 반도체 장치의 제조 방법을 설명하는 도면,
도 9는 본 발명의 실시예 2에 있어서의 반도체 장치의 제조 방법을 설명하는 도면,
도 10은 본 발명의 실시예 3에 있어서의 반도체 장치의 제조 방법을 설명하는 도면,
도 11은 본 발명의 실시예 3에 있어서의 반도체 장치의 제조 방법을 설명하는 도면,
도 12는 본 발명의 실시예 3에 있어서의 반도체 장치의 제조 방법을 설명하는 도면,
도 13은 본 발명의 실시예 3에 있어서의 반도체 장치의 제조 방법을 설명하는 도면,
도 14는 본 발명의 실시예 3에 있어서의 반도체 장치의 제조 방법을 설명하는 도면이다.
※도면의 주요부분에 대한 부호의 설명※
101, 201: 반도체 기판 101a: 저면
101b: 측면 102,202: 제 1광반사막
103,203: 제 2광반사막 104,204: 제 3광반사막
105,205: 사파이어 기판 106,206: 소자 형성막
107,207: 실리콘 산화막 108,208: 보호막
본 발명은, 사파이어(Saphire)기판과 같은 투명한 절연성 기판을 이용하여 반도체 제조 프로세스를 행하는 경우에 있어서, 투명한 절연성 기판의 인식을 하기 위해서 절연성 기판에 광반사막을 형성하는 구조 및 그 형성 방법에 관한 것이다.
반도체 기판에 반도체 집적회로를 제조하는 과정에 있어서, 반도체 집적회로 제조장치는, 광센서를 이용함으로써 반도체 기판의 위치를 검지한다. 여기에서, 반도체 기판으로서 사파이어 기판을 사용했을 경우, 사파이어 기판은 투명하기 때문에, 그것 자체에서는 광센서의 검출광을 투과하기 때문에 검출할 수 없다. 그 때문에 투명한 사파이어 기판위에 실리콘(Si)막을 형성하고, 이 실리콘 막에 집적회로를 형성하는 SOS(Silicon On Saphire)프로세스에서는, 종래부터 사파이어 기판을 검지하도록 하기 위해 사파이어 기판의 이면에 광반사막을 형성하는 것이 행해지고 있다.
예를 들면, 특허문헌 1에서는, 전기적 또는 광학적으로 사파이어 기판의 존재를 검지하기 위해서, 사파이어 기판의 표면에 폴리실리콘(Poly-Si)층과 폴리실리콘층에 P+이온을 넣은 도전성의 도핑 영역을 형성한 구조 및 제조 방법이 개시되어 있다. 도핑 영역은 폴리실리콘층 내에 인(P)을 넣음으로서 형성되는 도전성의 폴리실리콘이다.
예를 들면, 특허문헌 2에서는, 사파이어 기판의 이면에 형성된 광반사막(광 투과 방지막)과 사파이어 기판과의 열팽창율의 차이에 기인해서 기판에 휘어짐이나 균열이 생기지 않도록, 절제한 패턴이 형성된 광반사막을 형성하는 방법이 개시되어 있다.
[특허문헌 1]일본국 공개특허공보 특개평7-283383
[특허문헌 2]일본국 공개특허공보 특개평11-220114
상기 특허문헌 1 및 특허문헌 2에 기재되는 광반사막에서는, 예를 들면 특허문헌 1에 기재한 반사막의 두께는 2.3㎛이며, 특허문헌 2에 기재한 광반사막의 두께는 0.8㎛이다. 그러나, 기술의 혁신과 함께 박막화가 진행하여 광반사막에 관해서도 이러한 박막화가 요구되고 있다. 광반사막의 박막화가 요구되는 요인의 하나로서, 사파이어 기판의 휘어짐을 들 수 있다. 예를 들면, 사파이어 기판에 광반사막으로서 2∼3㎛의 두께의 폴리실리콘을 형성할 경우에는, 형성하기 위한 시간이 길고, 원가가 높아지는 것 외에, 그 후 행해지는 리플로우 등의 가열 공정 시에 사파이어 기판과 광반사막의 열팽창율의 차이가 크기 때문에 사파이어 기판에 휘어짐이 생기게 된다는 문제점이 있다. 사파이어 기판에 휘어짐이 생기는 것에 의해, 가공의 안정성을 손상시킬 염려나 사파이어 기판에 잔금이나 균열을 일으킬 염려가 있다. 이 현상은, 박막화가 진행하여 사파이어 기판 자체도 박막화된 경우에는, 보다 심각한 사태가 될 우려가 있다.
광반사막의 박막화가 요구되는 요인의 또 하나에는, 단순하게 막두께를 얇게 하는 것 만으로는 단층의 광반사막에 있어서는 빛을 투과하게 되는 것을 들 수 있다. 예를 들면, 광반사막으로서 폴리실리콘을 사용했을 경우에는 폴리실리콘의 막두께가 0.5㎛이하가 되면 빛이 투과하게 되어 광반사막으로서 기능을 하지 않게 된다는 문제점이 있었다. 이때문에, 광반사막의 기능을 손상시키지 않고 광반사막을 박막화하는 것은 곤란했다.
본원 발명은, 상기 과제를 해결하기 위해 행해진 것이다. 상기 과제를 해결하는데 있어서 본원 발명의 반도체 장치는, 하기와 같은 특징을 갖고 있다.
즉, 빛을 투과하는 절연성 기판을 갖고, 윗면 및 상기 윗면에 대향하는 밑면을 갖는 제 1기판과, 상기 제 1기판의 상기 밑면에 마련되어 빛을 반사하는 제 1막과, 상기 제 1막에 마련되어 빛을 반사하는 제 2막과, 상기 제 2막에 마련되어 빛을 반사하는 제 3막을 갖는 것을 특징으로 한다.
또한 본원 발명의 반도체 장치의 제조 방법은, 하기와 같은 특징을 갖고 있다.
즉, 빛을 투과하는 절연성 기판을 갖고, 윗면과 상기 윗면에 대향하는 밑면을 갖는 제 1기판을 준비하는 공정과, 상기 제 1기판의 상기 밑면에 제 1막을 형성하는 공정과, 상기 제 1막 위에 제 2막을 형성하는 공정과, 상기 제 2막을 가열하는 공정과, 상기 가열된 제 2막 위에 제 3막을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 도면을 참조하여, 본 발명의 실시예에 대해서 설명한다. 또, 도면에는, 본 발명을 이해할 수 있을 정도로 각 구성 성분의 형상, 크기 및 배치 관계가 개략적으로 도시되는 데 지나지 않으며, 이에 따라 본 발명이 특별하게 한정되는 것이 아니다.
[실시예 1]
이하, 도 1∼도 4를 이용하여 본 발명의 실시예 1에 관한 반도체 장치에 관하여 설명한다.
본 발명의 실시예 1에 관한 반도체 장치는, 도 1에 도시하는 바와 같이, 반도체 기판(제 1기판)(101)과, 제 1광반사막(제 1막)(102)과, 제 2광반사막(제 2막)(103)과, 제 3광반사막(제 3막)(104)으로 구성된다.
도 1에 나타나 있는 바와 같이, 반도체 기판(101)의 바닥면(101a) 및 측면(101b)에 제 1광반사막(102)이 형성된다. 제 1광반사막(102)의 재료로서, 예를 들면 폴리실리콘과 같은 재료를 들 수 있다. 제 1광반사막(102)은 후술하는 제 2광반사막(103)에 이용하는 재료와 비교하여 굴절율이 높은 재료를 예로 들 수 있다.
제 1광반사막(102)의 바닥면 및 측면에 제 2광반사막(103)이 형성된다. 제 2광반사막(103)의 재료로서, 예를 들면 실리콘 산화막과 같은 제 1광반사막(102)에 이용하는 재료와 비교해서 굴절율이 낮은 재료를 예로 들 수 있다.
제 2광반사막(103)의 바닥면 및 측면에 제 3광반사막(104)이 형성된다. 제 3광반사막(104)의 재료로서, 예를 들면 폴리실리콘과 같은 제 2광반사막(103)과 비교해서 굴절율이 높은 재료를 예로 들 수 있다.
여기에서, 제 1광반사막(102), 제 2광반사막(103) 및 제 3광반사막(104)의 막두께에 관해서 설명한다.
웨이퍼 검출광이 반도체 기판(101)에 입사할 때까지 투과하는 공간의 굴절율을 no, 검출되는 물질의 굴절율을 nx, 검출되는 물질을 투과한 후의 공간의 굴절율을 ns로 하면 반사율을 크게 하기 위해서는, 검출되는 물질의 굴절율nx이 가장 큰 것이 필요하다.
또한, 검출되는 물질의 굴절율이 가장 크고, 검출되는 물질이 제 1광반사막(102), 제 2광반사막(103) 및 제 3광반사막(104)의 3층의 막으로 구성되는 것이면, 제 1광반사막(102) 및 제 3광반사막(104)의 굴절율과 제 2광반사막(103)의 굴절율에서는 제 2광반사막(103)의 굴절율 쪽이 작은 경우에 3층의 막 전체의 반사율을 1에 근접시킬 수 있게 된다.
웨이퍼 검출광의 파장을 λ로 할 때, 제 1광반사막(102), 제 2광반사막(103) 및 제 3광반사막(104)의 굴절율을 각각 n1, n2 및 n3으로 한다. 또한 반사율을 높게 하기 위해서는, 웨이퍼 검출광은 반도체 기판(101)의 윗면에 대하여 수직으로 입사하는 것으로 한 경우에, 막두께d와 웨이퍼 검출광 λ과 막의 굴절율n은, 빛의 위상과 빛이 서로 강화하는 조건의 관계로부터,
Figure 112005060094794-PAT00001
을 만족시키는 것이 필요하다. 즉, 전술한 3층의 막의 굴절율n1, n2 및 n3의 굴절율의 관계와 식(1)을 만족시킴으로써, 3층의 막 전체의 굴절율을 1에 더욱 근접시킬 수 있게 된다.
여기에서, 웨이퍼 검출광의 파장을 λ=640nm으로 하면, 제 1광반사막(102) 및 제 3광반사막(103)의 재료가 폴리실리콘이면 굴절율은 n1=n3=3.80이 되고, 제 2광반사막(103)의 재료가 실리콘 산화물이면 굴절율은 n2=1.45가 된다. 최소막 두께로 하기 위해 N=0으로 하고, 제 1광반사막(102) 및 제 3광반사막(104)의 막두께는, n=n1=n3=3.80 및 λ=640nm으로 하여, 식(1)에서 d=42.1nm으로 계산할 수 있다. 제 2광반사막(103)의 막두께는, n=n2=1.45로 하여, 식(1)에서 d=109.8nm로 계산할 수 있다. 또한 이때 제 1광반사막(102) 및 제 3광반사막(104)의 재료를 폴리실리콘으로 하고, 제 2광반사막(103)의 재료를 실리콘 질화물(SiN)로 하면, n2=2.02이므로, 이것을 이용하여 식(1)에서 막두께를 구하면, 제 1광반사막(102) 및 제 3광반사막(104)의 막두께는 d=42.1, 제 2광반사막(103)의 막두께는 d=79.2nm으로 계산할 수 있다.
웨이퍼 검출광이 반도체 기판(101)에 입사할 때까지 투과하는 공간의 굴절율을 no, 제 1광반사막(102)의 굴절율을 n1, 제 2광반사막(103)의 굴절율을 n2, 제 3광반사막(104)의 굴절율을 n3, 제 3광반사막(104)을 투과한 후의 공간의 굴절율을 ns, 웨이퍼 검출광은 반도체 기판의 윗면에 대하여 수직으로 입사하는 것으로 하면, 웨이퍼 검출광에 대한 웨이퍼 전체의 반사율은,
Figure 112005060094794-PAT00002
으로부터 구해진다. 이때, 절연성 기판은 투명하기 때문에, 절연성 기판의 굴절율은 웨이퍼 검출광이 반도체 기판(101)에 입사할 때까지 투과하는 공간의 굴절율no과 같은 것으로 한다. 식(2)은, 굴절율이 큰 재료를 이용한 단층의 광반사막보다도 반사율을 증가시키기 위해서는, 제 1광반사막(102) 및 제 3광반사막(104)에 굴절율이 큰 재료를 이용하고, 제 2광반사막(103)에 굴절율이 작은 재료를 이용하는 것이 필요함을 나타내고 있다.
웨이퍼 검출광의 파장 λ이 변화되면 각 재료의 굴절율n도 변화되므로, 식(2)로부터, 웨이퍼 검출광의 파장 λ이 변화되면 웨이퍼 전체의 반사율R도 변화된다. 표 1은, 제 1광반사막(102) 및 제 3광반사막(104)의 재료를 폴리실리콘, 제 2광반사막(103)의 재료를 실리콘 산화물로 했을 경우에, 웨이퍼 검출광의 파장 λ를 변화시켰을 때의 웨이퍼 전체의 반사율R를 나타낸 것이다.
Figure 112005060094794-PAT00003
여기에서, 반사율R이 0.8이상이 될 경우에 웨이퍼를 검출할 수 있도록 하면, 웨이퍼 검출광의 파장 λ의 범위는 대략 640nm±100nm의 범위가 된다. 이때, 제 1광반사막(102) 및 제 3광반사막(104)의 막두께는, 식(1)에서 d=42.1±6.6nm(이하, 대략 42nm으로 함)으로 계산할 수 있다. 이 범위가, 제 1광반사막(102) 및 제 3광반사막(104)의 허용 막두께의 범위라고 할 수 있다. 제 2광반사막(103)은, 식(1)에서 d=109.8±17.2nm(이하, 대략 110nm로 한다)로 계산할 수 있다. 이 범위가, 제 2광반사막(103)의 허용 막두께의 범위라고 할 수 있다.
표 2는, 제 1광반사막(102) 및 제 3광반사막(104)의 재료를 폴리실리콘, 제 2광반사막(103)의 재료를 실리콘 질화물로 한 경우에, 웨이퍼 검출광의 파장 λ을 변화시켰을 때의 웨이퍼 전체의 반사율R을 나타낸 것이다.
Figure 112005060094794-PAT00004
여기에서, 반사율R이 0.7이상이 될 경우에 웨이퍼를 검출할 수 있도록 하면, 웨이퍼 검출광의 파장 λ의 범위는 대략 640nm±100nm의 범위가 된다. 이때, 제 1광반사막(102) 및 제 3광반사막(104)의 막두께는, 식(1)에서 d=42.1±6.6nm(대략 42nm)로 계산할 수 있다. 이 범위가, 제 1광반사막(102) 및 제 3광반사막(104)의 허용 막두께의 범위라고 할 수 있다. 제 2광반사막(103)은, 식(1)에서 d=79.2±12.4nm(이하, 대략 80nm로 한다)로 계산할 수 있다. 이 범위가, 제 2광반사막(103)의 허용 막두께의 범위라고 할 수 있다.
이상이, 본원 발명의 실시예 1의 막두께에 관한 설명이다.
다음에 반도체 기판(101)의 구조에 관하여 설명한다. 반도체 기판(101)은 사파이어 기판에 적절히 막을 형성한 것을 사용한다. 이 실시예에서는, 반도체 기판(101)은, 이하의 3개의 종류를 준비한다. 본원 발명에 이용되는 반도체 기판(101)은, 도 2에 나타나 있는 바와 같은 사파이어 기판(절연성 기판)(105)과, 사파이어 기판(105)위에 형성되는 소자 형성막(제 4막)(106)으로 구성되는 반도체 기판, 도 2에 도시하는 반도체 기판(101)은, 600㎛의 두께로 이루어지는 사파이어 기판(105)과, 사파이어 기판(105) 위에 형성된 100nm의 두께로 이루어지는 소자 형성막(106)으로 구성된다. 소자 형성막(106)의 재료로서는, 예를 들면 실리콘에 대표되는 트랜지스터 등을 형성할 수 있는 재료를 들 수 있다.
도 3에 나타나 있는 바와 같은 사파이어 기판(105)과, 사파이어 기판(105) 위에 형성되는 소자 형성막(106)과, 소자 형성막(106)위에 형성된 실리콘 산화막(제 5막)(107)으로 구성되는 반도체 기판, 도 3에 도시하는 반도체 기판(101)은, 600㎛의 두께로 이루어지는 사파이어 기판(105)과 사파이어 기판(105)위에 형성된 100nm의 두께로 이루어지는 소자 형성막(106)과 소자 형성막(106)위에 형성된 10nm의 두께로 이루어지는 실리콘 산화막(107)에 의해 구성된다. 소자 형성막(106)의 재료에 관해서는 도 2의 경우와 동일하다. 도 3에 나타내는 반도체 기판(101)은, 소자 형성막(106)위에 실리콘 산화막(107)을 형성함으로써 소자를 형성하는 공정전까지 행하는 공정 등으로부터 소자 형성막(106)을 보호할 수 있는 효과를 갖고, 소자 형성막(106)의 막질을 보호할 수 있는 것으로부터 웨이퍼 내에서의 소자의 특성 차이를 저감할 수 있다.
도 4에 나타나 있는 바와 같은 사파이어 기판(105)과, 사파이어 기판(105)위에 형성되는 소자 형성막(106)과, 소자 형성막(106)위에 형성되는 실리콘 산화막(107)과, 그것들 각 막의 측면 및 사파이어 기판의 바닥면을 덮는 보호막(제 6막)(108)으로 구성되는 반도체 기판 등으로부터 선택된다. 도 4에 나타내는 반도체 기판(101)은, 600㎛의 두께로 이루어지는 사파이어 기판(105)과 사파이어 기판(105) 위에 형성된 100nm의 두께로 이루어지는 소자 형성막(106)과 소자 형성막(106)위에 형성된 10nm의 두께로 이루어지는 실리콘 산화막(107)과 그것들 각 막의 측면 및 사파이어 기판(105)의 바닥면을 덮는 700nm의 두께로 이루어지는 보호막(108)에 의해 구성된다. 소자 형성막(106)의 재료에 관해서는 도 2의 경우와 동일하다. 보호막(108)의 재료로서, 실리콘 질화막과 폴리실리콘의 조합을 들 수 있다. 도 4에 나타내는 반도체 기판(101)은, 도 3에 나타내는 반도체 기판(101)과 동일한 효과를 갖고, 또한, 소자 형성막(106)의 측면으로부터의 불산 등에 의한 침식을 막을 수 있는 효과를 가지며, 소자 형성막(106) 및 실리콘 산화막(107)의 벗겨짐 등을 방지할 수 있다. 또한 소자형성 공정에서의 도핑 등을 행할 경우에 확산을 방지할 수 있는 효과를 갖는다.
이들 도 2∼도 4에 기재한 반도체 기판(101)은, 용도에 맞추어 적절히 선택할 수 있다.
본 발명의 실시예 1에 있어서의 반도체 장치는, 광반사막을 3층 적층시킨 구조를 갖는 것에 의해 종래의 단층의 광반사막보다도 박형의 광반사막을 마련할 수 있다. 본원 발명에 의해 광반사막을 마련한 후에 반도체 기판 위에 종래의 반도체 집적회로 제조장치를 이용하여 원하는 회로를 형성하고, 개편화함으로써 반도체칩을 제조할 수 있다. 여기에서, 3층의 광반사막은 웨이퍼 전체에 형성되지 않아도 좋다. 즉, 웨이퍼 검출광이 항상 웨이퍼의 일부에만 조사되는 경우에는 웨이퍼의 일부에만 형성하는 것도 가능하다. 예를 들면, 웨이퍼의 단부에만 형성했을 경우에는 웨이퍼에 회로를 형성한 뒤 개별적으로 개편화하여 반도체칩을 형성하지만, 이때 개편화된 반도체칩에는 광반사막이 형성되지 않기 때문에, 보다 박형의 반도체칩을 제조할 수 있다.
[실시예 2]
이하, 도 5∼도 9를 이용하여 본 발명의 실시예 2에 관한 반도체 장치의 제조 방법에 관하여 설명한다.
도 1∼도 4의 반도체 기판을 대표해서 도 4의 반도체 기판을, 도 5에 나타나 있는 바와 같은 반도체 기판(201)을 이용하여 제조 방법에 관하여 설명한다.
도 5에 나타나 있는 바와 같이, 반도체 기판(201)은, 빛을 투과하여 절연성을 갖는 사파이어 기판(205)과, 사파이어 기판(205)위에 형성되는 실리콘 막으로 이루어지는 소자 형성막(206)과, 소자 형성막(206)위에 형성되는 실리콘 산화막(207)과, 사파이어 기판(205)과 소자 형성막(206)과 실리콘 산화막(207)의 측면 및 사파이어 기판(205)의 밑면에 걸쳐서 형성되는 보호막(208)으로 구성된다.
여기에서, 반도체 기판(201)의 제조 방법에 대해서 간단하게 서술한다. 사파이어 기판(205)을 준비하여, 사파이어 기판(205)위에 CVD(Chemical Vapor Deposition)법에 의해 실리콘 막을 형성한다. 그 후에 실리콘 막을 임플라함으로써 사파이어 기판(205)과 실리콘 막과의 계면근방에 있는 실리콘 막을 아모퍼스화시킨다. 그 후 산소분위기하에서 가열함으로써 계면근방의 실리콘이 결정화되어 소자 형성층(206)이 형성되고, 동시에 남은 실리콘 막을 산화시킴으로써 실리콘 산화막(207)을 형성한다. 그 후에 CVD법에 의해 주위를 폴리실리콘 막으로 덮고, 그 후 실리콘 질화막으로 주변을 덮는다. 그 후에 실리콘 산화막(207)을 노출시킴으로써 보호막(208)이 형성된다. 도 4에 나타내는 반도체 기판(201)의 제조공정은 이상의 공정에 의해 설명된다(도시하지 않음).
반도체 기판(201)은, 상기한 구조를 갖는 기판 이외에도 사파이어 기판(205)과 소자 형성층(206)으로 구성되는 기판 또는 사파이어 기판(205)과 소자 형성층(206)과 실리콘 산화막(207)으로 구성되는 기판을 사용할 수도 있다. 또한 사파이어 기판 외에도 석영유리를 이용한 기판을 이용할 수도 있다.
도 6에 나타나 있는 바와 같이 반도체 기판(201)을 덮도록 제 1광반사막(202)을 형성한다. 제 1광반사막(202)은, CVD법이 의해 형성되는 폴리실리콘으로 이루어지는 막이며 막두께는 42nm로 조절된다.
도 7에 나타나 있는 바와 같이 제 1광반사막(202)을 덮도록 제 2광반사막(203)을 형성한다. 제 2광반사막(203)은, CVD법이 의해 형성되는 실리콘 산화막으로 이루어지는 막이며 막두께는 110nm로 조절된다. 그 후에 제 2광반사막(203)을 질소(N2)분위기하에서 950℃、20분간 가열한다. CVD에 의해 형성된 제 2광반사막(203)은 수분을 많이 함유한 결정성이 좋지 않은 산화막이 된다. 이 때문에, 불산을 이용한 습식 에칭 등의 공정에 있어서, CVD법에 의해 형성된 실리콘 산화막은 불산을 용이하게 침투시켜 융해하게 된다. 그러나, 이 가열 공정에 의해 실리콘 산화막으로부터 수분을 방출시킬 수 있기 때문에, 실리콘 산화막의 결정성이 향상하고, 실리콘 산화막에 불산이 침투되기 어려워져 융해되는 것을 방지할 수 있다.
도 8에 나타나 있는 바와 같이 제 2광반사막(203)을 덮도록 제 3광반사막(204)을 형성한다. 제 3광반사막(204)은, CVD법이 의해 형성되는 폴리실리콘으로 이루어지는 막이며 막두께는 42nm으로 조절된다. 여기에서, 광반사막의 막두께를 조절하는 것은, 웨이퍼 검출시에 소정의 막두께가 되도록 설정하는 것이다. 예를 들면, 제 1광반사막(202), 제 2광반사막(203) 및 제 3광반사막(204)을 형성한 후에 행하는 공정에 의해 막두께가 얇아질 경우에는, 웨이퍼 검출이 행해졌을 때 상기 막두께가 되도록, 미리 막두께를 두껍게 형성해 두어도 좋다.
도 9에 나타나 있는 바와 같이 반도체 기판(201)의 소자 형성층(206)을 노출시킨다. 소자 형성층(206)을 노출시키는 공정은, 드라이 에칭에 의해 반도체 기판(201)의 소자 형성층(206)이 형성되는 측의 면을 노출시키도록 제1, 제2 및 제 3광반사막을 제거함으로써 행해진다.
이상의 공정에 의해 실시예 2에 있어서의 반도체 장치가 완성된다. 본원 발명에 의해 광반사막을 형성한 후에 반도체 기판 위에 종래의 반도체 집적회로 제조장치를 이용하여 원하는 회로를 형성하여 개편화함으로써 반도체칩을 제조할 수 있다. 여기에서, 3층의 광반사막은 웨이퍼 전체에 형성되지 않아도 좋다. 즉, 웨이퍼 검출광이 항상 웨이퍼의 일부에만 조사되는 경우에는 웨이퍼의 일부에 형성된 광반사막을 남기고, 다른 부분을 제거하는 것도 가능하다.
본원 발명의 실시예 2의 제조 방법에 의하면, 제 2광반사막을 형성하여 가열을 함으로써 제 2광반사막의 결정성이 향상되는 효과를 가진다. 또한, 제 1광반사막, 제 2광반사막 및 제 3광반사막의 재료가 각각 폴리실리콘, 실리콘 산화물, 폴리실리콘의 3층으로 이루어지는 광반사막을 절연성 기판의 이면에 CVD등을 이용하여 순차적으로 적층 시킴으로써 형성할 경우에 발생하는, 3층의 광반사막을 형성한 후에 행해지는 불산(HF)을 이용하는 프로세스에 의해 제 2광반사막의 재료인 실리콘 산화막에도 불산이 반응하게 되어 실리콘 산화막이 녹는 것에 의해 제 3광반사막이 벗겨지게 된다는 문제점을 해결할 수 있다. 이에 따라 광반사막의 광 투과성이 떨어지지 않을 뿐만 아니라, 벗겨진 막이 LSI를 제조하는 장치 내를 오염시킨다는 문제를 해결할 수 있다.
[실시예 3]
이하, 도 10∼14를 이용하여 본 발명의 실시예 3에 관한 반도체 장치의 제조 방법에 대하여 설명한다. 여기에서 제조 방법에 대해서 실시예 1과 동일한 부분에 관해서는, 여기에서는 상세한 설명을 생략한다.
도 10에 나타나 있는 바와 같이 사파이어 기판(305)과 소자 형성막(306)과 실리콘 산화막(307)과 보호막(308)으로 구성된 반도체 기판(301)을 준비한다. 반도체 기판(301)의 구조 및 제조 방법에 관해서는, 실시예 1과 동일하므로, 여기에서는 상세한 설명을 생략한다.
도 11에 나타나 있는 바와 같이 반도체 기판(301)을 덮도록 제 1광반사막(302)을 형성한다. 제 1광반사막(302)은, CVD법이 의해 형성되는 폴리실리콘으로 이루어지는 막이다. 여기에서 제 1광반사막(302)은, 그 일부가 후술하는 공정에 의해 실리콘 산화막이 된다. 이때, 제 1광반사막(302)의 막두께의 2배 정도의 두께의 실리콘 산화막이 형성되는 것이 알려져 있다. 이 때문에, 실리콘 산화막이 되는 부분의 두께를 더한 막두께를 형성하기 위해서, 제 1광반사막(302)의 막두께는 100nm으로 조절된다.
도 12에 나타나 있는 바와 같이 제 1광반사막(302)을 덮도록 제 2광반사막(303)을 형성한다. 제 2광반사막(303)은, 제 1광반사막(302)을 950℃에서 산소분위기하에서 막두께가 110nm이 되도록 시간을 조절하여 가열함으로써 형성된다. 제 2광반사막(303)은 가열에 의해 형성된 실리콘 산화막이며, 이 실리콘 산화막은, CVD법에 의해 형성된 실리콘 산화막보다도 결정성이 좋다. 이 때문에, 불산을 이용한 습식 에칭 등의 공정에 있어서, 불산에 대하여 침투되기 어려워 융해되는 것을 방지할 수 있다.
도 13에 나타나 있는 바와 같이 제 2광반사막(303)을 덮도록 제 3광반사막(304)을 형성한다. 여기에서, 제 3막(304)을 형성하는 방법은 실시예 1과 같기 때문에 상세한 설명을 생략한다.
도 14에 나타나 있는 바와 같이 반도체 기판(301)의 소자 형성막(306)을 노출시킨다. 여기에서, 소자 형성막(306)을 노출시키는 공정에 관해서는, 실시예 1과 동일하므로, 상세한 설명을 생략한다.
이상의 공정에 의해 실시예 3에 있어서의 반도체 장치가 완성된다. 본원 발명에 의해 광반사막을 형성한 후에 반도체 기판 위에 종래의 반도체 집적회로 제조장치를 이용하여 원하는 회로를 형성하여 개편화 함으로써 반도체칩을 제조할 수 있다. 여기에서, 3층의 광반사막은 웨이퍼 전체에 형성되지 않아도 좋다. 즉, 웨이퍼 검출광이 항상 웨이퍼의 일부에만 조사될 경우에는 웨이퍼의 일부에 형성된 광반사막을 남기고, 다른 부분을 제거하는 것도 가능하다.
이상의 공정에 의하면, 실시예 2에 있어서의 효과와 동일한 효과를 가짐과 동시에, 제 2광반사막을 산소분위기 하에서 가열함으로써 형성하므로, 실시예 2에 비해 1공정을 삭감할 수 있기 때문에, 보다 저렴하게 제조하는 것이 가능하다.
광반사막을 3층 적층함으로써 0.5㎛보다도 얇은 광반사막을 형성할 수 있다. 이것에 의해, 종래로부터도 박막화되고, 단층의 광반사막보다도 광반사율이 높은 광반사막을 형성할 수 있다.
3층 막을 구성하는 실리콘 산화막(SiO2)의 결정성을 향상시킬 수 있다. 이것에 의해, 불산이 실리콘 산화막으로 쉽게 들어가지 않게 되어, 실리콘 산화막이 불산에 의해 쉽게 녹지 않도록 할 수 있다.

Claims (42)

  1. 빛을 투과하는 절연성 기판을 갖고, 윗면 및 상기 윗면에 대향하는 밑면을 갖는 제 1기판과,
    상기 제 1기판의 상기 밑면에 마련되어, 빛을 반사하는 재료로 이루어지는 제 1막과,
    상기 제 1막에 마련되어 상기 제 1막과는 다른 빛을 반사하는 재료로 이루어지는 제 2막과,
    상기 제 2막에 마련되어 빛을 반사하는 재료로 이루어지는 제 3막을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제 2막은 상기 제 1막 및 상기 제 3막보다도 굴절율이 낮은 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제 1막, 상기 제 2막 및 상기 제 3막의 막두께의 총 합계가 0.5㎛이하인 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제 1막은 폴리실리콘을 포함하는 막이고, 상기 제 2막은 실리콘 산화물을 포함하는 막이며, 상기 제 3막은 폴리실리콘을 포함하는 막인 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제 1막은 폴리실리콘을 포함하는 막이고, 상기 제 2막은 실리콘 질화물을 포함하는 막이며, 상기 제 3막은 폴리실리콘을 포함하는 막인 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 절연성 기판은 사파이어를 포함하는 기판인 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제 1기판은, 상기 절연성 기판 위에 마련되는 제 4막을 갖는 것을 특징 으로 하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제 1기판은, 상기 제 4막 위에 마련되는 제 5막을 갖는 것을 특징으로 하는 반도체 장치.
  9. 제 1항에 있어서,
    상기 제 1기판은 측면을 갖고 상기 측면을 덮는 제 6막을 갖는 것을 특징으로 하는 반도체 장치.
  10. 제 1항에 있어서,
    상기 제 1막, 상기 제 2막 및 제 3막은 웨이퍼 검출을 위한 웨이퍼 검출광을 반사하기 위해 이용되는 것을 특징으로 하는 반도체 장치.
  11. 제 4항에 있어서,
    상기 제 1막은 막두께가 대략 42nm이고, 상기 제 2막은 막두께가 대략 110nm 이며, 상기 제 3막은 막두께가 대략 42nm인 것을 특징으로 하는 반도체 장치.
  12. 제 5항에 있어서,
    상기 제 1막은 막두께가 대략 42nm이고, 상기 제 2막은 막두께가 대략 80nm이며, 상기 제 3막은 막두께가 대략 42nm인 것을 특징으로 하는 반도체 장치.
  13. 제 7항에 있어서,
    상기 제 4막은 실리콘을 포함하는 막인 것을 특징으로 하는 반도체 장치.
  14. 제 8항에 있어서,
    상기 제 4막은 실리콘을 포함하는 막이고, 상기 제 5막은 실리콘 산화물을 포함하는 막인 것을 특징으로 하는 반도체 장치.
  15. 제 9항에 있어서,
    상기 제 6막은, 폴리실리콘과 실리콘 질화물을 포함하는 막인 것을 특징으로 하는 반도체 장치.
  16. 빛을 투과하는 절연성 기판을 갖고, 윗면과 상기 윗면에 대향하는 밑면을 갖는 제 1기판을 준비하는 공정과,
    상기 제 1기판의 상기 밑면에 제 1막을 형성하는 공정과,
    상기 제 1막 위에 제 2막을 형성하는 공정과,
    상기 제 2막을 가열하는 공정과,
    상기 가열된 제 2막 위에 제 3막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 16항에 있어서,
    상기 제 2막은 상기 제 1막 및 상기 제 3막보다도 굴절율이 낮은 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 16항에 있어서,
    상기 제 1막, 상기 제 2막 및 상기 제 3막의 막층의 총 합계가 0.5㎛이하가 되도록 각 막이 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 16항에 있어서,
    상기 제 1막은 폴리실리콘을 포함하는 막이고, 상기 제 2막은 실리콘 산화물을 포함하는 막이며, 상기 제 3막은 폴리실리콘을 포함하는 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 16항에 있어서,
    상기 절연성 기판은, 사파이어를 포함하는 기판인 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제 16항에 있어서,
    상기 기판의 상기 윗면을 노출시키는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  22. 제 16항에 있어서,
    상기 제 1기판은, 상기 절연성 기판 위에 제 4막이 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제 22항에 있어서,
    상기 제 1기판은, 상기 제 4막 위에 제 5막이 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제 16항에 있어서,
    상기 제 1기판은 측면을 갖고 상기 측면을 덮는 제 6막이 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제 19항에 있어서,
    상기 제 1막은 막두께가 대략 42nm가 되도록 형성되고, 상기 제 2막은 막두께가 대략 110nm이 되도록 형성되며, 상기 제 3막은 막두께가 대략 42nm이 되도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제 22항에 있어서,
    상기 제 4막은 실리콘을 포함하는 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제 23항에 있어서,
    상기 제 4막은 실리콘을 포함하는 막이고, 상기 제 5막은 실리콘 산화물을 포함하는 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제 24항에 있어서,
    상기 제 6막은, 폴리실리콘과 실리콘 질화물을 포함하는 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 빛을 투과하는 절연성 기판을 갖고, 윗면과 상기 윗면에 대향하는 밑면을 갖는 제 1기판을 준비하는 공정과,
    상기 제 1기판의 상기 밑면에 제 1막을 형성하는 공정과,
    상기 제 1막을 가열함으로써 상기 제 1막 위에 제 2막을 형성하는 공정과,
    상기 제 2막 위에 제 3막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제 29항에 있어서,
    상기 제 2막은 상기 제 1막 및 상기 제 3막보다도 굴절율이 낮은 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제 29항에 있어서,
    상기 제 1막, 상기 제 2막 및 상기 제 3막의 막두께의 총 합계가 0.5㎛이하가 되도록 각 막이 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제 29항에 있어서,
    상기 제 1막은 폴리실리콘을 포함하는 막이고, 상기 제 2막은 실리콘 산화물을 포함하는 막이며, 상기 제 3막은 폴리실리콘을 포함하는 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제 29항에 있어서,
    상기 절연성 기판은, 사파이어를 포함하는 기판인 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제 29항에 있어서,
    상기 기판의 상기 윗면을 노출시키는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  35. 제 29항에 있어서,
    상기 제 1기판은, 상기 절연성 기판 위에 제 4막이 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  36. 제 35항에 있어서,
    상기 제 1기판은, 상기 제 4막 위에 제 5막이 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  37. 제 29항에 있어서,
    상기 제 1기판은 측면을 갖고 상기 측면을 덮는 제 6막이 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  38. 제 32항에 있어서,
    상기 제 1막은 막두께가 대략 42nm가 되도록 형성되고, 상기 제 2막은 막두께가 대략 110nm이 되도록 형성되며, 상기 제 3막은 막두께가 대략 42nm가 되도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  39. 제 35항에 있어서,
    상기 제 4막은 실리콘을 포함하는 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  40. 제 36항에 있어서,
    상기 제 4막은 실리콘을 포함하는 막이고, 상기 제 5막은 실리콘 산화물을 포함하는 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  41. 제 37항에 있어서,
    상기 제 6막은, 폴리실리콘과 실리콘 질화물을 포함하는 막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  42. 사파이어를 포함하는 절연성 기판과, 상기 절연성 기판 위에 마련되는 실리콘으로 이루어지는 제 4막과, 상기 제 4기판 위에 마련되는 실리콘 산화물로 이루어지는 제5막을 갖고, 윗면 및 상기 윗면에 대향하는 밑면을 갖는 제 1기판과,
    상기 제 1기판의 상기 밑면에 마련되고, 폴리실리콘을 포함하는 빛을 반사하는 막으로 막두께가 대략 42nm인 제 1막과,
    상기 제 1막에 마련되고, 실리콘 산화막을 포함하는 빛을 반사하는 막으로 막두께가 대략 110nm인 제 2막과,
    상기 제 2막에 마련되고, 폴리실리콘을 포함하는 빛을 반사하는 막으로 막두께가 대략 42nm인 제 3막을 갖는 것을 특징으로 하는 반도체 장치.
KR1020050100109A 2004-11-18 2005-10-24 반도체 장치의 구조 및 그 제조 방법 KR101168856B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00334914 2004-11-18
JP2004334914A JP4897210B2 (ja) 2004-11-18 2004-11-18 半導体装置の構造及びその製造方法

Publications (2)

Publication Number Publication Date
KR20060055320A true KR20060055320A (ko) 2006-05-23
KR101168856B1 KR101168856B1 (ko) 2012-07-25

Family

ID=36385370

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050100109A KR101168856B1 (ko) 2004-11-18 2005-10-24 반도체 장치의 구조 및 그 제조 방법

Country Status (4)

Country Link
US (2) US7745880B2 (ko)
JP (1) JP4897210B2 (ko)
KR (1) KR101168856B1 (ko)
CN (1) CN100483722C (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101289442B1 (ko) * 2012-03-02 2013-07-24 일진엘이디(주) 분포 브래그 반사기를 포함하는 질화물 반도체 발광소자 및 그 제조 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5203663B2 (ja) 2007-09-27 2013-06-05 ラピスセミコンダクタ株式会社 基板構造体、及び基板構造体の製造方法
CN102543675B (zh) * 2010-12-31 2014-11-05 中芯国际集成电路制造(上海)有限公司 玻璃衬底的处理方法
CN102790163A (zh) * 2012-01-16 2012-11-21 中山大学 一种基于紫光led芯片的白光led及其照明装置
US20200194319A1 (en) * 2018-12-17 2020-06-18 Applied Materials, Inc. Backside coating for transparent substrate

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4093957A (en) * 1976-07-15 1978-06-06 The United States Of America As Represented By The Secretary Of The Army SOS extrinsic infrared detector and read-out device
US4297719A (en) * 1979-08-10 1981-10-27 Rca Corporation Electrically programmable control gate injected floating gate solid state memory transistor and method of making same
JPS57153445A (en) * 1981-03-17 1982-09-22 Nec Corp Sos semiconductor substrate
JPS57204115A (en) * 1981-06-10 1982-12-14 Toshiba Corp Manufacture of semiconductor device
US5877094A (en) * 1994-04-07 1999-03-02 International Business Machines Corporation Method for fabricating a silicon-on-sapphire wafer
US5604581A (en) * 1994-10-07 1997-02-18 On-Line Technologies, Inc. Film thickness and free carrier concentration analysis method and apparatus
US5784167A (en) * 1996-12-03 1998-07-21 United Microelectronics Corp. Method of measuring thickness of a multi-layers film
CN1300859C (zh) * 1997-01-31 2007-02-14 松下电器产业株式会社 发光元件
JPH10261803A (ja) * 1997-03-18 1998-09-29 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JPH11220114A (ja) 1998-01-29 1999-08-10 Asahi Kasei Micro Syst Co Ltd 半導体装置の製造方法
JP2000036585A (ja) * 1998-07-21 2000-02-02 Asahi Kasei Microsystems Kk 半導体装置の製造方法
JP4986333B2 (ja) * 2000-03-27 2012-07-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3864670B2 (ja) * 2000-05-23 2007-01-10 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体発光素子の製造方法
US6248603B1 (en) * 2000-07-13 2001-06-19 Advanced Micro Devices Method of measuring dielectric layer thickness using SIMS
AU2003274357B2 (en) * 2002-10-22 2009-07-30 University College Cardiff Consultants Ltd Semiconductor optical devices
KR100506730B1 (ko) * 2002-12-10 2005-08-08 삼성전기주식회사 발광 다이오드의 제조방법
JP2004361923A (ja) * 2003-05-15 2004-12-24 Sony Corp スクリーン及びその製造方法
CA2557509C (en) * 2004-02-26 2014-09-30 Sioptical, Inc. Active manipulation of light in a silicon-on-insulator (soi) structure
US7808011B2 (en) * 2004-03-19 2010-10-05 Koninklijke Philips Electronics N.V. Semiconductor light emitting devices including in-plane light emitting layers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101289442B1 (ko) * 2012-03-02 2013-07-24 일진엘이디(주) 분포 브래그 반사기를 포함하는 질화물 반도체 발광소자 및 그 제조 방법

Also Published As

Publication number Publication date
CN100483722C (zh) 2009-04-29
KR101168856B1 (ko) 2012-07-25
US8076220B2 (en) 2011-12-13
JP2006147788A (ja) 2006-06-08
JP4897210B2 (ja) 2012-03-14
US20060102975A1 (en) 2006-05-18
US20100240195A1 (en) 2010-09-23
CN1776915A (zh) 2006-05-24
US7745880B2 (en) 2010-06-29

Similar Documents

Publication Publication Date Title
KR101168856B1 (ko) 반도체 장치의 구조 및 그 제조 방법
KR100695876B1 (ko) 오버레이 키 및 그 형성 방법, 오버레이 키를 이용하여형성된 반도체 장치 및 그 제조 방법.
KR970072297A (ko) 반도체 장치의 소자분리막 형성 방법
JP2004207433A (ja) 固体撮像素子及びその製造方法
US20240004133A1 (en) Co-Manufacturing of Silicon-on-Insulator Waveguides and Silicon Nitride Waveguides for Hybrid Photonic Integrated Circuits
CN101545809A (zh) 热式红外线固态成像装置及其制造方法
US7994574B2 (en) Semiconductor substrate, semiconductor device, and method for manufacturing the semiconductor device
JP4938243B2 (ja) 半導体装置及びその製造方法、並びに、半導体ウエハ及び半導体ウエハの製造方法
JP4902953B2 (ja) 半導体装置の製造方法
JPS63116458A (ja) フオトセンサと信号処理回路を備えた半導体装置
US9633882B2 (en) Integrated circuits with alignment marks and methods of producing the same
US6517944B1 (en) Multi-layer passivation barrier for a superconducting element
CN111883643B (zh) 一种可集成式中红外光探测器及其制备方法
US8139907B2 (en) Optoelectronic device and method of forming the same
JPH05275731A (ja) フォトダイオード
JP2005012078A (ja) 半導体装置および半導体装置の製造方法
US20090061637A1 (en) Manufacturing method for semiconductor device
JP2008270457A (ja) 固体撮像素子及びその製造方法
CN117410302A (zh) 一种半导体器件及其制备方法
JP2892569B2 (ja) 回路内蔵受光素子の作製方法
JP2961860B2 (ja) 半導体装置の製造方法
KR20030007153A (ko) 단일 마스크를 이용한 얕은 트렌치 격리 방법
TW561256B (en) Testing structure and method for step coverage rate of optical waveguide process
JPS6049650A (ja) 多層配線構造の形成方法
JP5219527B2 (ja) ウエハプロセス適用基板及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150618

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160616

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170616

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180628

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190627

Year of fee payment: 8