JP6989207B2 - キャパシタの製造方法 - Google Patents
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Description
本発明は、ＭＩＭ構造を有するキャパシタの製造方法に関する。
下部電極と誘電体と上部電極とがこの順に積層されたＭＩＭ（Metal Insulator Metal）型のキャパシタは、半導体集積回路などに用いられている。キャパシタの製造では、下部電極の上面に誘電体を形成し、当該誘電体の上面に上部電極を形成する。キャパシタの製造過程では、清浄化が必要な時点で洗浄処理を行う。
特許文献１は、ＭＩＭ容量回路の製造方法を開示する。この製造方法は、硫酸により酸化されにくいＴｉＮなどの金属を用いて下部電極を形成する。次に、硫酸を含む溶液を用いて下部電極の表面を洗浄する。その後、洗浄した下部電極の表面上に容量膜を積層する。下部電極の表面を洗浄することにより、下部電極の表面から有機物や酸化物が除去される。その結果、有機物や酸化物が原因となるリーク電流が防止される。
特許文献２は、ＭＩＭキャパシタを有する半導体装置の製造方法を開示する。半導体基板上の第１の絶縁膜上に、上部電極、容量絶縁膜及び下部電極からなるＭＩＭキャパシタと、引出し配線の上部配線とを一体化させる。この形成では、まず、ＭＩＭ形成領域における絶縁膜をドライエッチングにより容量絶縁膜が露出しない深さまで除去する、その後、当該絶縁膜をウェットエッチングにより除去する。この除去工程によれば、容量絶縁膜にフォトレジストが堆積されない。その結果、アッシングに用いる酸素プラズマが照射されることがない。従って、容量絶縁膜の平坦性の低下による絶縁破壊及び容量絶縁膜の汚染を防止することができる。
特許文献３は、基板の処理装置を開示する。この装置は、半導体プロセスにおいて、二流体洗浄を用いてウェハを洗浄する。
ＭＩＭキャパシタを製造する過程において、誘電体を形成している途中に微小な異物（パーティクル）が表面に付着することがある。異物が付着した個所では、誘電体の形成が阻害されるので、局所的に薄い欠陥部が誘電体に生じることがある。その結果、欠陥部を含む箇所において、下部電極から上部電極までの電極間隔は、欠陥部を含まない箇所の電極間隔よりも狭くなる。
電極間隔が狭くなることによって電界強度が高くなる。電界強度が高くなることによって絶縁破壊電圧は低下する。また、電界強度が高くなることによって、誘電体の経時的絶縁破壊（Time Dependence Dielectric Breakdown：TDDB）に起因する寿命（ＴＤＤＢ寿命）は低下する。絶縁破壊電圧の低下とＴＤＤＢ寿命の低下とによって、キャパシタの信頼性は低下する。欠陥部の誘電体の厚さを制御することはできないため、欠陥部の電極間隔も制御することはできない。従って、絶縁破壊電圧が低下する範囲およびＴＤＤＢ寿命が低下する範囲を制御することもできない。その結果、キャパシタの信頼性のバラツキは大きくなる。
そこで、本発明は、キャパシタの信頼性のバラツキを低減するキャパシタの製造方法を提供する。
本発明の一形態は、下部電極と誘電体と上部電極とが積層されたＭＩＭ構造を有するキャパシタの製造方法であって、下部電極の上面に複数回の積層によって誘電体を形成する工程と、誘電体の上面に上部電極を形成する工程と、を有し、誘電体は、下部電極の上面に形成された第１の誘電体層と、第１の誘電体層の上面に形成されて上部電極に接する第２の誘電体層と、を含み、誘電体を形成する工程は、下部電極の上面に少なくとも一層の第１の誘電体層を形成し、第１の誘電体層の上面をジェット洗浄及び二流体洗浄の少なくとも一方により洗浄し、洗浄された第１の誘電体層の上面に第２の誘電体層を形成する。
本発明によれば、キャパシタの信頼性のバラツキを低減するキャパシタの製造方法が提供される。
［本発明の実施形態の説明］
本発明の一形態は、下部電極と誘電体と上部電極とが積層されたＭＩＭ構造を有するキャパシタの製造方法であって、下部電極の上面に複数回の積層によって誘電体を形成する工程と、誘電体の上面に上部電極を形成する工程と、を有し、誘電体は、下部電極の上面に形成された第１の誘電体層と、第１の誘電体層の上面に形成されて上部電極に接する第２の誘電体層と、を含み、誘電体を形成する工程は、下部電極の上面に少なくとも一層の第１の誘電体層を形成し、第１の誘電体層の上面をジェット洗浄及び二流体洗浄の少なくとも一方により洗浄し、洗浄された第１の誘電体層の上面に第２の誘電体層を形成する。
本発明の一形態は、下部電極と誘電体と上部電極とが積層されたＭＩＭ構造を有するキャパシタの製造方法であって、下部電極の上面に複数回の積層によって誘電体を形成する工程と、誘電体の上面に上部電極を形成する工程と、を有し、誘電体は、下部電極の上面に形成された第１の誘電体層と、第１の誘電体層の上面に形成されて上部電極に接する第２の誘電体層と、を含み、誘電体を形成する工程は、下部電極の上面に少なくとも一層の第１の誘電体層を形成し、第１の誘電体層の上面をジェット洗浄及び二流体洗浄の少なくとも一方により洗浄し、洗浄された第１の誘電体層の上面に第２の誘電体層を形成する。
この製造方法では、誘電体の形成を複数回の積層によって行う。そして、第１の誘電体層の上面をジェット洗浄及び二流体洗浄の少なくとも一方により洗浄する。この洗浄によれば、積層中に第１の誘電体層に付着したパーティクルを除去することができる。そして、洗浄後にさらに第２の誘電体層を形成する。従って、第１の誘電体層の積層中において表面に付着したパーティクルに起因して第１の誘電体層の厚さが薄くなった場合でも、パーティクルの除去後に形成される第２の誘電体層によって、誘電体の厚さが補われる。従って、第１の誘電体層及び第２の誘電体層の全体でみれば、所望の電極間隔を確保することが可能である。その結果、キャパシタの信頼性のバラツキを低減することができる。
一形態において、上部電極を形成する工程の前に、第２の誘電体層の上面を浸漬洗浄方式及びシャワー洗浄方式の少なくともいずれか一方により洗浄してもよい。この工程によれば、第２の誘電体層の損傷を好適に抑制しながら、キャパシタの信頼性のバラツキを低減することができる。
一形態において、第２の誘電体層の上面を洗浄することなく、上部電極を形成する工程を行ってもよい。この工程によれば、第２の誘電体層の損傷をさらに抑制することができる。
一形態において、第１の誘電体層の厚さの最小値は、少なくとも５０ｎｍであってもよい。この工程によっても、キャパシタの信頼性のバラツキを好適に低減することができる。
［本発明の実施形態の詳細］
以下、本発明の実施形態に係るキャパシタの製造方法について、図面を参照して詳細に説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また、各図において同一又は相当部分には同一符号を付し、重複する説明を省略する。
以下、本発明の実施形態に係るキャパシタの製造方法について、図面を参照して詳細に説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また、各図において同一又は相当部分には同一符号を付し、重複する説明を省略する。
図１は、一形態にかかるキャパシタの製造方法によって製造されるキャパシタ１を示す。ＭＩＭ構造を有するキャパシタ１は、基板１０と、金属層としての下部電極２０と、絶縁層としての第１の誘電体層３１と、絶縁層としての第２の誘電体層３２と、金属層としての上部電極４０と、を備えている。第１の誘電体層３１は、第１の目標厚さＴ３１を有する。第２の誘電体層３２は、第２の目標厚さＴ３２を有する。また、第１の誘電体層３１及び第２の誘電体層３２は、全体として誘電体３０を構成する。この誘電体３０は、欠陥部Ｆ３１、Ｆ３２を有する。欠陥部Ｆ３１の誘電体３０の厚さＤ３１ａは、第１の誘電体層３１の厚さＴ３１ａと、第２の誘電体層３２の第２の目標厚さＴ３２の和（Ｄ３１ａ＝Ｔ３１ａ＋Ｔ３２）である。欠陥部Ｆ３２の誘電体３０の厚さＤ３２ａは、第１の目標厚さＴ３１と、第２の誘電体層３２の厚さＴ３２ａの和（Ｄ３２ａ＝Ｔ３１＋Ｔ３２ａ）である。
一形態にかかるキャパシタの製造方法は、下部電極２０の上面に第１の目標厚さＴ３１の第１の誘電体層３１を形成する。次に、第１の誘電体層３１の上面に第２の目標厚さＴ３２の第２の誘電体層３２を形成する。その後、第２の誘電体層３２の上面に上部電極４０を形成する。
以下、図２のフロー図に示すキャパシタの製造方法について説明する。
まず、基板１０を準備する（ステップＳ１１）。基板１０は、例えば炭化ケイ素（ＳｉＣ）やケイ素（Ｓｉ）、砒化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）などである。次に、基板１０の上面に下部電極２０を形成する（ステップＳ１２）。下部電極２０は、例えばスパッタリング法によって堆積された厚さ２００ｎｍの金（Ａｕ）である。なお、下部電極２０は、Ｔｉ／Ａｕの多層膜でもよい。
次に、誘電体３０を形成する（ステップＳ１３）。まず、下部電極２０の上面に第１の目標厚さＴ３１で第１の誘電体層３１を形成する（ステップＳ１３ａ）。ステップＳ１３では、例えばプラズマＣＶＤ（ｐ−ＣＶＤ）法により窒化ケイ素（ＳｉＮ）の層を形成する。また、最初に成膜する第１の誘電体層３１の厚さ（第１の目標厚さＴ３１）は、例えば１００ｎｍである。
ここで、第１の誘電体層３１を厚さＴ３１ａ（Ｔ３１＞Ｔ３１ａ）まで形成した時点で、パーティクルＰ３１が付着した状態を想定する（図３の（ａ）部参照）。厚さＴ３１ａは、例えば５０ｎｍである。この状態でさらに処理を進行すると、パーティクルＰ３１が付着した部分は、第１の目標厚さＴ３１（１００ｎｍ）まで行なわれるべき第１の誘電体層３１の形成が妨げられる（図３の（ｂ）部参照）。その結果、ステップＳ１３ａの完了時において、パーティクルＰ３１が付着した部分における第１の誘電体層３１の厚さは、第１の目標厚さＴ３１に達しない可能性がある。つまり、パーティクルＰ３１が付着した部分における第１の誘電体層３１の厚さは、第１の目標厚さＴ３１よりも薄い。
第１の誘電体層３１を形成した後に、第１洗浄処理を行う（ステップＳ１３ｂ）。図３の（ｃ）部に示すように、この第１洗浄処理によってパーティクルＰ３１が取り除かれる。第１の誘電体層３１に対する洗浄処理には、ジェット洗浄方式又は二流体洗浄方式のいずれかを用いる。ジェット洗浄方式及び二流体洗浄方式はパーティクル除去性能が高い。従って、第１の誘電体層３１のパーティクルＰ３１をより確実に取り除くことができる。さらに好ましくは、第１の誘電体層３１に対する洗浄処理には、二流体洗浄方式を用いる。二流体洗浄方式はパーティクル除去性能が高い。さらに、二流体洗浄方式は洗浄対象物の損傷が起こりにくい。ステップＳ１３ｂにより、パーティクルＰ３１が取り除かれた結果、局所的に薄い欠陥部Ｆ３１が第１の誘電体層３１に生じる。
続いて、第１の誘電体層３１の上面に第２の誘電体層３２を形成する（ステップＳ１３ｃ）。ステップＳ１３ｃでは、ｐ−ＣＶＤ法により第１の誘電体層３１の上面にＳｉＮの層を形成する。ステップＳ１３ｃにおいて、第２の誘電体層３２は第２の目標厚さＴ３２まで形成する。第２の目標厚さＴ３２は例えば１００ｎｍである。
ここで、第２の誘電体層を厚さＴ３２ａまで形成した時点で、新たなパーティクルＰ３２が付着した状態を想定する（図４の（ａ）部参照）。パーティクルＰ３２が付着する位置は、パーティクルＰ３１とは異なっている。厚さＴ３２ａは、例えば５０ｎｍである。その結果、第２の誘電体層３２に厚さの薄い箇所が生成される。
第２の誘電体層３２を形成した後に、第２洗浄処理を行う（ステップＳ１３ｄ）。第２洗浄処理を実行することにより、パーティクルＰ３２が取り除かれる（図４の（ｂ）部参照）。第２の誘電体層３２に対する洗浄処理に、洗浄媒体がパーティクルに衝突するときに生じる衝撃力が大きい洗浄方式を用いた場合には、第２の誘電体層３２のパーティクルが脱離するときに、第２の誘電体層３２の下側の第１の誘電体層３１までが同時に剥がれる損傷を引き起こすおそれがある。つまり、第２の誘電体層３２の表面の損傷を与え得る方式は好ましくない。従って、第２の誘電体層３２に対する洗浄処理には、洗浄対象物の損傷が起こりにくい洗浄方式を用いる。洗浄対象物の損傷が起こりにくい洗浄方式として、浸漬洗浄方式あるいはシャワー洗浄方式が挙げられる。
図４の（ｃ）部に示すように、第２の誘電体層３２の上面に上部電極４０を形成する（ステップＳ１４）。例えば、ステップＳ１４では、蒸着法により厚さ２００ｎｍの金（Ａｕ）の層を形成する。以上のステップＳ１１〜Ｓ１４を実施した結果、キャパシタ１が得られる。
以下、比較例に係るキャパシタ１００の製造方法の課題について、詳細に説明する。
図５の（ａ）部は、比較例に係るキャパシタ１００の平面図であり、図５の（ｂ）部は、同（ａ）部の線ＶＩ−ＶＩに沿ったキャパシタ１００の断面図である。キャパシタ１００は、基板１１０の上面に形成された下部電極１２０と、下部電極１２０の上面に形成された誘電体１３０と、誘電体１３０の上面に形成された上部電極１４０と、を有し、各層はこの順に積層されている。
基板１１０は例えば炭化ケイ素（ＳｉＣ）である。下部電極１２０は例えばスパッタリング法によって形成された厚さ２００ｎｍの金（Ａｕ）である。誘電体１３０は例えば化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法によって形成された厚さ２００ｎｍの窒化ケイ素（ＳｉＮ）である。上部電極１４０は例えば蒸着法によって形成された厚さ２００ｎｍの金（Ａｕ）である。比較例のキャパシタ１００は、欠陥部Ｆ１３０を含む。欠陥部Ｆ１３０は、誘電体１３０の厚さが局所的に薄い部分である。欠陥部Ｆ１３０の厚さＤ１３０ａは、欠陥がない領域の厚さＤ１３０に比べて、薄い。
図５に示すキャパシタ１００は、比較例として示す以下の製造方法によって形成される。
まず、基板１１０を準備する（図６の（ａ）部参照）。次に、基板１１０の上面に下部電極１２０を形成した後に、下部電極１２０の上面に誘電体１３０を厚さＴ１３０ａまで形成する。厚さＴ１３０ａは例えば１００ｎｍである。厚さＴ１３０ａは、厚さＤ１３０の１／２である。
ここで、図６の（ｂ）部に示すように、この段階で誘電体１３０上にパーティクルＰ１３０が付着したと仮定する。パーティクルＰ１３０が発生する原因として、例えばＣＶＤ装置の本体からの塵埃、ＣＶＤ装置の反応容器内部に付着した生成物の剥離などがある。適切に管理されたＣＶＤ装置では、発生するパーティクルＰ１３０の粒径は例えば０．１μｍ以上５μｍ以下程度であり、また、誘電体１３０を形成している途中にパーティクルＰ１３０が付着する密度は例えば２個／ｃｍ２以下である。ＭＩＭキャパシタの平面サイズは、１０μｍ以上数ｍｍ以下が一般的である。従って、上記密度から想定される欠陥密度は極めて小さい。が、一旦パーティクルＰ１３０が付着すると、当該部分の誘電体１３０の厚さは薄くなる（図６の（ｃ）部参照）。
図６の（ｄ）部に示すように、誘電体１３０を形成した後に洗浄処理を行う。洗浄処理によって、パーティクルＰ１３０は脱離する。その結果、誘電体１３０の厚さが局所的に薄い欠陥部Ｆ１３０が生じる（図５の（ｅ）部参照）。
さらに続けて上部電極１４０を形成する。その結果、図５に示すキャパシタ１００が得られる。
図５に示すように、欠陥部Ｆ１３０を含まない領域における厚さＤ１３０に比べて、欠陥部Ｆ１３０の厚さＤ１３０ａは薄い。これら厚さＤ１３０、Ｄ１３０ａは、下部電極１２０から上部電極１４０までの電極間隔である。欠陥部Ｆ１３０の厚さＤ１３０ａは、誘電体１３０の形成中におけるパーティクルＰ１３０が付着するタイミングに依存する。しかし、パーティクルＰ１３０が付着するタイミングを制御することはできない。
換言すると、キャパシタ１００を製造する過程において、誘電体１３０を形成している途中に微小な異物（パーティクルＰ１３０）が付着することに起因して、キャパシタ１００は誘電体１３０の厚さＤ１３０ａが局所的に薄い欠陥部Ｆ１３０を含む。誘電体１３０に欠陥がない領域における厚さＤ１３０に比べて、欠陥部Ｆ１３０における厚さＦ１３０ａは薄い。この欠陥部Ｆ１３０では電界強度が高くなる。電界強度が高くなると必然的に絶縁破壊電圧が低下する。また、高い電界強度が付与されると、当該箇所の誘電体１３０の絶縁破壊に至るまでの時間、すなわちＴＤＤＢ（Time Dependence Dielectric Breakdown）が低下し、キャパシタ１００の信頼性は低下する。欠陥部Ｆ１３０の厚さＤ１３０ａも制御できない。従って、絶縁破壊電圧が低下する領域、及び、ＴＤＤＢ寿命が低下する領域の生成を制御することもできない。
以下、実施形態にかかるキャパシタの製造方法の作用効果について、詳細に説明する。本実施形態に係るキャパシタの製造方法は、比較例として示したキャパシタの製造方法が有する問題に鑑み、第一の点としてはパーティクルＰ３１、Ｐ３２が付着した箇所の誘電体３０の誘電体厚さＤ３１ａ、Ｄ３２ａが局所的に薄くなることを抑制する。「局所的に薄い」とは、例えば、所望の強度よりも大きい電界強度が発生する誘電体３０の厚さをいう。第二の点として、その欠陥部Ｆ３１、Ｆ３２の誘電体３０の誘電体厚さＤ３１ａ、Ｄ３２ａを制御する。このため成膜初期の段階でパーティクルＰ３１、Ｐ３２が生じても、パーティクルＰ３１、Ｐ３２の除去後に所望の誘電体厚さＤ３１ａ、Ｄ３２ａを確保することができる。パーティクルＰ３１、Ｐ３２の発生を完全に抑えることは事実上不可能である。しかし、パーティクルＰ３１、Ｐ３２の付着によって生じる誘電体３０の誘電体厚さＤ３１ａ、Ｄ３２ａに関する問題は、第１の誘電体層３１を形成する工程（ステップＳ１３ａ）と、第１の誘電体層３１に対して洗浄処理を行う工程（ステップＳ１３ｂ）と、第２の誘電体層３２を形成する工程（ステップＳ１３ｃ）と、第２の誘電体層３２に対して洗浄処理を行う工程（ステップＳ１３ｃ）と、を組み合わせることで解決する。
つまり、下部電極２０上に形成する誘電体３０を複数回に分割して形成し（ステップＳ１３ａ、ステップＳ１３ｃ）、かつ、パーティクルＰ３１の除去を目的とする洗浄方法を最初に形成する第１の誘電体層３１に行う洗浄処理（ステップＳ１３ｂ）と、後段の第２の誘電体層３２について行う洗浄処理（ステップＳ１３ｄ）と、で異ならせる。
まとめると、実施形態に係るキャパシタの製造方法では、誘電体３０の形成を複数回の積層（ステップＳ１３ａ、Ｓ１３ｃ）によって行う。そして、第１の誘電体層３１の上面をジェット洗浄及び二流体洗浄の少なくとも一方により洗浄する（ステップＳ１３ｂ）。この洗浄によれば、積層中に第１の誘電体層３１に付着したパーティクルＰ３１を除去することができる。そして、洗浄後にさらに第２の誘電体層３２を形成する。従って、第１の誘電体層３１の積層中において表面に付着したパーティクルＰ３１に起因して第１の誘電体層３１の厚さが薄くなった場合でも、パーティクルＰ３１の除去後に形成される第２の誘電体層３２によって、誘電体３０の厚さが補われる。従って、第１の誘電体層３１及び第２の誘電体層３２の全体でみれば、所望の電極間隔を確保することが可能である。その結果、キャパシタ１の信頼性のバラツキを低減することができる。
ところで、図７の（ａ）部に示すように、第１の誘電体層２３１を形成中に洗浄処理を行なってもパーティクルＰ２３３を取り除くことができずに残った場合、この部分では、続けて行なわれる第２の誘電体層２３２の形成が妨げられる。パーティクルＰ２３３が庇となり、その庇部の下方には第２の誘電体層２３２が形成されない（図７の（ｂ）部参照）。その結果、パーティクルＰ２３３が残った部分の誘電体２３０の誘電体厚さは、全体として薄くなり、第１の誘電体層２３１の厚さと等しくなる。
そこで、ステップＳ１３ｂの洗浄処理では、ジェット洗浄方式及び二流体洗浄方式を採用する。つまり、第１の誘電体層３１（最初に成膜される誘電体層）に対する洗浄処理は、ジェット洗浄方式及び二流体洗浄方式のいずれか一方を用いる。ジェット洗浄方式及び二流体洗浄方式はパーティクル除去性能が高い。従って、第１の誘電体層３１に付着したパーティクルＰ３１をより効果的に取り除くことができる。第１の誘電体層３１のパーティクルＰ３１が取り除かれるので、第１の誘電体層３１の欠陥部Ｆ３１が第２の誘電体層３２によって補われる効果を得ることができる。
ステップＳ１３ｄの洗浄処理では、浸漬洗浄方式及びシャワー洗浄方式のいずれか一方を採用する。つまり、最上層である第２の誘電体層３２に対する洗浄処理は、浸漬洗浄方式及びシャワー洗浄方式のいずれかを用いる。浸漬洗浄方式及びシャワー洗浄方式を用いることにより、第２の誘電体層３２の損傷が起こりにくい。ステップＳ１３ｄによれば、第２の誘電体層３２のパーティクルＰ３２を取り除くことができる。第２の誘電体層３２のパーティクルＰ３２に起因して上部電極４０に生じる欠陥の発生を抑制することができる。
要するに、（１）時系列的に形成される複数の誘電体層の厚さの最小値が所定の厚さ以上であり、この最小の厚さが設定される第１の誘電体層３１は、最上層（当該層の上に上部電極４０が形成される）ではない点、（２）誘電体３０の誘電体厚さＤ３０は、所定の単位面積当たりの容量値を与える厚さである点、及び、（３）洗浄処理について、最上層以外の層（つまり第１の誘電体層３１）についてはジェット洗浄及び二流体洗浄のいずれか一方を用いる点である。
また、実施形態に係るキャパシタの製造方法によって得られたキャパシタ１では、第１の誘電体層３１の欠陥部Ｆ３１は、その上側の第２の誘電体層３２によって補われる。同様に、第２の誘電体層の欠陥部Ｆ３２は第１の誘電体層３１により補われる。第１の誘電体層３１は、第２の誘電体層３２よりも前に形成している。従って、第２の誘電体層３２の欠陥部Ｆ３２が第１の誘電体層３１によって補われる効果を得ることができる。
また、パーティクルの発生密度及びパーティクルの粒径を予測すると、各成膜について同じ箇所にパーティクルが生成／付着する確率は大きくても１０−１２程度になり、実際上無視できる確率となる。すなわち、誘電体３０を少なくとも２層の構成とし、当該２層の誘電体層３１、３２を時系列的に分割して形成する場合、パーティクルが同じ箇所、あるいは少なくともその一部が重複した箇所に付着する確率は大きくとも１０−１２程度で、実際上無視できる。
さらに、最初の成膜である箇所にパーティクルが付着し、当該箇所の成膜が全く行われなかった場合であっても、その後の成膜により当該箇所には所定の膜厚以上の誘電体膜が存在することになる。また、誘電体層に対して洗浄処理を行うことによって、誘電体層に付着したパーティクルが取り除かれるため、誘電体層に生じた欠陥部をその上側に形成される一つ以上の他の誘電体層によって補うことができる。そしてこの最少厚をたとえば５０ｎｍとすることにより、誘電体３０に印加される電界強度を、絶縁破壊に至らない最大電界強度以下に設定することができる。
本発明は、前述した実施形態に限定されず、本発明の要旨を逸脱しない範囲で種々の変形が可能である。
例えば、上記実施形態では、第１の誘電体層３１の第１の目標厚さＴ３１と第２の誘電体層３２の第２の目標厚さＴ３２が等しい場合を示した。しかし、第１の目標厚さＴ３１及び第２の目標厚さＴ３２を足し合わせた総厚は、誘電体３０の誘電率から決定される単位面積当たりの容量を与えるものであればよい。つまり、第１の目標厚さＴ３１は、第２の目標厚さＴ３２と異なってよい。例えば第１の誘電体層３１の第１の目標厚さＴ３１と第２の誘電体層３２の第２の目標厚さＴ３２とを合わせた層厚が２００ｎｍであるとする。この場合には、第１の目標厚さＴ３１を５０ｎｍとし、第２の目標厚さＴ３２を１５０ｎｍとしてよい。つまり、第２の目標厚さＴ３２を第１の目標厚さＴ３１より大きく設定してよい。
また、上記実施形態では誘電体３０を２回の積層工程（ステップＳ１３ａ、Ｓ１３ｃ）に分割して行ったが、分割回数（積層工程の回数）は、２回に限定されない。分割回数は、３回であってもよいし、３回以上であってもよい。
また、最上の第２の誘電体層３２については、洗浄処理を行なわなくともよい。第２の誘電体層３２には上部電極４０が形成される。第２の誘電体層３２にパーティクルＰ３１が付着していても、パーティクルＰ３２は、上部電極４０の金属によって覆われる。その結果、パーティクルＰ３２を第２の誘電体層３２に固着することができる。
１，１００…キャパシタ、１０…基板、２０…下部電極、３０…誘電体、３１…第１の誘電体層、３２…第２の誘電体層、４０…上部電極、１００…キャパシタ、１１０…基板、１２０…下部電極、１３０…誘電体、１４０…上部電極、Ｄ３０…誘電体厚さ、Ｄ３１ａ…誘電体厚さ、Ｄ３２ａ…誘電体厚さ、Ｆ３１，Ｆ３２，Ｆ１３０…欠陥部、Ｔ３１…第１の目標厚さ、Ｔ３２…第２の目標厚さ、Ｐ３１，Ｐ３２，Ｐ１３０…パーティクル。
Claims (1)
- 下部電極と誘電体と上部電極とが積層されたＭＩＭ構造を有するキャパシタの製造方法であって、
前記下部電極の上面に複数回の積層によって前記誘電体を形成する工程と、
前記誘電体の上面に前記上部電極を形成する工程と、を有し、
前記誘電体は、前記下部電極の上面に形成された第１の誘電体層と、前記第１の誘電体層の上面に形成されて前記上部電極に接する第２の誘電体層と、を含み、
前記誘電体を形成する工程は、前記下部電極の上面に少なくとも一層の前記第１の誘電体層を形成し、前記第１の誘電体層の上面をジェット洗浄及び二流体洗浄の少なくとも一方により洗浄し、洗浄された前記第１の誘電体層の上面に前記第２の誘電体層を形成し、
前記上部電極を形成する工程の前に、前記第２の誘電体層の上面を浸漬洗浄方式及びシャワー洗浄方式の少なくともいずれか一方により洗浄する、キャパシタの製造方法。
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