KR100782790B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

금속/ 절연체/ 금속 (MIM) 구조의 커패시터를 포함하는 반도체 소자 및 그 제조방법에 관한 것으로, 그 목적은 홀 형성을 위한 산화막 식각시 하부전극이 손상되는 언더컷으로 인해 커패시터가 파괴되는 것을 방지하는 데 있다. 이를 위해 본 발명에서는 반도체 기판의 구조물 상에 하부절연막을 형성하는 단계; 하부절연막 상에 소정폭의 하부전극을 형성하고, 하부전극의 적어도 일부분 상에 제1유전체층 및 제2유전체층을 형성하는 단계; 제2유전체층을 포함하여 하부절연막의 상부 전면에 층간절연막을 형성하는 단계; 층간절연막을 소정폭으로 식각하여, 제2유전체층의 상면을 일부 노출시키는 비아홀을 형성하는 단계; 비아홀의 내부에 상부전극을 매립하도록 형성하는 단계; 상부전극 및 층간절연막 상에 금속배선을 형성하는 단계를 포함하여 반도체 소자를 제조한다.
커패시터, 유전체층, 언더컷

Description

반도체 소자 및 그 제조 방법 {Semiconductor device and fabrication method of thereof}
도 1은 종래 반도체 소자를 도시한 단면도이다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 금속/ 절연체/ 금속 (MIM) 구조의 커패시터를 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
최근 등장하는 복합 반도체장치(MML:Merged Memory Logic)는 하나의 칩 내에 메모리 셀 어레이부, 예컨대 디램(DRAM :dynamic random access memory)과 아날로그 또는 주변회로가 함께 집적화된 소자이다. 이러한 복합 반도체장치의 등장으로 인해 멀티미디어 기능이 크게 향상되어 종전보다 반도체장치의 고집적화 및 고속화를 효과적으로 달성할 수 있게 되었다.
한편, 고속 동작을 요구하는 아날로그 회로에서는 고용량의 커패시터를 구현 하기 위한 반도체소자 개발이 진행 중에 있다. 일반적으로, 커패시터가 다결정실리콘(polysilicon)/ 절연체(insulator)/ 다결정실리콘(polysilicon)의 PIP 구조일 경우에는 상부전극 및 하부전극을 도전성 다결정실리콘으로 사용하기 때문에 상,하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체커패시턴스의 크기가 줄어들게 되는 단점이 있다.
이를 해결하기 위해 커패시터의 구조를 금속/절연체/실리콘 (metal/insulator/silicon : MIS) 또는 금속/절연체/금속(metal/insulator/metal : MIM)으로 변경하게 되었는데, 그 중에서도 MIM 구조의 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 커패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.
그러면, 종래 반도체 소자 제조방법에 따라 MIM 구조의 커패시터를 제조하는 방법을 첨부된 도면을 참조하여 설명한다. 도 1은 종래 방법에 따라 형성된 반도체 소자를 도시한 단면도이다.
먼저, 반도체 기판(1)의 상부에 통상의 반도체 소자 공정을 진행하고 하부산화막(2)을 형성한 다음, 하부산화막(2) 상에 하부전극(3)을 형성하고, 하부전극(3) 상에 감광막 패턴(미도시)을 형성한 후 감광막 패턴을 마스크로 하여 하부전극(3)을 식각하여 소정폭을 남긴다.
다음, 하부전극(3)을 포함하여 하부산화막(2)의 상부전면에 산화막(4)을 두껍게 증착하고 화학기계적 연마하여 상면을 평탄화한 후, 산화막(4) 상에 하부전극(3) 상부의 소정영역이 오프닝된 감광막 패턴을 형성하고, 그 감광막 패턴 을 마스크로 하여 하부전극(3) 상의 산화막(4)을 소정영역 식각함으로써, 하부전극(3)의 표면을 개방하는 소정폭의 홀(100)을 형성한다. 그러나, 이러한 홀(100) 형성을 위한 산화막(4) 식각시, 하부전극(3)의 표면, 특히 홀의 하단 양 모서리와 인접한 부분(도 1에서 A로 표시됨)이 손상되는 언더컷 현상이 발생하기가 쉽다.
다음, 홀(100)의 내벽에 유전체층(5)을 형성하고, 유전체층(5) 상에 상부전극(6)을 홀(100) 내부가 매립되도록 형성함으로써, 하부전극(3), 유전체층(5) 및 상부전극(6)으로 이루어진 MIM 구조의 커패시터 제조를 완료한다.
그러나, 상기한 바와 같은 종래 방법에서는 언더컷에 의해 A 부분 상에는 유전체층이 균일하게 형성되지 않기 때문에, 결과적으로 A 부분에서 상부전극이 하부전극과 상호 도통하여 커패시터의 역할을 못하게 되는 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 홀 형성을 위한 산화막 식각시 하부전극이 손상되는 언더컷으로 인해 커패시터가 파괴되는 것을 방지하는 데 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 커패시터의 하부전극 상에 유전체층을 2층의 적층구조로 형성한 후, 비아홀을 형성하고 비아홀 내에 상부금속을 매립하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자 및 그 제조 방법에 대해 상세히 설명한 다. 도 2a 내지 도 2c는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
본 발명에 따라 제조된 반도체 소자는 도 2c에 도시되어 있으며, 이에 도시된 바와 같이, 본 발명에 따른 반도체 소자에서는, 반도체 기판(11)의 구조물 상에는 하부절연막(12)이 형성되어 있고, 하부절연막(12) 상에는 소정폭의 하부전극(13)이 형성되어 있으며, 하부전극(13) 상에는 이보다 좁은 폭을 가지는 제1유전체층(15) 및 제2유전체층(16)이 형성되어 있고, 제2유전체층(16) 상에는 이보다 좁은 폭의 비아홀(200)이 형성되어 있으며, 비아홀(200)의 내부에는 텅스텐 등으로 이루어진 상부전극(21)이 매립되어 있고, 비아홀(200)의 외측방, 하부전극(13)과 제1유전체층(15) 및 제2유전체층(16)의 외부, 및 하부절연막(12) 상에는 층간절연막(18)이 형성되어 있고, 상부전극(21) 및 층간절연막(18) 상에는 소정폭의 금속배선(23)이 형성되어 있다.
이 때, 하부전극(13) 상에는 반사방지막(14)이 추가로 형성될 수 있으며, 비아홀(200)의 내벽에는 제1베리어금속막(20)이, 금속배선(23)의 하면에는 제2베리어금속막(22)이 형성될 수 있다.
또한, 비아홀(200)의 폭은 제2유전체층(16) 폭의 1/2 보다 크면서 제2유전체층(16) 폭보다 좁은 것이 바람직하다.
제2유전체층(16)의 두께는 제1유전체층(15)의 두께보다 더 두꺼우며, 그 값은 제1유전층이 200~400Å의 두께이고, 제2유전체층이 300~500Å의 두께인 것이 바람직하다. 이러한 제1유전체층(15) 및 제2유전체층(16)은 각각 산화물, 실리콘나이 트라이드, 및 실리콘옥시나이트라이드 중의 어느 한 물질로 이루어질 수 있으며, 제1유전층으로 실리콘옥시나이트라이드를 사용할 때에는 실리콘옥시나이트라이드 상에 100Å 이하의 두께로 산화막을 더 형성하는 것이 바람직하다.
그러면, 상기한 바와 같은 본 발명의 반도체 소자를 제조하는 방법에 대해 상세히 설명한다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(11)의 상부에 통상의 반도체 소자 공정을 진행하고 하부절연막(12)을 형성한 다음, 하부절연막(12) 상에 하부전극(13) 및 제1유전체층(15)을 차례로 형성한다. 이 때 하부전극(13) 상에는 반사방지막(14)을 형성한 후, 반사방지막(14) 상에 유전체층(15)을 형성할 수도 있다.
이 때, 제1유전체층(15)은 200~400Å의 두께로 형성하는 것이 바람직하며, 이러한 제1유전체층(15)은 산화물, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중의 어느 한 물질을 사용하여 형성할 수 있다.
이어서, 유전체층(15)의 상부 전면에 감광막을 도포하고 노광 및 현상하여 소정폭의 감광막만을 남기고 나머지를 식각함으로써 감광막 패턴(미도시)을 형성하고, 그 감광막 패턴을 마스크로 하여 상면이 노출된 유전체층(15), 반사방지막(14), 및 하부전극(13)을 소정부분을 식각하여, 유전체층(15), 반사방지막(14), 및 하부전극(13)을 소정폭으로 남긴 후, 감광막 패턴을 제거하고 세정공정을 수행한다.
다음, 제1유전체층(15)을 포함하여 하부절연막(12)의 상부 전면에 제2유전체층을 형성한다. 이 때, 제2유전체층(16)은 제1유전체층(15)보다 두껍게 형성하며, 그 두께는 300~500Å의 두께로 형성하는 것이 바람직하다. 이러한 제2유전체층(16)은 산화물, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중의 어느 한 물질을 사용하여 형성할 수 있다.
이어서, 제2유전체층(16)의 상부 전면에 감광막을 도포하고 노광 및 현상하여 소정폭의 감광막만을 남기고 나머지를 식각함으로써 감광막 패턴(17)을 형성하고, 감광막 패턴(17)을 마스크로 하여 상면이 노출된 제2유전체층(16)을 식각하여 제2유전체층(16)을 소정폭으로 남긴 후, 연속하여 제1유전체층(15)을 건식식각하여 소정폭으로 남긴 다음, 감광막 패턴(17)을 제거하고 세정공정을 수행한다. 그러면, 소정폭의 하부전극(13) 및 반사방지막(14)의 적어도 일부분 상에 제1유전체층(15) 및 제2유전체층(16)이 형성되는 것이다.
다음, 제2유전체층(16)을 포함하여 하부절연막(12)의 상부 전면에 산화막 등으로 이루어진 층간절연막(18)을 두껍게 증착한다. 층간절연막(18)의 증착 후에는 화학기계적 연마하여 그 상면을 평탄화할 수 있으며, 평탄화 후에는 400~600℃의 온도로 열처리할 수 있다.
이어서, 평탄화된 층간절연막(18)의 상면에 감광막을 도포하고 노광 및 현상하여 비아로 예정된 부분의 제2층간절연막(18) 상면을 노출시키는 감광막 패턴(19)을 형성한다.
다음, 감광막 패턴(19)을 마스크로 하여 상면이 노출된 층간절연막(18) 부분을 건식식각하여 제2유전체층(16)의 표면을 개방하는 소정폭의 비아홀(200)을 형성한다. 이 때, 본 발명에서의 유전체층은 제1유전체층(15) 및 제2유전체층(16)의 2 층 구조로 되어 있기 때문에 비아홀 형성을 위한 식각시 제2유전체층이 만약 손상을 입더라도 그 하부의 제1유전체층은 보호되기 때문에, 커패시터의 유전체층은 안정한 구조로 형성되는 장점이 있다.
다음, 감광막 패턴(19)을 제거하고 세정공정을 수행한 다음, 비아홀(200)의 내벽에 제1베리어금속막(20)을 증착하고, 제1베리어금속막(20) 상에 텅스텐 등의 상부전극(21)을 증착하여 비아홀(200)의 내부를 완전히 매립한다. 상부전극(21)의 증착 후에는 층간절연막(18)의 상면이 노출될 때까지 화학기계적 연마하여 상면을 평탄화시킬 수 있으며, 평탄화 후에는 400~600 ℃의 온도로 열처리할 수 있다.
상기한 구조에서, 하부전극(13), 제1유전체층(15), 제2유전체층(16) 및 상부전극(21)은 MIM 구조의 커패시터에 해당된다.
이어서, 평탄화된 상면에 제2베리어금속막(22) 및 금속배선막(23)을 차례로 증착하고 이들을 패터닝하여 금속배선을 형성한다. 이 때 제2베리어금속막(22) 형성 이전에, 플라즈마 식각을 수행하여 상부전극(21) 표면의 이물질을 제거할 수 있다.
상술한 바와 같이, 본 발명에서는 커패시터의 하부전극 상에 유전체층을 형성한 후, 비아홀을 형성하고 비아홀 내에 상부금속을 매립하기 때문에, 종래 비아홀 식각시 하부전극이 손상되는 언더컷 현상이 방지되는 효과가 있으며, 따라서, 유전체층을 안정된 구조로 형성하는 효과가 있다.
특히, 본 발명에서는 유전체층을 2층 구조로 형성하기 때문에, 비아홀 형성 을 위한 식각시 상층의 유전체층이 손상을 입는다 하더라도 하층의 유전체층은 보호되기 때문에, 커패시터의 유전체층을 더욱 안정된 구조로 형성할 수 있다는 효과가 있다.
따라서, 언더컷으로 인해 커패시터가 파괴되는 일이 방지되는 효과가 있다.

Claims (18)

  1. 반도체 기판의 구조물 상에 형성된 하부절연막;
    상기 하부절연막 상에 형성된 소정폭의 하부전극;
    상기 하부전극의 일부분 상에 형성된 제1유전체층;
    상기 제1유전체층 상에 형성된 제2유전체층;
    상기 제2유전체층 상에 형성되고 상기 제2유전체층 보다 좁은 폭을 가지는 비아홀;
    상기 비아홀의 내부에 매립된 상부전극;
    상기 비아홀의 외측방, 상기 하부전극 및 유전체층의 외부, 및 상기 하부절연막 상에 형성된 층간절연막;
    상기 상부전극 및 층간절연막 상에 형성된 금속배선을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 하부전극 상에 형성된 반사방지막을 더 포함하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 비아홀의 내벽에 형성된 제1베리어금속막을 더 포함하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 금속배선의 하면에 형성된 제2베리어금속막을 더 포함하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 비아홀의 폭은 상기 제2유전체층 폭의 1/2보다 큰 반도체 소자.
  6. 제 5 항에 있어서,
    상기 제2유전체층의 두께가 상기 제1유전체층의 두께보다 두꺼운 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제1유전체층의 두께는 200~400Å이고, 상기 제2유전체층의 두께는 300~500Å인 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제1유전체층 및 제2유전체층은 각각 산화물, 실리콘나이트라이드, 및 실리콘옥시나이트라이드 중의 어느 한 물질로 이루어지는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제1유전체층으로 실리콘옥시나이트라이드를 사용할 때에는, 상기 실리콘옥시나이트라이드 상에 100Å 이하의 두께로 형성된 산화막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 상부전극은 텅스텐으로 이루어지는 반도체 소자.
  11. 반도체 기판의 구조물 상에 하부절연막을 형성하는 단계;
    상기 하부절연막 상에 하부전극을 형성하고, 상기 하부전극의 일부분 상에 제1유전체층 및 제2유전체층을 형성하는 단계;
    상기 제2유전체층을 포함하여 상기 하부절연막의 상부 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여, 비아홀을 형성하는 단계;
    상기 비아홀의 내부를 매립하여 상부전극을 형성하는 단계;
    상기 상부전극 및 층간절연막 상에 금속배선을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  12. 제 11 항에 있어서,
    상기 하부절연막 상에 하부전극을 형성하고, 상기 하부전극의 일부분 상에 제1유전체층 및 제2유전체층을 형성하는 단계는,
    상기 하부절연막의 상부 전면에 하부전극 및 제1유전체층을 차례로 형성한 후, 감광막 패턴을 마스크로 이용하여 상기 하부전극 및 제1유전층을 식각하여 남기는 단계와;
    상기 제1유전체층을 포함하여 상기 하부절연막의 상부 전면에 제2유전체층을 형성한 후, 감광막 패턴을 마스크로 이용하여 상기 제2유전체층을 식각하여 남긴 다음, 상기 감광막 패턴을 마스크로 이용하여 제1유전체층을 식각하여 남기는 단계
    로 이루어지는 반도체 소자 제조 방법.
  13. 제 12 항에 있어서,
    상기 층간절연막을 형성한 후에는 상면을 화학기계적 연마하여 평탄화시키는 단계를 더 포함하는 반도체 소자 제조 방법.
  14. 제 12 항에 있어서,
    상기 상부전극을 형성한 후에는, 상기 층간절연막이 노출될 때까지 상면을 화학기계적 연마하여 평탄화시키는 단계를 더 포함하는 반도체 소자 제조 방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 평탄화 단계 후에는 400~600 ℃의 온도로 열처리하는 단계를 더 포함하는 반도체 소자 제조 방법.
  16. 제 15 항에 있어서,
    상기 상부전극의 형성 단계 이전에, 상기 비아홀의 내벽에 제1베리어금속막을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  17. 제 16 항에 있어서,
    상기 금속배선의 형성 단계 이전에, 상기 상부전극 및 층간절연막 상에 제2베리어금속막을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  18. 제 17 항에 있어서,
    상기 제2베리어금속막 형성 단계 이전에, 플라즈마 식각을 수행하여 상기 상부전극 표면의 이물질을 제거하는 단계를 더 포함하는 반도체 소자 제조 방법.
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