KR20060050355A - 전자 회로 장치 - Google Patents

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KR20060050355A
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KR
South Korea
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circuit board
electronic component
electronic
hole
circuit
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Application number
KR1020050073121A
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English (en)
Inventor
요시떼루 가와까미
야스하루 나까무라
Original Assignee
소니 가부시끼 가이샤
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Publication date
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Abstract

전자 회로 장치는, 적어도 제1 회로 기판 및 제2 회로 기판과, 상기 제1 회로 기판과 상기 제2 회로 기판 사이에 배치되는 스페이서 기판과, 상기 제1 회로 기판과 상기 제2 회로 기판 사이에 배치되는 전자 부품과, 상기 제1 회로 기판에 대향하는 상기 제2 회로 기판 상에 형성되는 적어도 하나의 관통 홀을 포함한다. 스페이서 기판은 제1 회로 기판과 제2 회로 기판을 서로 접속시킨다. 전자 부품은 제1 회로 기판에, 활성면측에서 접속된다. 관통 홀은, 제1 회로 기판과 대향하는 제2 회로 기판의 제1 면으로부터 제2 회로 기판의 제2 면까지를 관통한다. 제1 회로 기판은 전자 부품과 접속된다.
전자 회로 장치, 전자 부품, 방열, 스페이서 기판, 관통 홀

Description

전자 회로 장치{ELECTRONIC CIRCUIT DEVICE}
도 1은 종래의 다층 기판의 제조 공정을 설명하는 도면.
도 2는 종래의 다층 기판의 제조 공정을 설명하는 도면.
도 3은 본 발명의 일실시예에 따른 전자 회로 장치의 측단면도.
도 4는 도 3의 전자 회로 장치의 수평 방향의 단면도.
도 5는 회로 기판에 스페이서 기판을 접속하는 방법을 설명하는 도면.
도 6은 도 3의 전자 회로 장치의 다른 구성예를 나타내는 측단면도.
도 7은 본 발명의 다른 실시예에 따른 전자 회로 장치의 측단면도.
도 8은 본 발명의 다른 실시예에 따른 전자 회로 장치의 측단면도.
도 9는 본 발명의 다른 실시예에 따른 전자 회로 장치의 측단면도.
도 10은 본 발명의 다른 실시예에 따른 전자 회로 장치의 측단면도.
도 11은 본 발명의 일실시예에 따른 전자 회로 장치의 패키징 장치의 블록도.
도 12는 본 발명의 일실시예에 따른 전자 회로 장치의 패키징 공정을 설명하는 플로우차트.
도 13은 본 발명의 일실시예에 따른 전자 회로 장치의 패키징 공정을 설명하는 도면.
도 14는 본 발명의 일실시예에 따른 전자 회로 장치의 패키징 공정을 설명하는 도면.
도 15는 본 발명의 일실시예에 따른 전자 회로 장치의 패키징 공정을 설명하는 도면.
도 16은 도 12에 도시된 스텝 S6에서 수행되는 처리를 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
51 : 전자 회로 장치
61, 62 : 회로 기판
63-1, 63-2 : 스페이서 기판
64 : 전자 부품
65 : 관통 홀
66 : 방열 수지
131 : 전기 회로 장치
141 : 관통 홀
171 : 전자 회로 장치
181 : 관통 홀
182 : 방열 비아
201 : 전자 회로 장치
211 : 관통 홀
212 : 히트 싱크
213 : 팬
231 : 전자 회로 장치
241-1, 241-2 : 스페이서 기판
271 : 전자 회로 장치
281 : 반도체 칩
<특허 문헌 1> 일본 특표평 제7-107954호
<관련 출원의 상호 참조>
본 발명은 2004년 8월 11일에 일본 특허청에 출원된 일본 특허 출원 제2004-234053호와 관련된 내용을 포함하고 있으며, 이 출원물의 전체 내용은 참조로 본 명세서에 포함된다.
본 발명은, 전자 회로 장치에 관한 것으로, 특히, 내장된 전자 부품에 의해 발생되는 열을 방열할 수 있는 전자 회로 장치에 관한 것이다.
종래에는, 반도체 칩 등의 전자 부품의 고밀도화 및 고집적화를 도모하기 위해 전자 부품이 내장되는 다층 기판이 제조되고 있었다(예를 들면, 특허 문헌 1 참조).
종래의 전자 부품이 내장되는 다층 기판의 제조 방법에 대하여, 도 1 및 도 2를 참조하여, 순서에 따라 간단히 설명한다.
도 1의 (a)는, 기판(1)을 나타내고 있다. 기판(1)은, 그 한 쪽의 면(도면중 위쪽의 면)이 동박(2)에 의해 배선되고, 그 결과, 회로가 형성되어 있다.
도 1의 (b)에 도시된 바와 같이, 기판(1)에 대향하는 활성면(디바이스면)을 갖는 반도체 칩(3)이 기판 상에 배치된다. 범프(4)는 반도체 칩(3)의 전극(도시되지 않음) 상에 형성된다. 땜납이나 도전 페이스트 등의 접합 부재에 의해 반도체 칩(3)이 기판(1)에 고정되어, 동박(2)을 통해 회로와 전기적으로 접속된다. 반도체 칩(3)과 기판(1)의 접속 강도를 높이고, 습기의 침투를 방지하기 위해, 반도체 칩(3)과 기판(1)의 사이에는, 밀봉 수지(5)가 충전되어 있다.
다음으로, 도 1의 (c)에 도시한 바와 같이, 반도체 칩(3)을 갖는 기판(1) 상면이, 수지(6)를 도포함으로써 평탄화된다. 수지(6)에 의해 평탄화된 기판(1) 상에, 동박(7)에 의해 배선되어, 회로가 형성되고, 기판(8)이 적층된다.
도 2에 도시된 바와 같이, 반도체 칩(3)이 없는 위치에, 기판(8)의 상부면으로부터 기판(1)의 하부면까지 기판(1) 및 기판(8)에 관통 홀이 형성된다. 각 관통 홀을, 구리 등의 도전성의 재료에 의해 전체적으로 도금함으로써, 관통 홀(9)이 형성된다. 기판(8)의 상면에는, 관통 홀(9)과 전기적으로 접속되는, 동박(10)으로 구성된 회로가 형성된다. 기판(1)의 하면에는, 관통 홀(9)과 전기적으로 접속되는, 동박(11)으로 구성된 다른 회로가 형성된다. 이에 의해, 다층 기판(21)이 제조된다.
이상과 같이, 종래에는, 다층 기판(21)의 일부로서, 반도체 칩(3)이 다층 기 판(21)에 내장되어, 다층 기판(21)이 제조되고 있었다.
최근, 이동 전화 및 정보 가전 분야에서는, 소형 경량화 및 고기능화에 대한 요구가 있다. 이러한 이유로, 이동 전화 및 정보 가전 분야에서 매우 효율적인 전자 장치에 대한 요구가 있다. 그러나, 이들 매우 효율적인 전자 장치의 대부분은 고열을 발생시킨다.
전술한 종래의 다층 기판(21)은, 수지(6)에 의해 평탄화되어 있거나, 기판(1) 및 기판(8)에 의해 둘러싸인 반도체 칩(3)을 포함한다. 따라서, 반도체 칩(3)에 의해 발생된 열을 다층 기판(21) 밖으로 밀어내는 것이 곤란하다는 과제가 있었다.
본 발명의 일실시예에 따른 전자 회로 장치는, 전술한 문제를 고려하여 이루어진 것으로, 전자 회로 장치에 내장된 전자 부품으로부터 발생하는 열을 방열할 수 있도록 하는 것이다.
본 발명의 일실시예에 따른 전자 회로 장치는, 적어도 제1 회로 기판과 제2 회로 기판과, 제1 회로 기판과 제2 회로 기판 사이에 배치되는 스페이서 기판과, 제1 회로 기판과 제2 회로 기판 사이에 배치되는 전자 부품과, 제1 회로 기판에 대향하는 제2 회로 기판에 형성되는 적어도 하나의 관통 홀을 포함한다. 스페이서 기판은 제1 회로 기판과 제2 회로 기판을 서로 접속시킨다. 전자 부품은 제1 회로 기판에, 활성면 측에서 접속된다. 관통 홀은 제1 회로 기판에 대향하는 제2 회로 기판의 제1 면으로부터 제2 회로 기판의 제2 면까지 관통된다. 제1 회로 기판은 전자 부품에 접속된다.
전자 부품은 반도체 칩 또는 칩형 전자 부품일 수 있다.
관통 홀의 내부 및, 관통 홀과 전자 부품의 제2 회로 기판에 대향하는 면 사이는, 열 도전성이 높은 수지로 충전될 수 있다.
전자 회로 장치는, 관통 홀과 전자 부품의 제2 회로 기판에 대향하는 면 사이에 충전된 수지에 접하고, 관통 홀의 내벽에 접하는 도금된 도전부를 포함할 수 있다.
전자 회로 장치는, 도전부와 접하고 제2 회로 기판의 제2 면 상에 배치되는 팬을 포함할 수 있다.
전자 회로 장치는, 제2 회로 기판의 제1 면과, 제2 회로 기판의 제2 면을 전기적으로 접속하기 위한 도금된 도전부를 포함할 수 있다. 도전부는 제2 회로 기판의 제1 면과 관통 홀의 내벽에 접하고 있다. 적어도 도전부와, 전자 부품의 제2 회로 기판에 대향하는 면 사이는, 열 도전성이 높은 수지로 충전되어 있다.
전자 회로 장치는, 도전부와 접하고 제2 회로 기판의 제2 면 상에 배치되는 팬을 포함할 수 있다.
전자 회로 장치는, 전자 부품의 제2 회로 기판에 대향하는 면에 접하고, 제2 회로 기판에 형성된 관통 홀을 통과하여, 제2 회로 기판의 제2 면으로부터 돌출되는 금속판과, 금속판에 접하는 팬을 구비할 수 있다.
본 발명의 일실시예에 따르면, 제1 회로 기판과 제2 회로 기판 사이에 배치 된 스페이서 기판이, 제1 회로 기판 및 제2 회로 기판을 서로 접속시키고, 전자 부품이, 제1 회로 기판의 활성면에 접속된다. 전자 부품에 접속되는 제1 회로 기판에 대향하는 제2 회로 기판에, 제1 회로 기판에 대향하는 한쪽 면으로부터 다른 쪽 면까지를 제2 회로 기판을 통해 관통하는 적어도 하나의 관통 홀이 형성된다.
본 발명의 일실시예에 따른 전자 회로 장치는 전자 회로 장치 내에 내장되는 전자 부품에 의해 발생되는 열을 방열시킬 수 있다. 또한, 본 발명의 일실시예에 따른 전자 회로 장치는, 전자 회로 장치 내에 발생되는 열에 의해 야기되는 전자 부품의 오동작을 방지할 수 있다.
이하, 본 발명의 관점과 본 발명의 실시예 간의 관계에 대해 더 상세하게 설명한다. 이하의 설명은, 이하의 "바람직한 실시예의 설명" 부분에 본 발명의 특징의 상세한 예가 제공되는 것을 확실하게 하도록 제공된다. 따라서, 발명의 실시예 중에는 기재되어 있지만, 구성 요건에 대응하는 것으로서 여기에는 기재되어 있지 않은 구체예가 있었다고 해도, 그것은, 그 구체예가, 그 구성 요건에 대응하는 것이 아닌 것을 의미하는 것이 아니다. 반대로, 구체예가 구성 요건에 대응하는 것으로서 여기에 기재되어 있었다고 해도, 그것은, 그 구체예가, 그 구성 요건 이외의 구성 요건에는 대응하지 않는 것인 것을 의미하는 것도 아니다.
이 기재는, 발명의 실시예에 기재되어 있는 구체예에 대응하는 발명이, 청구항에 모두 기재되어 있는 것을 의미하는 것이 아니다. 바꾸어 말하면, 이 기재는, 발명의 실시예에 기재되어 있는 구체예에 대응하는 발명이고, 이 출원의 청구항에는 기재되어 있지 않은 발명의 존재, 즉, 장래, 분할 출원되거나, 보정에 의해 추 가되는 발명의 존재를 부정하는 것이 아니다.
본 발명의 일특징에 따른 전자 회로 장치(예를 들면, 도 3의 전자 회로 장치(51))는, 제1 회로 기판(예를 들면, 도 3의 회로 기판(62))과 제2 회로 기판(예를 들면, 도 3의 회로 기판(61)) 사이에 배치되는 스페이서 기판(예를 들면, 도 3의 스페이서 기판(63-1))과, 제1 회로 기판과 제2 회로 기판 사이에 배치되는 전자 부품(예를 들면, 도 3의 전자 부품(64))과, 제1 회로 기판에 대향하는 제2 회로 기판에 형성되는 적어도 하나의 관통 홀(예를 들면, 도 3의 관통 홀(65))을 포함한다. 스페이서 기판은 제1 회로 기판과 제2 회로 기판을 서로 접속시킨다. 전자 부품은 제1 회로 기판에, 활성면 측에서 접속된다. 관통 홀은, 제1 회로 기판에 대향하는 제2 회로 기판의 제1 면(예를 들면, 도 3의 최하면(61b))으로부터 제2 회로 기판의 제2 면(예를 들면 도 3의 최상면(61a))까지를 관통한다. 제1 회로 기판은 전자 부품에 접속된다.
본 발명의 다른 특징에 따른 전자 회로 장치에서, 관통 홀의 내부 및, 관통 홀과 전자 부품의 제2 회로 기판에 대향하는 면(예를 들면, 도 3의 상면(64a)) 사이는, 열 도전성이 높은 수지(예를 들면, 도 3의 방열 수지(66))로 충전될 수 있다.
본 발명의 또다른 특징에 따른 전자 회로 장치(예를 들면, 전자 회로 장치(131))는, 관통 홀과 전자 부품의 제2 회로 기판에 대향하는 면 사이에 충전된 수지에 접하며, 관통 홀의 내벽에 접하는 도금된 도전부(예를 들면, 도 6의 관통 홀(141))를 포함한다.
본 발명의 또다른 특징에 따른 전자 회로 장치(예를 들면, 도 7의 전자 회로 장치(171))는, 제2 회로 기판의 제1 면(예를 들면, 도 7의 최하면(61b))과, 제2 회로 기판의 제2 면(예를 들면, 도 7의 최상면(61a))을 전기적으로 접속하기 위한 도금으로 형성된 도전부(예를 들면, 도 7의 방열 비아(182))를 더 포함한다. 도전부는 제2 회로 기판의 제1 면과 관통 홀(예를 들면, 도 7의 관통 홀(181))의 내벽에 접하도록 되어 있다. 적어도 도전부(예를 들면, 도 7의 금속 박막(182b))와, 전자 부품의 제2 회로 기판에 대향하는 면(예를 들면, 도 7의 상면(64a)) 사이는, 열 도전성이 높은 수지(예를 들면, 도 7의 방열 수지(183))로 충전되어 있다.
본 발명의 또다른 특징에 따른 전자 회로 장치(예를 들면, 도 8의 전자 회로 장치(201))는, 전자 부품의 제2 회로 기판(예를 들면, 도 8의 회로 기판(61))에 대향하는 면(예를 들면, 도 8의 최상면(61a))에 접하고, 제2 회로 기판에 형성된 관통 홀(예를 들면, 도 8의 관통 홀(211))을 통과하여, 제2 회로 기판의 제2 면으로부터 돌출되는 금속판(예를 들면, 도 8의 히트 싱크(212))과, 금속판에 접하는 팬(예를 들면, 도 8의 팬(213))을 더 포함한다.
<바람직한 실시예의 설명>
이하, 도면을 참조하여 본 발명의 실시예에 대하여 설명한다.
도 3은 본 발명의 일실시예에 따른 전자 회로 장치(51)의 구성을 나타내는 단면도이다.
전자 회로 장치(51)는, 회로 기판(62) 상에 회로 기판(61)을 적층함으로써 구성되는데, 여기서 스페이서 기판(63-1, 63-2)이 회로 기판(61, 62) 사이에 배치 된다. 이하, 스페이서 기판(63-1 및 63-2)을 개개로 구별할 필요가 없는 경우, 통합하여 스페이서 기판(63)이라 칭한다.
회로 기판(61 및 62) 각각은, 리지드(rigid) 기판을 포함하는 3층으로 적층되어 형성된다. 리지드 기판에는, 글래스 에폭시 등의 전기 절연체를 소재로 한 절연판에 동박의 전기 회로(도시 생략)가 형성된다. 회로 기판(61, 62)은 하나의 리지드 기판 또는 3층 이상의 리지드 기판으로 구성될 수 있으며 전기 회로는 모든 리지드 기판 상에 형성되어 있지 않아도 된다.
회로 기판(62)의 최상면(62a)(회로 기판(61)과 대향하는 면)에는, 도면중, 좌측부터, 스페이서 기판(63-1), 전자 회로(64), 및 스페이서 기판(63-2)이 배치되어 있다. 보다 구체적으로는, 회로 기판(62)의 최상면(62a)에는, 스페이서 기판(63-1), 전자 부품(64), 및 스페이서 기판(63-2)의 하면에 형성되는 랜드(도시하지 않음)와 대응하여, 랜드(도시하지 않음)가 형성되어 있다. 회로 기판(62)의 최상면(62a)에 형성되는 랜드와, 스페이서 기판(63-1), 전자 부품(64), 및 스페이서 기판(63-2)의 하면에 형성되는 랜드는, 각각, 접합 부재(71-1), 접합 부재(73), 및 접합 부재(71-2)에 의해 전기적, 기계적(물리적)으로 서로 접속되어 있다.
회로 기판(61)의 최하면(61b)에는, 스페이서 기판(63-1, 63-2)의 상면(회로 기판(61)과 대향하는 면)에 형성되는 랜드(도시하지 않음)와 대응하여, 랜드(도시하지 않음)가 형성되어 있다. 회로 기판(61)의 최하면(61b)에 형성되는 랜드와, 스페이서 기판(63-1 및 63-2)의 상면(회로 기판(61)의 대향하는 면)에 형성되는 랜드는, 각각, 접합 부재(72-1 및 72-2)에 의해 전기적, 기계적으로 서로 접속되어 있다.
회로 기판(61) 상에는, 회로 기판(62)에 배치되어 접속되어 있는 전자 부품(64)의 대략 바로 위에, 회로 기판(61)의 최상면(61a)으로부터 최하면(61b)까지를 관통하는 관통 홀(65)이 형성되어 있다. 관통 홀(65)의 내부, 및 관통 홀(65)의 하부 에지와 전자 부품(64)의 상면(64a)(즉, 회로 기판(61)과 대향하는 면) 사이에는, 상면(64a)을 피복하도록, 방열 수지(66)가 충전되어 있다. 관통 홀(65)은, 방열 수지(66)를 충전할 수 있는 크기이면 되고, 예를 들면, 1 내지 2 mm의 크기로 형성된다. 방열 수지(66)는, 가열에 의해 전자 회로 장치(51)로부터 제거될 수 있는 것이 가능한 수지로 구성된다.
스페이서 기판(63)은, 회로 기판(61 및 62)과 마찬가지로, 리지드 기판으로 이루어지며, 회로 기판(61 및 62)을 전기적으로 접속할 수 있으며, 회로 기판(61 및 62)의 사이를 사전설정된 갭으로 유지할 수 있다. 보다 구체적으로는, 스페이서 기판(63)의 두께에 따라서, 회로 기판(61)과 회로 기판(62) 사이는, 0.4 내지 1.6 mm의 두께로 할 수 있다. 이러한 방식으로, 회로 기판(61)과 회로 기판(62) 사이에, 그 갭보다도 작은 두께를 갖는 전자 부품(64)을 내장시킬 수 있다. 스페이서 기판(63)의 상하면에는, 회로 기판(61 및 62)과 전기적, 기계적으로 접속되도록 금속 박막으로 이루어지는 랜드(도시하지 않음)가 제공된다.
전자 부품(64)은, 예를 들면, CPU(Central Processing Unit), 메모리, 또는 디지털 신호 처리기 등의 고열을 발생하는 반도체 칩을, 활성면을 밑으로 하여 기판에 패키징하는 칩형 전자 부품일 수 있다. 전자 부품(64)의 하면(즉, 회로 기판 (62)과 대향하는 면)에는, 금속 박막으로 이루어지는 랜드(도시하지 않음)가 형성되어 있다.
이상과 같이, 전자 회로 장치(51)에서는, 적층되는 회로 기판(61 및 62)의 사이에, 스페이서 기판(63)을 배치함으로써 고열을 생성하는 전자 부품(64)이 전자 회로 장치(51)에 내장된다. 내장된 전자 부품(64)의 활성면과는 반대의 면측의 회로 기판(61)에 관통 홀(65)을 형성한다. 전자 부품(64)의 상면(64a)(즉, 활성면과는 반대측의 면)을 피복하도록, 관통 홀(65)의 내부와, 관통 홀(65) 및 전자 부품(64)의 사이에, 수지(6)가 충전된다. 이러한 방식으로, 전자 부품(64)이 발생하는 열은, 방열 수지(66) 및 관통 홀(65)을 통하여, 회로 기판(61)에 동박으로 형성되는 전기 회로로 확산된다. 회로 기판(61)에 형성되는 전기 회로는 접지로서도 기능한다.
따라서, 적층되는 회로 기판(61 및 62)의 사이에, 고열성의 전자 부품(64)을 내장하더라도, 효율적으로 열을 방출시킬 수 있기 때문에, 열에 의한 전자 부품(64)의 오동작을 방지할 수 있다.
또한, 방열 수지(66)의 충전에 의해 관통 홀(65)이 봉쇄되므로, 먼지 등의 원하지 않는 이물이 혼입되는 것을 방지할 수 있다.
도 3의 전자 회로 장치(51)에서는, 전자 부품(64)의 대략 바로 위의 회로 기판(61)에 관통 홀(65)을 형성한다. 그러나, 관통 홀(65)의 형성 위치는, 이에 한정되지 않고, 관통 홀(65) 및 전자 부품(64)의 사이에 방열 수지(66)가 충전 가능한 위치이면 된다. 방열 수지(66)는, 적어도, 관통 홀(65)의 내벽과, 전자 부품 (64)의 상면(64a)에 접하고 있어야 한다. 따라서, 예를 들면, 회로 기판(61 및 62) 사이 전부에 방열 수지(66)를 충전할 수도 있다.
그러나, 전자 부품(64)의 대략 바로 위의 회로 기판(61)에 관통 홀(65)을 형성하고, 전자 부품(64)의 상면(64a)을 피복하도록, 관통 홀(65) 내부와, 관통 홀(65)과 전자 부품(64)의 사이에 방열 수지(66)를 충전함으로써, 방열 수지(66)의 양을 최소한으로 하면서 방열 효율을 향상시킨다. 이에 따라, 제조 코스트를 감소시킬 수 있다.
도 3의 전자 회로(51)에서는, 방열 수지(66)가 관통 홀(65)에 플러시(flush)되도록 충전되어 있다. 그러나, 관통 홀(65)은, 방열 수지(66)가 관통 홀(65)의 상부로부터 조금 넘치도록 충전할 수 있다.
도 4는, 도 3의 전자 회로 장치(51)의 수평 방향의 단면도를 나타내고 있다. 보다 구체적으로는, 도 4는 스페이서 기판(63-1, 63-2) 및 전자 부품(64)이 배치되는 회로 기판(62)의 최상면(62a)을 위로부터 본 도면이다. 도 4의 예에서는, 방열 수지(66)의 도시는 생략되어 있다.
도 4에 도시된 바와 같이, 전자 부품(64)의 최상면(62a)에, 스페이서 기판(63-1 내지 63-3), 및 전자 부품(64-1 및 64-2)이 배치되어 전자 부품(64)에 접속되어 있다. 도 4는, 도 3에서는 스페이서 기판(63-1) 및 전자 부품(64)(64-1)이 각각 숨어 있기 때문에 보이지 않았던 스페이서 기판(63-4) 및 전자 부품(64-2)을 도시하고 있다.
종종, 회로 기판(62) 상에 3개 또는 4개의 스페이서 기판(63)이 배치된다. 전자 부품(64)은 스페이서 기판(64)이 배치되는 않는 영역 내의 회로 기판(62)의 최상면(62a)에 배치될 수 있다.
도 4는 도 3을 참조하여 전술한 랜드를 스페이서 기판(63) 상의 동그라미로서 표시한다.
이제, 도 5를 참조하여, 도 3의 회로 기판(61 및 62)에의 스페이서 기판(63)의 접속 방법을 설명한다.
도 5의 (a)에 도시된 방법에 따르면, 회로 기판(61)의 최하면(61b)에 동박 으로 이루어지는 3개의 랜드(금속 박막)(91)가 형성되어 있다. 랜드(91)와 대응하여, 회로 기판(62)의 최상면(62a)에 동박으로 이루어지는 3개의 랜드(92)가 형성되어 있다. 스페이서 기판(63)에는, 랜드(91)에 대응하는 랜드(93a), 및 랜드(92)에 대응하는 랜드(93b)를 포함하는 관통 홀(93)이 형성되어 있다. 랜드(91)와 랜드(93a)(관통 홀(93))가 땜납(94-1)에 의해 접속되고, 랜드(92)와 랜드(93b)(관통 홀(93))가 땜납(94-2)에 의해 접속된다. 이에 따라, 회로 기판(61)과 스페이서 기판(63), 및 회로 기판(62)과 스페이서 기판(63)이, 전기적, 기계적으로 접속된다. 이에 의해, 회로 기판(61 및 62)은 전기적, 기계적으로 접속된다.
관통 홀(93)은, 스페이서 기판(63)에서, 랜드(91 및 92)에 대응하는 위치에, 스페이서 기판(63)의 상면(제1 면)으로부터 하면(제2 면)까지를 관통하는 관통 홀이 형성되고, 구리에 의해 도금되어, 관통 홀의 내벽에 접하여 금속 박막(93c)이 형성되고, 상면의 랜드(93a) 및 하면의 랜드(93b)가, 금속 박막(93c)과 함께 도금되어 형성됨으로써 형성된다.
도 5의 (b)에 도시된 방법에 따르면, 회로 기판(61)의 최하면(61b)에 동박으로 이루어지는 3개의 랜드(91)가 형성되어 있다. 랜드(91)와 대응하여, 회로 기판(62)의 최상면(62a)에 동박으로 이루어지는 3개의 랜드(92)가 형성되어 있다. 스페이서 기판(63)에는, 랜드(91, 92)에 각각 대응하는 랜드(93a, 93b)와 일체화된 관통 홀(93)이 형성되어 있다. 랜드(91)와 랜드(93a)(관통 홀(93))가, 은(Ag) 페이스트 또는 구리(Cu) 페이스트 등의 금속 페이스트(101-1)에 의해 접속되고, 랜드(92)와 랜드(93b)(관통 홀(93))가 금속 페이스트(101-2)에 의해 접속되어 있다. 이에 의해, 회로 기판(61)과 스페이서 기판(63), 및 회로 기판(62)과 스페이서 기판(63)이, 전기적, 기계적으로 접속된다. 이에 의해, 회로 기판(61 및 62)은 전기적, 기계적으로 접속된다.
도 5의 (b)에 도시된 방법에 따르면, 회로 기판(61)과 스페이서 기판(63), 및 회로 기판(62)과 스페이서 기판(63)의 접속 강도를 높이고, 습기의 침투를 방지하기 위해서, 회로 기판(61)의 최하면(61b)과 스페이서 기판(63) 사이, 및 회로 기판(62)의 최상면(62a)과 스페이서 기판(63) 사이에는, 각각 밀봉 수지(102-1 및 102-2)(도면에서 점으로 표시한 부분)가 충전되어 있다.
도 5의 (c)에 도시된 방법에 따르면, 회로 기판(61)의 최하면(61b)에 동박 으로 이루어지는 3개의 랜드(91)가 형성되어 있다. 랜드(91)와 대응하여, 회로 기판(62)의 최상면(62a)에 동박으로 이루어지는 3개의 랜드(92)가 형성되어 있다. 스페이서 기판(63)에는, 랜드(91, 92)에 각각 대응하는 랜드(93a, 93b)와 일체화된 관통 홀(93)이 형성되어 있다. 랜드(91)와 랜드(93a)(관통 홀(93))에, 바인더(절 연성 수지)(111-1) 및 도전 입자(112-1)를 포함하는 이방성 도전 필름(ACF)이 부착되어 있다. 랜드(92)와 랜드(93b)(관통 홀(93))에, 바인더(111-2) 및 도전 입자(112-2)를 포함하는 이방성 도전 필름이 부착되어 있다. 이에 의해, 회로 기판(61)과 스페이서 기판(63), 및 회로 기판(62)과 스페이서 기판(63)이 전기적, 기계적으로 접속된다. 이에 의해, 회로 기판(61, 62)은, 전기적, 기계적으로 접속된다.
이 경우, 랜드(91)와 랜드(93a)는, 그 사이에 배치되는 밀봉 수지(102-1)에 의해 전기적으로 접속되고, 랜드(92)와 랜드(93b)는, 그 사이에 배치되는 밀봉 수지(102-2)에 의해 전기적으로 접속되어 있다.
땜납, 금속 페이스트, 및 이방성 도전 필름은, 가열 또는 가압 처리에 의해 제거될 수 있는 재료로 구성되어 있다.
도 5의 (a)의 땜납(94-1 및 94-2)을 이용한 접속 방법은, 접속을 위한 전용의 설비가 필요 없고, 금속 페이스트나 이방성 도전 필름을 이용한 방법에 비해 접속 저항이 낮고, 접속 피치가 넓다. 도 5의 (b)의 금속 페이스트(101-1 및 101-2)를 이용한 접속 방법은, 땜납을 이용한 방법에 비해 접속 코스트가 높고, 접속 저항이 높고, 접속 피치가 좁다. 도 5의 (c)의 이방성 도전 필름을 이용한 접속 방법은, 땜납을 이용한 방법에 비해 접속 코스트가 높고, 접속 피치가 좁으며, 이방성 도전 필름을 부착하기 위한 전용 설비가 필요하게 된다.
기판 회로(61 및 62)와 스페이서 기판(63)에 대한 접속 방법은, 전술한 접속 방법에 한정되지 않고, 이들 이외의 접속 방법으로 접속되도록 하여도 된다.
도 6은 본 발명의 다른 실시예에 따른 전자 회로 장치의 측단면도이다. 전자 회로 장치(131)는, 관통 홀(65) 내에 관통 홀(141)이 형성되어 있는 점을 제외하고는, 전술한 도 3의 전자 회로 장치(51)와 동일한 구성을 갖는다.
보다 구체적으로는, 전자 회로 장치(131)의 관통 홀(65) 내에는, 최상면(61a) 및 최하면(61b) 상에 제공되는 금속 박막(141a) 및 금속 박막(141b)을 포함하는 관통 홀(141)이 형성되어 있다. 관통 홀(65)의 내부, 및 관통 홀(65)(또는 금속 박막(141b))과, 전자 부품(64)의 사이에는, 전자 부품(64)의 상면(64a)을 피복하도록, 방열 수지(66)가 충전되어 있다.
이 관통 홀(141)은, 구리로 관통 홀(65)을 도금함으로써 형성되어 관통 홀(65)의 내벽에 접하여 금속 박막(141c)이 형성되고, 회로 기판(61)의 최상면(61a)에 금속 박막(141a)이 관통 홀(65)의 금속 박막(141c)과 함께 도금되어 형성되고, 최하면(61b)에 금속 박막(141b)이 관통 홀(65)의 금속 박막(141c)과 함께 도금되어 형성됨으로써 형성된다. 도 6에 도시된 바와 같이, 최하면(61b) 상의 금속 박막(141b)은, 전자 부품(64)과 대략 동일한 크기로 형성되어 있다.
이상과 같이, 관통 홀(144)이 형성되어 있는 관통 홀(65)의 내부, 및 금속 박막(141b)(즉, 최하면(61b) 상의 관통 홀(65)의 개구부)과 전자 부품(64)의 사이에, 전자 부품(64)의 상면(64a)을 피복하도록, 방열 수지(66)가 충전된다. 이에 의해, 전자 부품(64)이 발생하는 열은, 방열 수지(66) 및 관통 홀(141)을 통하여, 회로 기판(61)에 동박에 의해 형성되는 전기 회로로 방열된다.
즉, 전자 회로 장치(131) 내에, 금속 박막(141a 내지 141c)을 포함하는 관통 홀(141)을 형성함으로써, 방열 수지(66)만을 포함하는 전자 회로 장치(51)에 비해 전자 회로 장치(131)의 열전도율이 향상된다. 이에 따라, 전자 부품(64)에 의해 발생되는 열을 효율적으로 방열시킬 수 있다.
전자 회로 장치(131)에서, 회로 기판(61) 상에, 최상면(61a)에 형성되는 금속 박막(141a)에 접하도록, 도 8을 참조하여 후술하는 방열용의 팬을 배치할 수 있다. 이에 의해, 전자 부품(64)에 의해 발생되어, 방열 수지(66), 및 관통 홀(141)에 의해 확산되는 열을, 팬에 의해 급속히 냉각시킬 수 있다.
도 6에 도시된 바와 같이, 방열 수지(66)와 접촉하는 영역을 증가시키고, 방열 효과를 증가시키기 위해, 하면(61b) 상의 금속 박막(141b)을, 전자 부품(64)과 대략 동일한 크기로 형성한다. 그러나, 금속 박막(141b)의 크기는, 방열 수지(66)와 접촉하는 한, 임의의 크기일 수 있다.
도 7은, 본 발명의 다른 실시예에 따른 전자 회로 장치의 측단면도이다. 도 7에 도시된 바와 같이 전자 회로 장치(171)는, 관통 홀(65) 대신에, 관통 홀(181)이 형성되고, 관통 홀(181) 내부에 방열 비아(182)가 형성되어 있는 점을 제외하고는, 전술한 도 3의 전자 회로 장치(51)와 동일한 구성을 갖는다.
보다 구체적으로는, 전자 회로 장치(171)의 회로 기판(61) 상에는, 회로 기판(62)에 배치되어, 접속되는 전자 부품(64)의 대략 바로 위에, 최상면(61a)으로부터 최하면(61b)까지를 회로 기판(61)을 통해 관통하는 3개의 관통 홀(181)이 형성되어 있다. 관통 홀(181) 내에는 방열 비아(182)가 형성되어 있다. 각 방열 비아(182)는 최상면(61a) 상의 금속 박막(182a), 각 관통 홀(181) 내의 금속 박막 (182b), 및 최하면(61b)의 금속 박막(182c)을 포함한다.
관통 홀(181) 각각은, 예를 들면, 0.3mm의 크기로 형성된다. 방열 비아(182) 각각은, 관통 홀(181)의 내부를 충전하도록, 구리에 의해 도금되어, 금속 박막(182c)이 형성되고, 회로 기판(61)의 최상면(61a)에, 금속 박막(182a)이 관통 홀(181)의 금속 박막(182c)과 일체적으로 도금되어 형성되며, 최하면(61b)에 금속 박막(182b)이, 관통 홀(181)의 금속 박막(182c)과 함게 도금되어 형성되는 것에 의해 형성된다. 도 6에 도시된 바와 같이, 최하면(61b)의 금속 박막(182b)은, 전자 부품(64)과 대략 동일한 크기로 형성되어 있다.
전자 회로 장치(171)에서는, 회로 기판(61)의 최하면(61b)의 금속 박막(182b)과 전자 부품(64)이 방열 수지(183)를 통하여 접속하도록, 방열 수지(183)가 회로 기판(61, 62)의 사이에 충전되어 있다. 이 방열 수지(183)는, 전자 회로 장치(171)의 측벽의, 회로 기판(61)과 회로 기판(62)의 사이로부터 충전된다.
이상과 같이, 전자 회로 장치(171)에서는, 방열 비아(182)(금속 박막(182b))와 전자 부품(64)의 사이에, 방열 수지(183)를 충전한다. 이에 의해, 전자 부품(64)이 발생하는 열은, 방열 수지(183), 및 방열 비아(182)를 통하여, 회로 기판(61)에 동박으로 형성되는 전기 회로에 확산된다.
즉, 전자 회로 장치(171)에서는, 회로 기판(61)에 금속 박막(182a 내지 182c)을 포함하는 방열 비아(182)가 형성되어, 방열 수지(66)만을 포함하는 전자 회로 장치(51)에 비해 열전도율이 향상되고, 전자 부품(64)에 의해 발생되는 열을 효율적으로 방열시킬 수 있다.
전자 회로 장치(171)에서, 회로 기판(61) 상에, 최상면(61a)에 형성되는 금속 박막(182a)에 접하도록, 도 8을 참조하여 후술하는 방열용의 팬을 배치하도록 하여도 된다. 이에 의해, 전자 부품(64)에 의해 발생되어, 방열 수지(183) 및 방열 비아(182)에 확산되는 열을, 팬에 의해 급속히 냉각시킬 수 있다.
도 7에 도시된 바와 같이, 방열 수지(183)와 접촉되는 영역을 증가시키고, 방열 효과를 증가시키기 위해, 하면(61b) 상의 금속 박막(182b)을, 전자 부품(64)과 대략 동일한 크기로 형성한다. 그러나, 방열 수지(183)와 접하는 크기이면, 전자 부품(64)과 대략 동일한 크기로 한정되지 않는다.
도 7의 전자 회로 장치(171)에서는, 전자 부품(64)의 대략 바로 위의 회로 기판(61)에 방열 비아(182)를 형성한다. 그러나, 방열 비아(182)의 형성 위치는, 방열 비아(182)의 금속 박막(182b)이, 전자 부품(64)과 접하고 있는 방열 수지(182와 접하는 것이 가능한 위치이면, 대략 바로 위인 것에 한정되지 않는다.
도 8은 본 발명의 일실시예에 따른 전자 회로 장치의 측단면도이다. 도 8의 전자 회로 장치(201)는, 관통 홀(211)이 형성되어 있는 점 및, 히트 싱크(212) 및 팬(213)이 추가되어 있는 점을 제외하고는, 전술한 도 3의 전자 회로 장치(51)와 동일한 구성을 갖는다.
보다 구체적으로는, 전자 회로 장치(201)의 회로 기판(61) 상에는, 회로 기판(62)에 배치되어 접속되어 있는 전자 부품(64)의 대략 바로 위에, 회로 기판(61)의 최상면(61a)으로부터 최하면(61b)까지를 관통하는 관통 홀(211)이 형성되어 있다. 관통 홀(211)은, 최상면(61a)으로부터 최하면(61b)까지 관통 홀(211)을 통해 히트 싱크(212)를 통과시키기 위해서, 히트 싱크(212)의 평면의 크기보다도 크게 형성된다.
전자 부품(64)의 상면(활성면과는 반대의 면)에는, 방열용의 금속판인 히트 싱크(212)가, 관통 홀(211)을 통과하여 회로 기판(61)의 최상면(61a)으로부터 돌출되도록 배치되도록 관통 홀(211) 내에 배치되어 있다. 히트 싱크(212)는 땜납 등의 접합 부재에 의해 전자 부품(64)에 접속되어 있다. 히트 싱크(212)의 평면의 크기는, 전자 부품(64)과 대략 동일한 크기로 구성된다. 히트 싱크(212)의 높이(도면에서 수직 방향)는, 전자 부품(64)에 접속되었을 때에, 회로 기판(61)에 형성되는 관통 홀(211)을 통과하여, 상면(61a)으로부터 돌출되는 높이이면 된다.
땜납 등의 접합 부재에 의해 전자 부품(64)에 접속되어, 관통 홀(211)로부터 돌출되는 히트 싱크(212)에는, 방열용의 팬(213)이 접속되어 있다. 팬(213)은, 나사(도시하지 않음) 등의 접속 부재에 의해, 예를 들면, 회로 기판(61)에 기계적으로 고정되어 있다.
이상과 같이, 전자 회로 장치(201)에서는, 회로 기판(62)의 전자 부품(64)의 상면(64a)에 접하도록, 히트 싱크(212)를 접속하고, 히트 싱크(212)에 접하도록, 방열용의 팬(213)을 접속한다. 이에 의해, 전자 부품(64)이 발생하는 열은, 히트 싱크(212)에 확산되고, 팬(213)에 의해 급속히 냉각시킬 수 있다.
도 8에 도시된 바와 같이, 전자 부품(64)에 접촉되는 영역을 증가시키고, 방열 효과를 증가시키기 위해, 히트 싱크(212)를 전자 부품(64)과 대략 동일한 크기로 형성한다. 그러나, 히트 싱크(212)의 크기는, 이에 한정되지 않는다.
도 9는 본 발명의 일실시예에 따른 전자 회로 장치의 측단면도이다. 도 9에 도시된 바와 같이 전자 회로 장치(231)는, 스페이서 기판(63-1 및 63-2) 대신에, 스페이서 기판(241-1 및 241-2)이 배치되고, 방열 수지(66)가 충전되어 있지 않은 점을 제외하고, 전술한 도 3의 전자 회로 장치(51)와 동일한 구성을 갖는다. 이하, 스페이서 기판(241-1 및 241-2)을 개개로 구별할 필요가 없는 경우, 스페이서 기판(241)이라 칭한다.
스페이서 기판(241)은, 스페이서 기판(63)과, 그 두께를 제외하고는 마찬가지로 구성되어 있다. 스페이서 기판(241)의 두께는, 스페이서 기판(63)의 두께보다도 두껍다. 스페이서 기판(241)의 두께는, 예를 들면, 1.6 mm이다.
전자 회로 장치(231)에서는, 회로 기판(61)과 회로 기판(62)의 사이, 즉, 회로 기판(62)에 배치되어 접속되는 전자 부품(64)의 상면(64a)의 위에, 큰 공간(242)이 형성된다. 이에 의해, 도 4의 전자 회로 장치(51) 내의 공기 유량(airflow)의 경우보다도, 회로 기판(61) 및 회로 기판(62)의 사이의 공기 유량이 증가한다. 따라서, 전자 부품(64)이 발생하는 열은, 도면에서 화살표 P1로 나타내는 방향으로, 회로 기판(61)에 형성된 관통 홀(65)을 통하여, 공기와 함께 유출됨으로써 방열시킬 수 있다.
즉, 전자 회로 장치(231)의 경우에는, 공기에 의한 방열이기 때문에, 방열 수지(66)를 이용하지 않는 만큼, 도 4의 전자 회로 장치(51)의 경우보다도, 코스트를 저감시키는 것이 가능하다. 그러나, 방열 수지(66)를 이용하지 않기 때문에, 전자 회로 장치(231)의 방열 효과는 전자 회로 장치(51)에 비해 감소된다.
도 10은 본 발명의 다른 실시예에 따른 전자 회로 장치의 측단면도이다. 도 10에 도시된 바와 같이, 전자 회로 장치(271)는, 전자 부품(64) 대신에, 반도체 칩(281)이 배치되어 접속되어 있는 점, 및 방열 수지(66)가 충전되어 있지 않은 점을 제외하고는, 전술한 도 3의 전자 회로 장치(51)와 동일한 구성을 갖는다.
전자 회로 장치(271)에서는, 회로 기판(62)에는, CPU, 메모리, 또는 DSP 등의 고열성의 반도체 칩(281)이, 활성면을 아래(즉, 회로 기판(62)측)로 하여, 직접 배치되어 있다. 반도체 칩(281)은, 전극(도시하지 않음)에 범프(282)가 형성되어 있다. 범프(282)와, 회로 기판(62)의 최상면(62a)에 형성되는 랜드가, 땜납 등의 접합 부재에 의해 접속됨으로써, 반도체 칩(281)과 회로 기판(62)은, 전기적, 기계적으로 접속되어 있다.
전자 회로 장치(271)에서는, 반도체 칩(281)과 회로 기판(62)의 접속 강도를 높이고, 습기의 침투를 방지하기 위해서, 반도체 칩(281)과 회로 기판(62)의 사이에는, 밀봉 수지(283)가 충전되어 있다.
이상과 같이, 전자 회로 장치(271)에서는, 반도체 칩(281)이 패키지화되지 않고, 회로 기판(62)에 직접 배치되어 접속된다. 이에 따라, 반도체 칩(281)의 높이는 도 4의 전자 부품(64)보다도 낮아질 수 있다. 따라서, 회로 기판(61) 및 회로 기판(62)의 사이, 즉, 회로 기판(62)에 배치되어 접속되는 반도체 칩(281)의 상면(281a)의 위에, 도 4의 전자 회로 장치(51)의 경우보다도, 큰 공간(284)이 형성된다.
이에 의해, 도 4의 전자 회로 장치(51) 내의 공기 유량보다도, 회로 기판 (61) 및 회로 기판(62)의 사이의 공기 유량이 증가한다. 따라서, 반도체 칩(281)이 발생하는 열은, 도면에서 화살표 P2로 나타낸 방향으로, 회로 기판(61)에 형성된 관통 홀(65)을 통하여, 공기와 함께 유출됨으로써, 방열시킬 수 있다.
즉, 회로 기판(62) 상에 반도체 칩(281)을 직접 배치하여 접속하도록 한 경우, 패키징된 전자 부품(64)의 두께보다, 반도체 칩(281)의 두께가 얇게 될 것이다.
또한, 도 4의 전자 회로 장치(51), 도 6의 전자 회로 장치(131), 도 7의 전자 회로 장치(171), 또는 도 8의 전자 회로 장치(201)에서, 전자 부품(64) 대신에, 반도체 칩(281)을 회로 기판(62)에 배치하여 접속함으로써 전술한 바와 동일한 효과를 얻을 수 있다.
도 11은 본 발명의 일실시예에 따른 전자 회로 장치의 패키징 처리를 실행하기 위한 패키징 장치의 구성예를 도시하는 블록도이다. 이 패키징 장치는, 관통 홀 형성부(301), 기판 배치부(302), 스페이서 기판 배치부(303), 부품 배치부(304), 검사부(305), 부품 분해부(306), 및 방열 기구 부가부(307)에 의해 구성된다.
관통 홀 형성부(301)는, 회로 기판(61)을 준비하고, 회로 기판(61) 상의 소정의 위치에 관통 홀을 형성한다. 관통 홀 형성부(301)는, 필요에 따라, 관통 홀 내부에, 관통 홀 및 방열 비아를 형성한다.
기판 배치부(302)는, 전자 부품을 배치하는 회로 기판(62) 및 소정의 위치에 관통 홀을 갖는 회로 기판(61)을 준비한다. 기판 배치부(302)는, 회로 기판(62) 상에 회로 기판(61)을 적층하고, 회로 기판(62)의 최하면(62b) 및 회로 기판(61)의 최상면(61a) 상에 전자 부품을 배치하고 전자 부품을 회로 기판(61, 62)에 접속시키기 위해, 전자 회로 장치를 반전시킨다.
스페이서 기판 배치부(303)는, 스페이서 기판(63)(혹은 사용될 소정 수의 스페이서 기판(63)에 따른 복수의 스페이서 기판(63))을 준비하고, 준비한 스페이서 기판(63)을, 스페이서 기판(63)의 하면에 형성된 랜드를, 회로 기판(61)의 최하면(61a)에 형성된 랜드에 정합하도록 배치한다. 그 후, 스페이서 기판 배치부(303)는, 땜납, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재에 의해 스페이서 기판(63)을 회로 기판(61)에 전기적, 기계적으로 접속시킨다.
부품 배치부(304)는, 회로 기판(62)의 최상면(62a), 회로 기판(62)의 최하면(62b), 또는, 회로 기판(62)에 적층되는 회로 기판(61)의 최상면(61a)의 소정의 위치에, 반도체 칩, 칩형 전자 부품, 저항, 또는 컨덴서 등의 전자 부품을 배치하고, 이 전자 부품을 땜납, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재에 의해 회로 기판(62) 또는 회로 기판(61)에 전기적, 기계적으로 접속시킨다.
검사부(305)는 전자 회로 장치를 검사한다. 검사될 전자 회로 장치는, 회로 기판(62)의 최상면(62a)의 소정의 위치에 배치되고 회로 기판(62)에 접속되는 전자 부품과, 회로 기판(62)에 적층된 회로 기판(61)을 포함한다. 즉, 검사부(305)는, 회로 기판, 스페이서 기판, 및/또는 전자 부품에 임의의 결함 및/또는 임의의 오접속이 있는지 여부를 검사하기 위해 전자 회로 장치를 동작시킨다.
부품 분해부(306)는, 검사부(305)의 검사 결과에 이상이 있는 경우, 전자 회 로 장치를, 열이나 힘을 가하여 분해하여, 전자 회로 장치로부터, 회로 기판, 스페이서 기판, 및/또는 전자 부품을 제거한다.
방열 기구 부가부(307)는, 디스펜서(도시하지 않음)를 이용하여, 관통 홀, 또는, 전자 회로 장치의 측면으로부터, 방열 수지를 충전하거나, 전자 부품에 히트 싱크를 접속시키거나, 또는, 히트 싱크, 방열 비아, 및/또는 관통 홀에 팬을 접속시킨다.
다음으로, 도 12의 플로우차트 및, 도 13 내지 도 15의 공정 도면을 참조하여, 본 발명의 일실시예에 따른 전자 회로 장치의 패키징 공정에 대해 설명한다. 도 12의 예의 경우, 도 4의 전자 회로 장치(51)와 동일한 방열 기구(즉, 관통 홀(65) 및 방열 수지(66)를 포함함)를 구비하는 전자 회로 장치의 패키징 공정을 설명한다.
도 13 내지 도 15에서, 도 4에 있어서의 경우와 대응하는 부분에는 대응하는 부호를 붙이고 있으며, 그 설명은 반복되므로, 적절하게 생략한다.
스텝 S1에서, 관통 홀 형성부(301)는, 회로 기판(61)을 준비하고, 회로 기판(61)의 소정의 위치에 관통 홀(65)을 형성한다. 보다 구체적으로는, 관통 홀 형성부(301)는, 회로 기판(61)의, 적층할 때에 대향하는 회로 기판(62)에 전자 부품이 배치되는 위치에 대응하는 위치에, 최상면(61a)으로부터 최하면(61b)까지를 관통하는 관통 홀(65)을 형성한다.
스텝 S2에서, 기판 배치부(302)는, 관통 홀 형성부(301)에 의해 관통 홀(65)이 형성된 회로 기판(61)을 소정의 위치에 배치한다. 이 스텝에서, 스페이서 기판 배치부(303)는, 스페이서 기판(63)을 준비하고, 준비한 스페이서 기판(63)을, 스페이서 기판(63)의 하면에 형성된 랜드를, 최상면(61a)에 형성된 랜드와 정합시키도록, 회로 기판(61)의 최상면(61a)에 배치한다. 그 후, 스페이서 기판 배치부(303)는 땜납, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재에 의해 스프에서 기판(63)을 회로 기판(61)에 전기적, 기계적으로 접속시킨다.
보다 구체적으로는, 도 13의 (a)에서 좌측으로부터 우측으로 공정을 실행하는 스페이서 기판 배치부(303)는, 스페이서 기판(63-2) 및 스페이서 기판(63-1)의 하면에 형성된 랜드(도시하지 않음)를, 회로 기판(62)의 최상면(62a)에 형성된 랜드에 정합시킨다. 그 후, 도 5를 참조하여 전술한 바와 같이, 스페이서 기판 배치부(303)는, 땜납, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재(72-2 및 72-1)를 이용하여 회로 기판(62)을 스페이서 기판(63-2, 63-1)에 전기적, 기계적으로 접속시킨다.
스텝 S3에서, 기판 배치부(302)는, 회로 기판(62)을 준비하고, 이를 소정의 위치에 배치한다.
스텝 S3에서 소정의 위치에 회로 기판(62)이 배치되면, 부품 배치부(304)는, 스텝 S4에서, 도 13의 (b)에 도시된 바와 같이, 회로 기판(61, 62)의 사이에 내장되는 전자 부품(64), 저항(321), 및 저항(322)을 준비하고, 회로 기판(62)의 최상면(62a)의 소정의 위치에, 준비한 전자 부품(64), 저항(321), 및 저항(322)을 배치하고, 이들을 땜납, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재에 의해 회로 기판(62)에 전기적, 기계적으로 접속시킨다.
보다 구체적으로는, 부품 배치부(304)는, 전자 부품(64)의 하면(회로 기판(62)에 대향하는 면)에 형성된 랜드를, 회로 기판(62)의 최상면(62a)에 형성된 랜드에 정합시키도록, 전자 부품(64)을 최상면(62a)에 배치한다. 이에 따라, 스페이서 기판(63)의 접속 방법과 동일하게, 땜납, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재(73)에 전자 부품(64)이 회로 기판(62)에 전기적, 기계적으로 접속된다.
부품 배치부(304)는, 최상면(62a)의, 전자 부품(64)의 좌측의 위치에 형성된 랜드와, 저항(321)의 전극부(도시하지 않음)를 정합시키도록, 저항(321)을 최상면(62a)에 배치하고, 땜납에 의해 이 저항(321)을 회로 기판(62)에 전기적, 기계적으로 접속하여, 회로 기판(62) 상에 저항(321)을 고정시킨다. 부품 배치부(304)는, 최상면(62a)의, 전자 부품(64)의 우측의 위치에 형성된 랜드와, 저항(322)의 전극부(도시하지 않음)를 정합하도록, 저항(322)을 최상면(62a)에 배치하고, 저항(322)을 회로 기판(62)에 땜납에 의해 전기적, 기계적으로 접속하여, 회로 기판(62) 상에 저항(322)을 고정시킨다.
스텝 S4에서 회로 기판(62)의 최상면(62a)에 전자 부품을 배치 및 접속한 후, 기판 배치부(302)는, 스텝 S5에서, 스페이서 기판 배치부(303)에 의해 스페이서 기판(63)이 배치된 회로 기판(61)(도 13의 (a))을 준비하고, 이를 반전하여, 도 13의 (c)에 도시된 바와 같이, 반전한 회로 기판(61)을 회로 기판(62) 상에 적층한다.
보다 구체적으로는, 기판 배치부(302)는, 스텝 S5에서, 스페이서 기판 배치 부(303)에 의해 스페이서 기판(63)이 배치된 회로 기판(61)을 준비하여, 반전한다. 그 후, 기판 배치부(302)는, 회로 기판(61)에 접속된 스페이서 기판(63-1 및 63-2)의 하면(회로 기판(62)과 대향하는 면)에 형성된 랜드를, 회로 기판(62)의 최상면(62a)에 형성된 랜드와 정합하도록, 반전한 회로 기판(61)을 배치하고, 땜납, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재(71-1 및 71-2)를 이용하여 회로 기판(62)을 스페이서 기판(63-2, 63-1)에 전기적, 기계적으로 접속시키고, 이에 따라 회로 기판(61) 상에 회로 기판(62)을 적층한다.
스텝 S5에서 회로 기판(62)에 회로 기판(61)이 적층되면, 검사부(305)는, 이어지는 스텝 S6에서, 회로 기판(62)에 회로 기판(61)이 적층된 상태의 전자 회로 장치를 동작시켜, 회로 기판, 스페이서 기판, 또는 전자 부품의 이상, 혹은, 이들의 접속 불량 등이 있는지의 여부의 검사를 행하여, 검사 결과가 이상있는 지의 여부를 판정한다.
스텝 S6에서, 검사 결과가 이상이 있는 것으로 판정된 경우, 부품 분해부(306)는, 스텝 S7로 진행하여, 전자 회로 장치에, 열이나 힘을 가하는 것에 의해 분해하여, 전자 회로 장치로부터, 검출된 회로 기판, 스페이서 기판, 및/또는 전자 부품을 제거한다.
이제, 도 16을 참조하여 구체적으로 설명한다. 도 16에서는, 저항(321 및 322)의 도시는 생략되어 있다.
예를 들면, 검사부(305)가 전자 부품(64)의 결함을 발견한 경우, 부품 분해부(306)는, 도면에서 화살표 R1로 나타내는 방향으로, 전자 회로 장치의 회로 기판 (61), 스페이서 기판(63), 전자 부품(64), 또는 회로 기판(62)에 열이나 힘을 가한다.
회로 기판(61)과 스페이서 기판(63)을 접속하고 있는, 땜납, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재(72-1 및 72-2)는, 도 5를 참조하여 전술한 바와 같이, 가열 또는 가압 처리에 의해 제거 가능하다. 마찬가지로, 회로 기판(62)과 전자 부품(64)을 접속하고 있는, 땜납, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재(73)도, 가열 또는 가압 처리에 의해 제거 가능하다.
따라서, 부품 분해부(306)는, 도 12의 스텝 S7에서, 가열 또는 가압 처리에 의해, 회로 기판(61)을 전자 회로 장치로부터 제거한 후, 검출된 전자 부품(64)을, 전자 회로 장치(회로 기판(62))로부터 제거한다. 그 후, 스텝 S4로 되돌아가, 그 이후의 처리를 반복한다.
보다 구체적으로는, 부품 배치부(304)는, 스텝 S4에서, 전자 부품(64)과 교환하는 전자 부품(351)을 준비하고, 전자 부품(351)의 하면(회로 기판(62)에 대향하는 면)에 형성된 랜드를, 회로 기판(62)의 최상면(62a)에 형성된 랜드에 정합하도록, 전자 부품(351)을 최상면(62a)에 배치한다. 부품 배치부(304)는 땜납, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재(352)에 의해 전자 부품(351)을 회로 기판(62)에 전기적, 기계적으로 접속시킨다. 그 후, 그 이후의 처리를 반복한다.
이상과 같이, 회로 기판의 일부로서, 전자 부품이 회로 기판에 내장되는, 도 1 및 도 2를 참조하여 전술한 종래의 다층 기판(21)과는 달리, 적층되는 회로 기판 과 회로 기판의 사이에, 가열 또는 가압 처리에 의해 제거 가능한 접합 부재에 의해 전자 부품이 배치된다. 이에 따라, 본 발명의 일실시예에 따른 전자 회로 내에 포함되는 전자 부품은, 전자 부품이 회로 기판에 내장되고 회로 기판이 적층된 후에 검사를 행하여, 결함 및/또는 오접속이 검출되는 경우 용이하게 제거될 수 있다. 따라서, 본 발명의 일실시예에 따른 전자 회로 장치에서는, 예를 들면, 재차, 양품의 부품을 접속하거나, 오접속이 있었던 부품을 재접속할 수 있다. 이에 의해, 양품의 부품이 폐기되는 것이 억제된다.
도 12의 스텝 S6에서, 검사 결과가 이상 없는 것으로 판정된 경우, 방열 기구 부가부(307)는, 스텝 S8로 진행하여, 디스펜서(도시하지 않음)를 이용하여, 도 14의 (a)에 도시된 바와 같이, 관통 홀(65)을 통해, 전자 회로 장치에 방열 수지(66)를 충전한다. 보다 구체적으로는, 방열 기구 부가부(307)는, 관통 홀(65)의 내부, 및 관통 홀(65)과 전자 부품(64)의 사이에, 전자 부품(64)의 상면(64a)을 피복하도록 방열 수지(66)를 충전한다.
스텝 S8에서 관통 홀(65)을 통해, 전자 회로 장치에 방열 수지(66)가 충전된 후, 부품 배치부(304)는, 이어지는 스텝 S9에서, 회로 기판(61) 및 회로 기판(62)의 외측(즉, 최상면(61a) 및 최하면(62b))에, 반도체 칩, 칩형 전자 부품, 저항, 및 컨덴서 등의 전자 부품을 배치하고, 전자 부품을 땜납, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재에 의해 기판에 전기적, 기계적으로 접속한다.
이제, 스텝 S9의 처리를 구체적으로 설명한다. 부품 배치부(304)는, 우선, 도 14의 (b)에 도시된 바와 같이, 회로 기판(61)의 최상면(61a)에, 소정의 위치에 전자 부품을 배치하여 접속한다. 보다 구체적으로는, 도면의 좌측에서 우측으로의 공정을 실행하는 부품 배치부(304)는, 회로 기판(61)의 최상면(61a)에 형성된 랜드와, 저항(331)의 전극부(도시하지 않음)를 정합하도록, 저항(331)을 최상면(61a)에 배치하고, 땜납에 의해 저항(331)을 회로 기판(61)에 전기적, 기계적으로 접속하여, 회로 기판(61) 상에 저항(311)을 고정한다. 부품 배치부(304)는 회로 기판(61)의 최상면(61a)에서 저항(331)의 우측에 형성된 랜드와, 칩형 전자 부품(332)의 랜드(도시하지 않음)를 정합하도록, 칩형 전자 부품(332)을 최상면(61a)에 배치하고, 칩형 전자 부품(332)을 최상면(61a)에 땜납, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재(333)에 의해 전기적, 기계적으로 접속하여, 회로 기판(61) 상에, 칩형 전자 부품(332)을 고정한다.
부품 배치부(304)는, 회로 기판(61)의 최상면(61a)에서 칩형 전자 부품(332)의 우측에 형성된 랜드와, 칩형 전자 부품(334)의 랜드(도시하지 않음)를 정합하도록, 칩형 전자 부품(334)을 최상면(61a)에 배치하고, 칩형 전자 부품(334)을 회로 기판(61)에 땜납, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재(335)에 의해 전기적, 기계적으로 접속하여, 회로 기판(61)상에, 칩형 전자 부품(334)을 고정한다. 부품 배치부(304)는, 회로 기판(61)의 최상면(61a)에서 칩형 전자 부품(334)의 우측에 형성된 랜드와, 저항(336)의 전극부(도시하지 않음)를 정합하도록, 저항(336)을 최상면(61a)에 배치하고, 저항(336)을 회로 기판(61)에 땜납에 의해 전기적, 기계적으로 접속하여, 회로 기판(61) 상에 저항(336)을 고정한다.
부품 배치부(304)에 의한 회로 기판(61)의 최상면(61a)에의 전자 부품의 배 치가 종료되면, 기판 배치부(302)는, 회로 기판(62)의 최하면(62b)에 전자 부품을 배치하고 접속하기 위해, 전자 회로 장치를 반전시킨다.
전자 회로 장치가 반전되면, 부품 배치부(304)는, 도 15에 도시된 바와 같이, 도면중 좌측으로부터 우측으로, 회로 기판(62)의 최하면(62b)에 소정의 전자 부품을 배치한다. 보다 구체적으로는, 부품 배치부(304)는, 회로 기판(62)의 최하면(62b)에 형성된 랜드와, 반도체 칩(341)의 전극부(도시하지 않음)를 정합하도록, 반도체 칩(341)을 최하면(62b)에 배치하고, 반도체 칩(341)을 회로 기판(62)에 땜납, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재(342)에 의해 전기적, 기계적으로 접속하여, 회로 기판(62) 상에 반도체 칩(341)을 고정한다. 부품 배치부(304)는, 회로 기판(62)의 최하면(62b)에서 반도체 칩(341)의 우측에 형성된 랜드와, 컨덴서(343)의 전극부(도시하지 않음)를 정합하도록, 컨덴서(343)를 최하면(62b)에 배치하고, 컨덴서(343)를 회로 기판(62)에 땜납에 의해 전기적, 기계적으로 접속하여, 회로 기판(62) 상에 컨덴서(343)를 고정한다.
부품 배치부(304)는, 회로 기판(62)의 최하면(62b)에서 컨덴서(343)의 우측에 형성된 랜드와, 칩형 전자 부품(344)의 랜드(도시하지 않음)를 정합하도록, 칩형 전자 부품(344)을 최하면(62b)에 배치하고, 칩형 전자 부품(344)을 회로 기판(62)에 땜납, 금속 페이스트, 또는 이방성 도전 필름 등의 접합 부재(345)에 의해 전기적, 기계적으로 접속하여, 회로 기판(62) 상에 칩형 전자 부품(344)을 고정한다. 이에 의해, 칩형 전자 부품(334)은 회로 기판(62) 상에 고정된다. 부품 배치부(304)는, 회로 기판(62)의 최하면(62b)에서 칩형 전자 부품(344)의 우측에 형성 된 랜드와, 저항(346)의 전극부(도시하지 않음)를 정합하도록, 저항(346)을 최하면(62b)에 배치하고, 저항(346)을 회로 기판(62)에 땜납에 의해 전기적, 기계적으로 접속하여, 회로 기판(62) 상에 저항(346)을 고정한다.
도 15에 도시된 바와 같이, 회로 기판(61) 및 회로 기판(62)의 사이에, 전자 부품(64)이 배치되고 접속된다. 전자 부품(64)의 활성면과는 반대의 면측의 회로 기판(61)에 관통 홀(65)이 형성된다. 그 후, 전자 부품(64)의 활성면과는 반대측의 상부면(64a)을 피복하도록, 관통 홀(65)의 내부와, 관통 홀(65) 및 전자 부품(64)의 사이에, 방열 수지(66)가 충전된다. 이에 따라, 전자 회로 장치의 패키징이 종료된다.
이상과 같이, 본 발명의 일실시예에 따른 전자 회로 장치는, 회로 기판(61, 62)의 사이에 배치되는 스페이서 기판(63)과, 기판에 내장되는 고열성의 전자 부품(64)과, 전자 부품(64)이 발생하는 열을 방열하는 방열 기구(예를 들면, 도 4의 관통 홀(65) 및 방열 수지(66))를 포함한다. 이에 의해, 전자 부품(64)에 의해 발생하는 열이 적층되는 회로 기판의 사이에 축적되지 않아, 그 열에 의해 야기되는 전자 부품(64)의 오동작을 방지할 수 있다.
전술한 전자 회로 장치는, 2개의 회로 기판을 적층하여 구성되어 있다. 그러나, 적층되는 회로 기판은, 2층에 한정되지 않고, 회로 기판(61) 및 회로 기판(62)의 위에도 회로 기판을 적층시키도록 전자 회로 장치를 구성하여도 된다.
본 발명의 일실시예에 따른 공정의 플로우차트에 도시되는 스텝은, 기재된 순서에 따라서 시계열적으로 행해지는 처리는 물론, 반드시 시계열적으로 처리되지 않더라도, 병렬적 혹은 개별로 실행되는 처리도 포함하는 것이다.
당업자라면, 본 발명의 첨부된 특허청구범위 또는 그 등가물의 범주 내에 있는 한 설계 요건 및 그 밖의 요소에 따라 본 발명에 대한 여러 변경, 결합, 세부 결합 및 수정이 실행될 수 있음을 알 것이다.
본 발명에 따르면, 내장된 전자 부품으로부터 발생되는 열을 방열할 수 있다. 또한, 자신이 발열하는 열에 의해 야기되는 전자 부품의 오동작을 방지할 수 있다.

Claims (8)

  1. 적어도 제1 회로 기판 및 제2 회로 기판과,
    상기 제1 회로 기판과 상기 제2 회로 기판 사이에 배치되며, 상기 제1 회로 기판과 상기 제2 회로 기판을 서로 접속시키는 스페이서 기판과,
    상기 제1 회로 기판과 상기 제2 회로 기판 사이에 배치되며, 상기 제1 회로 기판에, 활성면측에서 접속되는 전자 부품과,
    상기 제1 회로 기판에 대향하는 상기 제2 회로 기판 상에 형성되며, 상기 전자 부품이 접속되는 상기 제1 회로 기판에 대향하는 상기 제2 회로 기판의 제1 면으로부터 상기 제2 회로 기판의 제2 면까지를 관통하는 적어도 하나의 관통 홀
    을 포함하는 전자 회로 장치.
  2. 제1항에 있어서,
    상기 전자 부품은, 반도체 칩 및 칩형 전자 부품 중 하나인 전자 회로 장치.
  3. 제1항에 있어서,
    상기 관통 홀의 내부, 및 상기 관통 홀과 상기 전자 부품의 상기 제2 회로 기판에 대향하는 면 사이는, 열 도전성이 높은 수지로 충전되어 있는 전자 회로 장치.
  4. 제3항에 있어서,
    상기 관통 홀과 상기 전자 부품의 상기 제2 회로 기판에 대향하는 면 사이에 충전된 상기 수지에 접하고, 상기 관통 홀의 내벽에 접하는 도금된 도전부를 더 포함하는 전자 회로 장치.
  5. 제4항에 있어서,
    상기 도전부와 접하고, 상기 제2 회로 기판의 상기 제2 면 상에 배치되는 팬을 더 포함하는 전자 회로 장치.
  6. 제1항에 있어서,
    상기 제2 회로 기판의 상기 제1 면과, 상기 제2 회로 기판의 상기 제2 면을 전기적으로 접속시키고, 상기 제2 회로 기판의 상기 제1 면과 상기 관통 홀의 내벽에 접하는 도금된 도전부를 더 포함하며,
    적어도 상기 도전부와, 상기 전자 부품의 상기 제2 회로 기판에 대향하는 면 사이는, 열 도전성이 높은 수지로 충전되어 있는 전자 회로 장치.
  7. 제6항에 있어서,
    상기 도전부에 접하며, 상기 제2 회로 기판의 상기 제2 면 상에 배치되는 팬을 더 포함하는 전자 회로 장치.
  8. 제1항에 있어서,
    상기 전자 부품의 상기 제2 회로 기판에 대향하는 면에 접하고, 상기 제2 회로 기판에 형성된 상기 관통 홀을 통과하여, 상기 제2 회로 기판의 상기 제2 면으로부터 돌출되는 금속판과,
    상기 금속판에 접하는 팬을 더 포함하는 전자 회로 장치.
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