KR20060029731A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

커패시터의 하부 전극을 형성하는 방법에 있어서, 기판 상에 콘택 플러그를 포함하는 층간 절연막을 형성한 후, 상기 층간 절연막 상에 예비 지지막을 포함하는 다층 박막을 형성한다. 이어서, 상기 다층 박막을 패터닝한다. 그 결과, 상기 기판의 제1 영역 상에는 제1 지지막 패턴을 포함하는 제1 다층 박막 패턴으로 이루어지고, 제1 개구부를 갖는 제1 패턴 구조물이 형성되고, 상기 기판의 제2 영역 상에는 제2 지지막 패턴을 포함하는 제2 다층 박막 패턴으로 이루어지고, 제2 개구부를 갖는 제2 패턴 구조물이 형성된다. 그 다음에, 도전막과 희생막을 형성한 후, 상기 희생막을 제거하여 상기 도전막의 노드를 분리시켜 상기 도전막을 도전막 패턴으로 형성한다. 이어서, 제1 식각을 수행하여 상기 제1 패턴 구조물의 제1 지지막 패턴을 제거한 후, 제2 식각을 수행한다. 그 결과, 상기 제1 영역 상에는 제1 하부 전극이 형성되고, 상기 제2 영역 상에는 지지막에 의해 지지되는 제2 하부 전극이 형성된다.

Description

반도체 장치의 제조 방법{method of manufacturing a semiconductor device}
도 1은 종래의 방법에 따라 형성한 기판의 중심 부위의 하부 전극을 나타내는 사진이다.
도 2는 종래의 방법에 따라 형성한 기판의 주변 부위의 하부 전극을 나타내는 사진이다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 도 3d의 평면도로서 제1 영역과 제2 영역을 나타낸다.
도 5는 도 3g의 평면도로서 제1 식각을 수행할 때 형성한 포토레지스트 패턴을 나타낸다.
도 6은 도 3i의 평면도로서 제1 하부 전극과 지지막에 의해 지지되는 제2 하부 전극을 나타낸다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 실린더형의 구조를 갖는 하부 전극을 제조하는 방법에 관한 것이다.
최근, 반도체 장치는 고집적화를 요구한다. 이에 따라, 상기 반도체 장치의 단위 셀의 크기가 감소함으로서 충분한 정전 용량을 갖는 커패시터를 형성하기가 용이하지 않다. 그 결과, 좁은 면적 내에 충분한 정전 용량을 갖는 커패시터를 형성하기 위하여 상기 커패시터의 하부 전극을 높은 높이를 갖는 실린더형의 구조로 형성하고 있다.
그러나, 상기 실린더형의 구조를 갖는 하부 전극의 높이를 계속적으로 높일 경우 상기 하부 전극의 불안정한 형상으로 인하여 상기 하부 전극이 쓰러지거나 부러지는 상황이 빈번하게 발생한다. 또한, 후속 공정에서 발생되는 열응력(thermal stress) 등과 같은 외부 환경에 의해서도 상기 하부 전극이 쓰러지거나 부러지는 상황이 빈번하게 발생한다. 이와 같이, 상기 하부 전극이 쓰러지거나 부러짐으로서 이웃하는 하부 전극과 브리지가 발생하고, 그 결과 반도체 장치의 전기적 불량을 유발시킨다.
따라서, 최근에는 상기 실린더형의 구조를 갖는 하부 전극들 사이에서 상기 하부 전극들을 지지하는 지지막(support layer)을 형성함으로서 상기 실린더형의 구조를 갖는 하부 전극이 쓰러지거나 부러지는 상황을 충분하게 감소시키고 있다.
상기 지지막을 갖는 하부 전극을 형성하는 방법에 대한 예들은 미합중국 공개특허 2003-178728호, 대한민국 공개특허 2003-69272호, 대한민국 공개특허 2001-76008호 등에 개시되어 있다.
상기 지지막을 갖는 하부 전극의 형성은 다음과 같다. 먼저, 기판 상에 지지막 패턴을 포함하고, 개구부를 갖는 다층 박막 패턴을 형성한다. 상기 다층 박막 패턴은 하부 전극을 형성하기 위한 몰드 역할을 갖는다. 그리고, 상기 다층 박막 패턴의 상부 표면, 개구부의 측벽과 저면 상에 하부 전극으로 형성하기 위한 도전막을 형성한 후, 상기 도전막의 노드를 분리시킨다. 이어서, 기판 전면에 걸쳐 식각비(etch rate)를 이용한 식각을 수행하여 상기 다층 박막 패턴을 제거하면서 상기 지지막 패턴을 남긴다. 이에 따라, 상기 노드가 분리된 도전막은 하부 전극으로 형성되고, 상기 지지막 패턴은 하부 전극과 이웃하는 하부 전극 사이를 지지하는 지지막으로 형성된다.
그러나, 상기 지지막을 갖는 하부 전극의 형성에서는 기판 전면에 걸쳐 상기 지지막이 균일한 두께로 형성되지 못한다. 즉, 상기 기판의 중심 부위에 형성되는 지지막의 두께와 상기 기판의 주변 부위에 형성되는 지지막의 두께가 서로 다르게 형성되는 것이다. 심할 경우에는 상기 지지막이 완전히 제거되기도 한다. 이는, 상기 다층 박막 패턴의 제거를 식각비를 이용한 식각을 수행하기 때문인 것으로 판단된다. 즉, 상기 기판 전면에 걸쳐 상기 식각비를 이용한 식각을 수행할 때 상기 지지막으로 형성되는 지지막 패턴에 손상이 가해지기 때문이다. 또한, 상기 다층 박막 패턴을 제거한 후, 잔류물을 제거하는 과정에서 상기 지지막으로 형성되는 지지막 패턴의 일부가 식각되기 때문인 것으로 판단된다.
실제로, 종래의 방법으로 지지막을 갖는 하부 전극을 형성할 경우, 도 1에 도시된 바와 같이 상기 기판의 중심 부위에는 지지막이 형성되는 것을 확인할 수 있지만, 도 2에 도시된 바와 같이 상기 기판의 주변 부위에는 지지막이 형성되지 않고, 완전히 제거되는 것을 확인할 수 있다.
이와 같이, 종래의 지지막을 갖는 하부 전극의 형성에서는 기판 전면에 걸쳐 지지막이 균일하게 형성되지 못하는 상황이 발생한다. 특히, 상기 지지막이 반드시 필요한 부위에서도 상기 지지막이 제거됨으로서 상기 하부 전극이 상기 지지막에 의해 지지되지 못하고 쓰러지거나 구부러지는 상황이 발생한다.
따라서, 종래의 방법으로 지지막을 갖는 하부 전극을 형성할 경우 지지막의 제거로 인하여 반도체 장치의 전기적 불량이 빈번하게 발생하는 문제점이 있다.
본 발명의 제1 목적은 기판 전면에 걸쳐 균일하게 형성되는 지지막에 의해 지지되는 실린더형 패턴을 갖는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 제2 목적은 기판 전면에 걸쳐 균일하게 형성되는 지지막에 의해 지지되는 하부 전극을 포함하는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법은 기판의 제1 영역 상에는 제1 지지막 패턴을 포함하는 제1 다층 박막 패턴으로 이루어지고, 상기 제1 영역의 기판 표면을 노출시키는 제1 개구부를 갖는 제1 패턴 구조물을 형성하면서 상기 기판의 제2 영역 상에는 제2 지지막 패턴을 포함하는 제2 다층 박막 패턴으로 이루어지고, 상기 제2 영역의 기판 표면을 노출시키는 제2 개구부를 갖는 제2 패턴 구조물을 형성한다. 이어서, 상기 제1 개구부의 측벽과 상기 제1 영역의 노출된 기판의 표면 상에 제1 라인 박막 패턴을 연속적으로 형성하면서 상기 제2 개구부의 측벽과 상기 제2 영역의 노출된 기판의 표면 상에 제2 라인 박막 패턴을 연속적으로 형성한다. 그리고, 제1 식각을 수행하여 상기 제1 지지막 패턴을 제거한 후, 제2 식각을 수행하여 상기 제2 지지막 패턴을 남기면서 상기 제2 다층 박막 패턴을 제거한다. 그 결과, 상기 제1 영역의 기판 상에는 제1 라인 박막 패턴으로 이루어지는 제1 실린더형 패턴이 형성되고, 상기 제2 영역의 기판 상에는 제2 지지막 패턴으로 이루어지는 지지막에 의해 지지되는 상기 제2 라인 박막 패턴으로 이루어지는 제2 실린더형 패턴이 형성된다.
상기 제2 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법은 제1 영역과 제2 영역을 갖는 기판 상에 콘택 플러그를 포함하는 층간 절연막을 형성한 후, 상기 층간 절연막 상에 예비 지지막을 포함하는 다층 박막을 형성한다. 이어서, 상기 예비 지지막을 포함하는 다층 박막을 패터닝한다. 이에 따라, 상기 기판의 제1 영역 상에는 제1 지지막 패턴을 포함하는 제1 다층 박막 패턴으로 이루어지고, 상기 제1 영역의 콘택 플러그 표면을 노출시키는 제1 개구부를 갖는 제1 패턴 구조물이 형성되고, 상기 기판의 제2 영역 상에는 제2 지지막 패턴을 포함하는 제2 다층 박막 패턴으로 이루어지고, 상기 제2 영역의 콘택 플러그 표면을 노출시키는 제2 개구부를 갖는 제2 패턴 구조물이 형성된다. 그 다음에, 상기 제1 패턴 구조물의 상부 표면, 상기 제1 개구부의 측벽, 상기 제1 영역의 노출된 콘택 플러그, 상기 제2 패턴 구조물의 상부 표면, 상기 제2 개구부의 측벽 및 상기 제2 영역의 노출된 콘택 플러그의 표면 상에 도전막을 연속적으로 형성한다. 계속해서, 상기 도전막을 갖는 결과물 상에 희생막을 형성한 후, 상기 제1 패턴 구조물의 표면과 제2 패턴 구조물의 표면이 노출될 때까지 상기 희생막을 제거 하여 상기 도전막의 노드를 분리시킨다. 그 결과, 상기 도전막은 노드가 분리된 도전막 패턴으로 형성된다. 이어서, 제1 식각을 수행하여 상기 제1 패턴 구조물의 제1 지지막 패턴을 제거한 후, 제2 식각을 수행하여 상기 제2 패턴 구조물의 제2 지지막 패턴을 남기면서 상기 제2 다층 박막 패턴과 희생막을 제거한다. 그 결과, 상기 기판의 제1 영역 상에는 상기 도전막 패턴으로 이루어지는 제1 하부 전극이 형성되고, 상기 기판의 제2 영역 상에는 상기 제2 지지막 패턴으로 이루어지는 지지막에 의해 지지되는 도전막 패턴으로 이루어지는 제2 하부 전극이 형성된다.
이와 같이, 본 발명에서는 상기 지지막에 의해 지지되는 하부 전극을 형성할 때 제1 식각과 제2 식각을 순차적으로 수행한다. 특히, 상기 제1 식각에서는 지지막으로 형성하기 위한 제1 지지막 패턴을 고의로 제거한다. 이는, 상기 제1 영역에서는 지지막이 필요없기 때문에 제거하는 것이다. 이와 같이, 본 발명에서는 상기 제1 식각을 수행하여 제1 영역에서의 지지막을 제거한 후, 상기 제2 식각을 수행하여 제2 영역에서의 지지막을 형성한다. 그러므로, 상기 지지막을 형성하기 위한 부위가 줄어들기 때문에 상기 지지막을 형성하기 위한 제2 식각의 수행에서 상기 지지막으로 형성되는 상기 제2 지지막 패턴에 가해지는 손상도 줄어들기 때문이다.
따라서, 본 발명에 의하면 기판 전면에 걸쳐 균일한 두께를 갖는 지지막에 의해 지지되는 하부 전극을 용이하게 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 장치 제조 방법에 대해 상세히 설명한다.
도 3a 내지 도 3i는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 기판(10)을 마련한다. 상기 기판(10)의 예로서는 실리콘 기판, 실리콘-온-인슐레이터(silicon-on-insulator : SOI) 기판 등을 들 수 있다. 그리고, 상기 기판(10)에는 소자 분리를 위한 트랜치 소자 분리막(도시되지 않음)이 형성되는 것이 바람직하고, 상기 기판(10) 상에는 하부 구조물(도시되지 않음)이 형성되는 것이 바람직하다. 특히, 상기 하부 구조물의 예로서는 트랜지스터, 비트 라인 등을 들 수 있다.
그리고, 상기 기판(10) 상에 콘택 플러그(14)를 갖는 층간 절연막(12)을 형성한다. 상기 콘택 플러그(14)는 상기 트랜지스터의 게이트 전극 사이에 형성되는 하부 전극용 랜딩 패드(도시되지 않음)와 연결되는 것이 바람직하다.
도 3b를 참조하면, 상기 콘택 플러그(14)를 갖는 층간 절연막(12) 상에 식각 저지막(16)을 형성한다. 상기 식각 저지막(16)은 질화물을 포함하는 절연 물질로 이루어지는 것이 바람직하다. 따라서, 본 실시예에서는 상기 식각 저지막(16)으로서 약 500Å의 두께를 갖는 실리콘 질화막을 형성한다. 이어서, 상기 식각 저지막(16) 상에 예비 지지막(22)을 포함하는 다층 박막(30)을 형성한다. 특히, 상기 예비 지지막(22)을 포함하는 다층 박막(30)은 실린더형의 구조를 갖는 하부 전극을 형성하기 위한 몰드 역할을 갖는다.
상기 예비 지지막(22)은 상기 다층 박막(30)의 최상부와 최하부 사이에 형성되는 것이 바람직하다. 그렇지만, 상기 예비 지지막(22)은 경우에 따라서 상기 다 층 박막(30)의 최상부 또는 최하부에도 형성될 수 있다. 즉, 상기 예비 지지막(22)은 상기 다층 박막(30)의 어느 부분에도 형성될 수 있는 것이다. 또한, 상기 예비 지지막(22)은 부분적으로 패터닝을 수행하여 예비 지지막 패턴으로도 형성할 수 있다.
상기 예비 지지막(22)은 질화물을 포함하는 절연 물질로 이루어지는 것이 바람직하다. 따라서, 본 실시예에서는 상기 예비 지지막(22)으로서 실리콘 질화막을 형성한다. 그리고, 상기 다층 박막(30)은 산화물을 포함하는 절연 물질로 이루어지는 것이 바람직하다. 따라서, 본 실시예에서는 상기 다층 박막(30)으로서 비피에스지막(BPSG layer), 테오스막(TEOS layer) 등을 형성한다. 특히, 본 실시예에서는 상기 다층 박막(30) 상에 유기 ARC막(anti-reflective coating layer)(26)와 실리콘 산질화막(28)을 더 형성하기도 한다. 상기 유기 ARC막(26)과 실리콘 산질화막(28)을 형성하는 것은 후속 공정으로서 포토레지스트 패턴을 용이하게 형성하기 위함이다.
이에 따라, 본 실시예에서는 상기 식각 저지막(16) 상에 약 12,000Å의 두께를 갖는 비피에스지막(18), 약 5,000Å의 두께를 갖는 하부 테오스막(20), 상기 예비 지지막(22)으로서 약 1,000Å의 두께를 갖는 실리콘 질화막, 약 5,000Å의 두께를 갖는 상부 테오스막(24), 약 5,000Å의 두께를 갖는 유기 ARC막(26) 및 약 600Å의 두께를 갖는 실리콘 산질화막(28)을 순차적으로 형성한다.
도 3c를 참조하면, 상기 실리콘 산질화막 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용한 식각을 수행한다. 상기 식각 은 주로 건식 식각을 수행한다. 그리고, 상기 식각을 수행한 이후에는 상기 포토레지스트 패턴과 상기 식각에 의해 잔류하는 실리콘 산질화막과 유기 ARC막을 완전히 제거한다.
도 3d를 참조하면, 상기 식각을 수행한 결과, 상기 지지막(22)을 포함하는 다층 박막(30)은 제1 패턴 구조물(30a)과 제2 패턴 구조물(30b)로 형성된다. 그리고, 상기 식각 저지막(16)은 식각 저지막 패턴(16a)으로 형성된다.
구체적으로, 상기 제1 패턴 구조물(30a)은 상기 기판(10)의 제1 영역 상에 형성되면서 제1 지지막 패턴(22a)을 포함하는 제1 다층 박막 패턴(30a)으로 이루어지고, 상기 제1 영역의 콘택 플러그(14)를 노출시키는 제1 개구부(34a)를 갖는다. 그리고, 상기 제2 패턴 구조물(30b)은 상기 기판(10)의 제2 영역 상에 형성되면서 제2 지지막 패턴(22b)을 포함하는 제2 다층 박막 패턴(30b)으로 이루어지고, 상기 제2 영역의 콘택 플러그(14)를 노출시키는 제2 개구부(34b)를 갖는다. 보다 구체적으로, 상기 제1 다층 박막 패턴(30a)은 제1 비피에스지막 패턴(18a), 제1 하부 테오스막 패턴(20a), 제1 지지막 패턴(22a) 및 제1 상부 테오스막 패턴(24a)으로 이루어지고, 상기 제2 다층 박막 패턴(30b)은 제2 비피에스지막 패턴(18b), 제2 하부 테오스막 패턴(20b), 제2 지지막 패턴(22b) 및 제2 상부 테오스막 패턴(24b)으로 이루어진다.
특히, 도 4에 도시된 바와 같이, 상기 제1 영역(Ⅰ)은 후속되는 제1 식각을 수행하여 상기 제1 지지막 패턴(22a)을 제거하는 영역으로 정의하고, 상기 제2 영역(Ⅱ)은 후속되는 제2 식각을 수행하여 상기 제2 지지막 패턴(22b)을 지지막으로 형성하는 영역으로 정의한다. 여기서, 도 4는 도 3d의 평면도로서 도 4의 Ⅲ-Ⅲ 선을 자르면 도 3d가 나타난다.
도 3e를 참조하면, 상기 제1 패턴 구조물(30a)의 상부 표면, 상기 제1 개구부(34a)의 측벽, 상기 제1 영역의 노출된 콘택 플러그(14), 상기 제2 패턴 구조물(30b)의 상부 표면, 상기 제2 개구부(34b)의 측벽 및 상기 제2 영역의 노출된 콘택 플러그(14) 상에 라인 박막으로서 도전막(36)을 연속적으로 형성한다. 특히, 상기 도전막(36)은 폴리 실리콘, 금속 또는 금속 질화물로 이루어지는 것이 바람직하다. 따라서, 본 실시예에서는 상기 도전막(36)으로서 폴리 실리콘막을 형성한다.
이어서, 상기 도전막(36)을 갖는 결과물 상에 희생막(38)을 형성한다. 특히, 상기 희생막(38)은 상기 도전막(36)을 갖는 제1 개구부(34a)와 제2 개구부(34b) 내에 충분하게 매립되도록 형성한다. 상기 희생막(38)은 주로 산화물으로 포함하는 절연 물질로 이루어지는 것이 바람직하다. 따라서, 본 실시예에서는 상기 희생막(38)으로서 유에스지막(USG layer)을 형성한다.
도 3f를 참조하면, 상기 제1 패턴 구조물(30a)과 제2 패턴 구조물(30b)의 표면이 노출될 때까지 상기 희생막(38)을 제거한다. 상기 희생막(38)의 제거는 화학기계적 연마 또는 전면 식각 등과 같은 평탄화 공정으로 이루어진다. 이와 같이, 상기 희생막(38)을 상기 제1 패턴 구조물(30a)과 제2 패턴 구조물(30b)의 표면이 노출될 때까지 제거함으로서 상기 도전막(36)은 노드가 분리된 도전막 패턴(36a)으로 형성된다. 특히, 상기 도전막 패턴(36a)을 상기 제1 영역(Ⅰ) 상에 형성되는 제1 도전막 패턴과 상기 제2 영역(Ⅱ) 상에 형성되는 제2 도전막 패턴으로 구분하기 도 한다. 또한, 상기 제1 개구부(34a)와 제2 개구부(34b) 내에는 희생막(38a)이 잔류한다.
도 3g 및 도 5를 참조하면, 상기 도전막 패턴(36a)과 잔류 희생막(38a) 상에 포토레지스트 패턴(40)을 형성한다. 특히, 상기 포토레지스트 패턴(40)은 상기 제1 영역(Ⅰ) 상에 형성된 제1 패턴 구조물(30a)을 노출시키도록 형성한다. 여기서, 도 5는 도 3g의 평면도로서 도 5의 Ⅴ-Ⅴ 선을 자르면 도 3g가 나타난다.
도 3h를 참조하면, 상기 포토레지스트 패턴(40)을 식각 마스크로 사용하는 제1 식각을 수행한다. 특히, 상기 제1 식각은 건식 식각으로 이루어지고, 상기 제1 패턴 구조물(30a)의 제1 지지막 패턴(22a)이 제거될 때까지 수행하거나, 상기 제1 패턴 구조물(30a) 전체가 제거될 때까지 수행한다. 이에 따라, 상기 제1 영역(Ⅰ) 상에는 제1 비피에스지막 패턴(18a)과 제1 하부 테오스막 패턴(20a)이 남을 수도 있다. 여기서, 상기 제1 비피에스지막 패턴(18a)과 제1 하부 테오스막 패턴(20a)이 남을 경우에는 후속되는 제2 식각에서 제거하는 것이 바람직하다. 계속해서, 상기 포토레지스트 패턴(40)을 제거한다.
도 3i 및 도 6을 참조하면, 식각비의 차이를 이용한 제2 식각을 수행한다. 구체적으로, 상기 제2 식각에서는 제2 지지막 패턴(22b)과 산화물을 포함하는 물질로 이루어지는 다층 박막 패턴인 제2 비피에스지막 패턴(18b)과 제2 하부 테오스막(20b) 및 제2 상부 테오스막(24b)과의 식각비 차이를 이용한다. 아울러, 상기 제1 식각에서 상기 제1 비피에스지막 패턴(18a)과 제1 하부 테오스막 패턴(20a)을 제거하지 않은 경우에는 상기 제2 식각에서 상기 제1 비피에스지막 패턴(18a)과 제1 하 부 테오스막 패턴(20a)을 함께 제거한다. 또한, 상기 제2 식각에서는 상기 잔류 희생막(38a)도 함께 제거한다. 특히, 상기 식각비의 차이는 상기 다층 박막 패턴과 잔류 희생막(38a)이 상기 제2 지지막 패턴(22b)보다 적어도 50배 빠르게 조정한다. 따라서, 본 실시예의 상기 제2 식각에서는 HF, NH4F 및 탈이온수를 포함하는 LAL 용액을 사용한다. 이와 같이, 상기 LAL 용액을 사용할 경우 상기 제2 지지막 패턴(22b)은 분당 약 13Å으로 식각이 이루어지고, 상기 제2 비피에스지막 패턴(18b)은 분당 약 700Å으로 식각이 이루어지고, 상기 제2 하부 테오스막 패턴(20a)과 제2 상부 테오스막 패턴(24b)은 약 1,400Å으로 식각이 이루어진다.
이에 따라, 상기 기판(10) 상에는 실린더형의 구조를 갖는 제1 하부 전극(50)과 제2 하부 전극(52)이 형성된다. 구체적으로, 상기 기판(10)의 제1 영역(Ⅰ) 상에는 상기 도전막 패턴(36a)으로 이루어지는 제1 하부 전극(50)이 형성되고, 상기 기판(10)의 제2 영역(Ⅱ) 상에는 상기 제2 지지막 패턴(22b)으로 이루어지는 지지막(42)에 의해 지지되는 도전막 패턴(36a)으로 이루어지는 제2 하부 전극(52)이 형성된다. 여기서, 도 6은 도 3i의 평면도로서 도 6의 Ⅵ-Ⅵ 선을 자르면 도 3i가 나타난다.
그리고, 상기 제1 하부 전극과 제2 하부 전극을 갖는 결과물 상에 유전막과 상부 전극을 순차적으로 형성함으로서 완성된 커패시터를 획득한다.
본 실시예에서는 하부 전극의 형성을 기판 전면에 걸쳐 수행한다. 아울러, 본 실시예에서는 실린더형의 구조를 갖는 하부 전극의 형성에서 식각비의 차이를 이용한 식각 뿐만 아니라 포토레지스트 패턴을 사용한 식각을 부분적으로 수행한다. 그러므로, 상기 식각비의 차이를 이용한 식각을 수행하여도 지지막으로 형성하기 위한 지지막 패턴에 가해지는 손상을 충분하게 줄일 수 있다. 이는, 상기 기판 전면에 걸쳐 상기 식각비 차이를 이용한 식각을 수행하지 않고, 일부 영역에서만 상기 식각비 차이를 이용한 식각을 수행하기 때문으로 판단된다. 또한, 상기 지지막이 줄어들기 때문에 상기 지지막 상에 잔류하는 잔류물을 제거할 때 가해지는 손상도 충분하게 감소된다.
이와 같이, 본 실시예의 방법에 따르면 기판의 중심 부위에 형성되는 지지막의 두께와 기판의 주변 부위에 형성되는 지지막의 두께가 거의 동일하게 형성된다. 즉, 본 실시예에서는 상기 지지막의 두께에 대한 균일도를 충분하게 확보할 수 있다. 또한, 필요한 영역에서는 상기 지지막이 하부 전극을 지지하기 때문에 상기 하부 전극이 쓰러지거나 구부러지는 상황을 충분하게 감소시킬 수 있다.
따라서, 본 발명에 의하면 기판 전면에 걸쳐 충분한 균일도를 갖는 지지막을 형성할 뿐만 아니라 하부 전극이 쓰러지거나 구부러지는 상황을 충분하게 감소시킬 수 있다. 그러므로, 본 발명은 반도체 장치의 전기적 신뢰성을 충분하게 확보할 수 있을 것으로 기대된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있 음을 이해할 수 있을 것이다.

Claims (22)

  1. 기판의 제1 영역 상에는 제1 지지막 패턴을 포함하는 제1 다층 박막 패턴으로 이루어지고, 상기 제1 영역의 기판 표면을 노출시키는 제1 개구부를 갖는 제1 패턴 구조물을 형성하면서 상기 기판의 제2 영역 상에는 제2 지지막 패턴을 포함하는 제2 다층 박막 패턴으로 이루어지고, 상기 제2 영역의 기판 표면을 노출시키는 제2 개구부를 갖는 제2 패턴 구조물을 형성하는 단계;
    상기 제1 개구부의 측벽과 상기 제1 영역의 노출된 기판의 표면 상에 제1 라인 박막 패턴을 연속적으로 형성하면서 상기 제2 개구부의 측벽과 상기 제2 영역의 노출된 기판의 표면 상에 제2 라인 박막 패턴을 연속적으로 형성하는 단계;
    제1 식각을 수행하여 상기 제1 지지막 패턴을 제거하는 단계; 및
    제2 식각을 수행하여 상기 제2 지지막 패턴을 남기면서 상기 제2 다층 박막 패턴을 제거하여 상기 제1 영역의 기판 상에는 제1 라인 박막 패턴으로 이루어지는 제1 실린더형 패턴을 형성하면서 상기 제2 영역의 기판 상에는 제2 지지막 패턴으로 이루어지는 지지막에 의해 지지되는 상기 제2 라인 박막 패턴으로 이루어지는 제2 실린더형 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1 항에 있어서, 상기 제1 지지막 패턴은 상기 제1 다층 박막 패턴의 최상부, 최하부 또는 상기 최상부와 최하부 사이에 형성되고, 상기 제2 지지막 패턴은 상기 제2 다층 박막 패턴의 최상부, 최하부 또는 상기 최상부와 최하부 사이에 형 성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1 항에 있어서, 상기 제1 다층 박막 패턴과 제2 다층 박막 패턴은 산화물을 포함하는 절연 물질로 이루어지고, 상기 제1 지지막 패턴과 제2 지지막 패턴은 질화물을 포함하는 절연 물질로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1 항에 있어서, 상기 제1 라인 박막 패턴과 제2 라인 박막 패턴은 도전 물질로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1 항에 있어서, 상기 제1 라인 박막 패턴과 제2 라인 박막 패턴의 형성은,
    상기 제1 패턴 구조물의 표면과 제1 개구부의 측벽 및 상기 제1 영역의 노출된 기판 표면 상에 제1 라인 박막을 형성하면서 상기 제2 패턴 구조물의 표면과 제2 개구부의 측벽 및 상기 제2 영역의 노출된 기판 표면 상에 제2 라인 박막을 형성하는 단계;
    상기 제1 라인 박막과 제2 라인 박막이 형성된 결과물 상에 희생막을 형성하는 단계; 및
    상기 제1 패턴 구조물의 표면과 제2 패턴 구조물의 표면이 노출될 때까지 상기 희생막을 제거하여 상기 제1 라인 박막과 제2 라인 박막의 노드를 분리시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5 항에 있어서, 상기 희생막은 산화물을 포함하는 절연 물질로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1 항에 있어서, 상기 제1 식각은 포토레지스트 패턴을 식각 마스크로 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1 항에 있어서, 상기 제2 식각은 상기 제2 지지막 패턴과 제2 다층 박막 패턴의 식각비 차이를 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8 항에 있어서, 상기 식각비 차이는 동일한 식각액에 대하여 상기 제2 다층 박막 패턴이 상기 제2 지지막 패턴보다 적어도 50배 빠른 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9 항에 있어서, 상기 식각액은 HF, NH4F 및 탈이온수를 포함하는 LAL 용액인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1 항에 있어서, 상기 제2 식각의 수행에서 상기 제1 패턴 구조물의 제1 다층 박막 패턴이 잔류할 경우 상기 잔류 제1 다층 박막 패턴도 함께 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제1 영역과 제2 영역을 갖는 기판 상에 콘택 플러그를 포함하는 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 예비 지지막을 포함하는 다층 박막을 형성하는 단계;
    상기 예비 지지막을 포함하는 다층 박막을 패터닝하여 상기 기판의 제1 영역 상에는 제1 지지막 패턴을 포함하는 제1 다층 박막 패턴으로 이루어지고, 상기 제1 영역의 콘택 플러그 표면을 노출시키는 제1 개구부를 갖는 제1 패턴 구조물을 형성하면서 상기 기판의 제2 영역 상에는 제2 지지막 패턴을 포함하는 제2 다층 박막 패턴으로 이루어지고, 상기 제2 영역의 콘택 플러그 표면을 노출시키는 제2 개구부를 갖는 제2 패턴 구조물을 형성하는 단계;
    상기 제1 패턴 구조물의 상부 표면, 상기 제1 개구부의 측벽, 상기 제1 영역의 노출된 콘택 플러그, 상기 제2 패턴 구조물의 상부 표면, 상기 제2 개구부의 측벽 및 상기 제2 영역의 노출된 콘택 플러그의 표면 상에 도전막을 연속적으로 형성하는 단계;
    상기 도전막을 갖는 결과물 상에 희생막을 형성하는 단계;
    상기 제1 패턴 구조물의 표면과 제2 패턴 구조물의 표면이 노출될 때까지 상기 희생막을 제거하여 상기 도전막을 노드가 분리된 도전막 패턴으로 형성하는 단계;
    제1 식각을 수행하여 상기 제1 패턴 구조물의 제1 지지막 패턴을 제거하는 단계; 및
    제2 식각을 수행하여 상기 제2 패턴 구조물의 제2 지지막 패턴을 남기면서 상기 제2 다층 박막 패턴과 희생막을 제거하여 상기 기판의 제1 영역 상에는 상기 도전막 패턴으로 이루어지는 제1 하부 전극을 형성하고, 상기 기판의 제2 영역 상에는 상기 제2 지지막 패턴으로 이루어지는 지지막에 의해 지지되는 도전막 패턴으로 이루어지는 제2 하부 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  13. 제12 항에 있어서, 상기 층간 절연막 상에 식각 저지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13 항에 있어서, 상기 식각 저지막은 질화물을 포함하는 절연 물질로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제12 항에 있어서, 상기 예비 지지막은 상기 다층 박막의 최상부, 최하부 또는 상기 최상부와 최하부 사이에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제12 항에 있어서, 상기 예비 지지막은 질화물을 포함하는 절연 물질로 이루어지고, 상기 다층 박막과 희생막은 산화물을 포함하는 절연 물질로 이루어지는 것 을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제12 항에 있어서, 상기 도전막은 폴리 실리콘, 금속 또는 금속 질화물로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제12 항에 있어서, 상기 희생막의 제거는 화학기계적 연마를 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제12 항에 있어서, 상기 제1 식각은 포토레지스트 패턴을 식각 마스크로 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제12 항에 있어서, 상기 제2 식각은 상기 제2 지지막 패턴이 갖는 식각비와 상기 제2 다층 박막 패턴과 희생막이 갖는 식각비의 차이를 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제20 항에 있어서, 상기 식각비의 차이는 동일한 식각에 대하여 상기 제2 다층 박막 패턴과 희생막이 상기 제2 지지막 패턴보다 적어도 50배 빠른 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제12 항에 있어서, 상기 제2 식각의 수행에서 상기 제1 패턴 구조물의 제1 다층 박막 패턴이 잔류할 경우 상기 잔류 제1 다층 박막 패턴도 함께 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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