KR100308187B1 - 디램 셀 제조방법 및 그에 의해 제조된 디램 셀 - Google Patents

디램 셀 제조방법 및 그에 의해 제조된 디램 셀 Download PDF

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Abstract

본 발명은 디램 셀 제조방법 및 그에 의해 제조된 디램 셀을 개시한다. 본 발명은 하나의 공통 드레인 영역을 공유하는 한 쌍의 억세스 트랜지스터들이 2차원적으로 배열된 셀 어레이 영역에 있어서, 공통 드레인 영역의 상부에 보호막 패턴을 형성하고, 각 억세스 트랜지스터의 소오스 영역을 노출시키는 스토리지 노드 홀을 형성한다. 또한, 각 스토리지 홀 내에 소오스 영역과 전기적으로 접속된 스토리지 노드를 형성한다. 각 스토리지 노드 홀은 보호막에 패턴에 대하여 식각 선택비를 갖는 층간절연막을 패터닝하여 형성한다. 따라서, 스토리지 노드 홀이 오정렬에 의해 공통 드레인 영역의 상부에 형성될지라도 공통 드레인 영역은 보호막 패턴에 의해 덮여진다.

Description

디램 셀 제조방법 및 그에 의해 제조된 디램 셀{METHOD FOR FABRICATING DRAM CELL AND DRAM CELL FABRICATED THEREBY}
본 발명은 반도체 기억소자의 제조방법 및 그에 의해 제조된 반도체 기억소자에 관한 것으로, 특히 디램(DRAM) 셀의 제조방법 및 그에 의해 제조된 디램 셀에 관한 것이다.
반도체 기억소자는 크게 휘발성 기억소자 및 비휘발성 기억소자로 분류된다.휘발성 기억소자는 다시 디램 소자와 에스램(SRAM) 소자로 분류된다. 디램소자는 에스램 소자에 비하여 약 4배의 집적도를 가지므로 컴퓨터의 주 메모리 소자로 널리 채택되고 있다. 이러한 디램소자의 단위 셀은 하나의 억세스 트랜지스터와 하나의 셀 커패시터로 구성된다. 셀 커패시터의 특성은 디램소자의 특성에 직접적으로 영향을 미친다. 다시 말해서, 셀 커패시터의 커패시턴스가 클수록 디램소자의 특성, 예컨대 디램소자의 정보유지 특성(data retention characteristic), 저전압 특성(low voltage characteristic) 및 소프트 에러 발생률(soft error rate) 등은 개선된다. 따라서, 고집적 디램소자를 구현하기 위해서는 제한된 면적 내에 일정값 이상의 셀 커패시턴스를 갖는 고성능(high performance) 셀 커패시터를 형성하여야 한다.
Fazan 등에 의해 개시된 미국특허 제5,597,756호는 셀 커패시턴스를 증가시키기 위하여, 스토리지 노드 표면에 반구형 그레인(HSG; hemispherical-grain)을 갖는 실리콘층을 형성하여 스토리지 노드의 표면적을 증가시키는 방법을 보여준다.
또한, 이와사키(Iwasaki)에 의해 개시된 미국특허 제5,907,772호는 억세스 트랜지스터가 형성된 반도체기판 전면에 평탄화된 층간절연막을 형성하고, 상기 층간절연막 상에 억세스 트랜지스터의 소오스 영역과 전기적으로 연결되는 실린더형 스토리지 노드를 형성하는 방법을 보여준다.
도 1 내지 도 5는 종래의 디램 셀을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(21)의 소정영역에 소자분리막(23)을 형성하여활성영역을 한정한다. 상기 활성영역 상에 게이트 산화막(25)을 형성한다. 상기 게이트 산화막(25)이 형성된 반도체기판 전면에 도우핑된 폴리실리콘막 및 실리콘 질화막을 차례로 형성한다. 상기 실리콘질화막 및 폴리실리콘막을 연속적으로 패터닝하여 상기 활성영역을 가로지르는 제1 및 제2 게이트 패턴(30a, 30b)을 형성한다. 여기서, 상기 제1 게이트 패턴(30a)은 제1 폴리실리콘막 패턴(27a) 및 제1 실리콘질화막 패턴(29a)이 차례로 적층된 구조를 갖는다. 이와 마찬가지로, 상기 제2 게이트 패턴(30b)은 제2 폴리실리콘막 패턴(27b) 및 제2 실리콘질화막 패턴(29b)이 차례로 적층된 구조를 갖는다. 상기 제1 및 제2 폴리실리콘막 패턴(27a, 27b)은 각각 서로 이웃한 한 쌍의 억세스 트랜지스터들의 게이트 전극 역할을 한다. 상기 제1 및 제2 게이트 패턴(30a, 30b)이 형성된 반도체기판 전면에 실리콘질화막을 형성하고, 상기 실리콘질화막을 이방성 식각하여 제1 및 제2 게이트 패턴(30a, 30b)의 측벽에 스페이서(31)를 형성한다.
도 2를 참조하면, 상기 스페이서(31)가 형성된 결과물 전면에 절연막(33), 예컨대 CVD 산화막을 형성한다. 상기 절연막(33)을 패터닝하여 상기 제1 게이트 패턴(30a) 양 옆의 활성영역을 노출시킴과 동시에 제2 게이트 패턴(30b) 양 옆의 활성영역을 노출시키는 패드 콘택홀들을 형성한다. 이때, 상기 제1 및 제2 게이트 패턴들(30a, 30b) 사이의 활성영역을 노출시키는 패드 콘택홀은 비트라인 패드 콘택홀에 해당한다. 또한, 상기 비트라인 패드 콘택홀 양 옆의 패드 콘택홀들은 각각 제1 및 제2 스토리지 노드 패드 콘택홀들에 해당한다. 상기 비트라인 패드 콘택홀과 제1 및 제2 스토리지 노드 패드 콘택홀들을 채우는 비트라인 패드(35d)와 제1및 제2 스토리지 노드 패드(35a, 35b)를 형성한다.
도 3을 참조하면, 상기 비트라인 패드(35d)와 제1 및 제2 스토리지 노드 패드들(35a, 35b)이 형성된 결과물 전면에 제1 층간절연막(37), 예컨대 CVD 산화막을 형성한다. 이어서, 상기 제1 층간절연막(37)을 패터닝하여 비트라인 패드(35d)를 노출시키는 비트라인 콘택홀(도시하지 않음)을 형성한다. 상기 비트라인 콘택홀을 덮는 비트라인(도시하지 않음)을 형성한다. 비트라인이 형성된 결과물 전면에 제2 층간절연막(39), 식각 저지막(41) 및 희생 절연막(43)을 차례로 형성한다. 상기 제2 층간절연막(39)은 화학기계적 연마 공정에 의해 평탄화된 CVD 산화막으로 형성하고, 상기 식각 저지막(41)은 산화막에 대하여 식각 선택비를 갖는 실리콘질화막으로 형성한다. 또한, 상기 희생 절연막(43)은 CVD 산화막으로 형성한다.
도 4를 참조하면, 상기 희생 절연막(43), 식각 저지막(41), 제2층간절연막(39) 및 제1 층간절연막(37)을 연속적으로 패터닝하여 상기 제1 및 제2 스토리지 노드 패드들(35a, 35b)을 각각 노출시키는 제1 및 제2 스토리지 노드 홀들(45a, 45b)을 형성한다. 이때, 도 4에 도시된 바와 같이 제1 및 제2 스토리지 노드 홀들(45a, 45b)이 오정렬된 경우에는 상기 비트라인 패드(35d)가 노출될 수 있다. 상기 제1 및 제2 스토리지 노드 홀들(45a, 45b)의 내부에 각각 콘포말한(conformal) 도전층으로 이루어진 제1 및 제2 실린더형 스토리지 노드들(47a, 47b)을 형성한다. 상술한 바와 같이, 제1 및 제2 스토리지 노드 홀들(45a, 45b)이 오정렬된 경우에는 제1 및 제2 스토리지 노드들(47a, 47b)중 어느 하나, 예컨대 제2 스토리지 노드(47b)가 비트라인 패드(35d)와 전기적으로 연결된다.
도 5를 참조하면, 상기 희생절연막(43)을 제거하여 제1 및 제2 실린더형 스토리지 노드들(47a, 47b)의 외측벽(outer sidewall)을 노출시킨다. 이때, 상기 식각저지막(41)에 의해 제2 층간절연막(39)은 노출되지 않는다.
상술한 바와 같이 종래의 기술에 의하면, 스토리지 노드 홀들을 형성하기 위한 사진공정을 실시하는 동안 오정렬이 발생하는 경우에, 스토리지 노드와 비트라인 패드가 서로 전기적으로 연결되는 불량(fail)이 발생한다. 이에 따라, 고집적 디램소자의 오동작이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 스토리지 노드 홀들을 한정하기 위한 사진공정을 실시하는 동안 오정렬이 발생할지라도 비트라인 패드가 노출되는 현상을 방지할 수 있는 디램소자의 셀 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적 디램소자에 적합한 고성능 셀 커패시터의 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 스토리지 노드 홀들을 한정하기 위한 사진공정을 실시하는 동안 발생되는 오정렬관 관계없이 스토리지 노드와 비트라인 패드가 서로 격리된 디램소자의 셀을 제공하는 데 있다.
도 1 내지 도 5는 종래의 디램 셀을 제조하는 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명에 따른 디램 셀을 구현하기 위한 레이아웃도이다.
도 7a 내지 도 12a는 도 6의 Ⅰ-Ⅰ에 따라 본 발명에 따른 디램 셀의 제조방법을 설명하기 위한 단면도들이다.
도 7b 내지 도 12b는 도 6의 Ⅱ-Ⅱ에 따라 본 발명에 따른 디램 셀의 제조방법을 설명하기 위한 단면도들이다.
도 13은 본 발명에 따라 제조된 디램 셀을 설명하기 위한 단면도이다.
상기 기술적 과제 및 다른 기술적 과제를 달성하기 위하여 본 발명은 반도체기판의 소정영역에 하나의 공통 드레인 영역을 공유하는 제1 및 제2 억세스 트랜지스터들을 형성한다. 상기 제1 및 제2 억세스 트랜지스터들이 형성된 결과물 전면에 전면에 제1 층간절연막을 형성한다. 상기 제1 층간절연막 상에 상기 공통 드레인 영역의 상부를 덮는 보호막 패턴을 형성한다. 상기 보호막 패턴은 상기 제1 억세스 트랜지스터의 소오스 영역 및 제2 억세스 트랜지스터의 소오스 영역 상의 제1 층간절연막을 노출시킨다. 또한, 상기 보호막 패턴은 제1 층간절연막에 대하여 식각 선택비를 갖는 물질막으로 형성한다. 상기 보호막 패턴이 형성된 결과물 전면에 제2 층간절연막을 포함하는 절연체막을 형성한다. 상기 제2 층간절연막을 포함하는 절연체막은 제2 층간절연막, 식각 저지막 및 희생절연막을 차례로 적층시키어 형성하는 것이 바람직하다. 상기 제2 층간절연막은 보호막 패턴에 대하여 식각 선택비를 갖는 물질막으로 형성하고, 상기 식각저지막은 희생절연막에 대하여 식각 선택비를 갖는 물질막으로 형성한다. 또한, 상기 제1 및 제2 층간절연막은 동일한 물질막으로 형성하는 것이 바람직하다. 상기 제2 층간절연막을 포함하는 절연체막 및 상기 제1 층간절연막을 연속적으로 패터닝하여 상기 제1 억세스 트랜지스터의 소오스 영역 및 상기 제2 억세스 트랜지스터의 소오스 영역을 각각 노출시키는 제1 스토리지 노드 홀 및 제2 스토리지 노드 홀을 형성한다. 상기 제1 및 제2 스토리지 노드 홀들 내부에 각각 제1 및 제2 스토리지 노드들을 형성한다.
상기 제1 층간절연막, 제2 층간절연막, 및 희생절연막은 실리콘산화막으로 형성하는 것이 바람직하고, 상기 보호막 패턴 및 상기 식각 저지막은 실리콘질화막으로 형성하는 것이 바람직하다.
또한, 상기 보호막 패턴 및 상기 공통 드레인 영역 사이에 상기 공통 드레인영역과 전기적으로 접속된 비트라인 패턴을 형성한다. 이때, 상기 보호막 패턴을 형성하는 방법은 상기 비트라인 패턴이 형성된 결과물 전면에 보호막을 형성하는 공정과, 상기 보호막 상에 상기 공통 드레인 영역의 상부영역을 덮는 포토레지스트 패턴을 형성하는 공정과, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 보호막을 이방성 식각하는 공정을 포함한다. 이에 따라, 상기 공통 드레인 영역 상의 비트라인 패턴을 덮는 보호막 패턴이 형성됨과 동시에 상기 보호막 패턴에 의해 노출되는 비트라인 패턴의 측벽에 스페이서가 형성된다.
상기 비트라인 패턴을 형성하는 방법은 상기 제1 층간절연막의 소정영역을 식각하여 상기 공통 드레인 영역을 노출시키는 비트라인 콘택홀을 형성하는 공정과, 상기 비트라인 콘택홀이 형성된 결과물 전면에 상기 비트라인 콘택홀을 채우는 도전막 및 캐핑막을 차례로 형성하는 공정과, 상기 캐핑막 및 상기 도전막을 연속적으로 패터닝하는 공정을 포함한다. 이에 따라, 비트라인 패턴은 상기 공통 드레인 영역과 전기적으로 접속된 비트라인 및 상기 비트라인 상에 적층된 캐핑막으로 구성된다. 상기 비트라인은 내화성 금속실리사이드막과 같은 도전막으로 형성하고, 상기 캐핑막은 실리콘산화막에 대하여 식각 선택비를 갖는 물질막, 예컨대 실리콘질화막으로 형성한다. 결과적으로, 상기 비트라인은 실리콘질화막으로 형성된 캐핑막 및 스페이서에 의해 둘러싸여지거나 실리콘질화막으로 형성된 캐핑막 및 보호막 패턴에 의해 둘러싸여진다.
이에 더하여, 상기 공통 드레인 영역 및 상기 비트라인 패턴 사이에 비트라인 패드를 형성할 수도 있다. 또한, 이와 마찬가지로, 상기 제1 스토리지 노드 및상기 제1 억세스 트랜지스터의 소오스 영역 사이와 상기 제2 스토리지 노드 및 상기 제2 억세스 트랜지스터의 소오스 영역 사이에 각각 제1 및 제2 스토리지 노드 패드들을 형성할 수도 있다.
상기 제1 및 제2 스토리지 노드 홀들을 형성하는 방법은 상기 제2 층간절연막을 포함하는 절연체막 상에 제1 및 제2 스토리지 노드 홀들을 한정하기 위한 포토레지스트 패턴을 형성하는 공정과, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 층간절연막을 포함하는 절연체막 및 제1 층간절연막을 연속적으로 식각하는 공정을 포함한다. 이때, 상기 제1 및 제2 스토리지 노드 홀들을 한정하기 위한 포토레지스트 패턴이 오정렬되는 경우에 상기 보호막 패턴의 가장자리는 상기 제1 또는 제2 스토리지 노드 홀에 의해 노출된다. 그러나, 상기 공통 드레인 영역, 비트라인 패드 또는 비트라인은 상기 보호막 패턴에 의해 노출되지 않는다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체기판 상에 하나의 공통 드레인 영역을 공유하도록 형성된 제1 및 제2 억세스 트랜지스터들과, 상기 제1 억세스 트랜지스터의 소오스 영역과 전기적으로 접속된 제1 스토리지 노드와, 상기 제2 억세스 트랜지스터의 소오스 영역과 전기적으로 접속된 제2 스토리지 노드와, 상기 각 스토리지 노드 및 상기 공통 드레인 영역 사이에 개재된 보호막 패턴을 포함하는 디램 셀을 제공한다.
상기 공통 드레인 영역 상에는 공통 드레인 영역과 전기적으로 접속된 비트라인 패드를 더 구비할 수 있다. 또한, 상기 제1 억세스 트랜지스터의 소오스 영역 및 제1 스토리지 노드 사이에 개재된 제1 스토리지 노드 패드와, 상기 제2 억세스트랜지스터의 소오스 영역 및 제2 스토리지 노드 사이에 개재된 제2 스토리지 노드 패드를 더 구비할 수도 있다.
바람직하게는, 상기 비트라인 패드 및 상기 보호막 패턴 사이에 상기 비트라인 패드와 전기적으로 접속된 비트라인 패턴을 더 구비한다. 상기 비트라인 패턴은 비트라인 패드와 접속된 비트라인 및 상기 비트라인 상에 적층된 캐핑막으로 구성된다. 상기 비트라인은 내화성 금속 실리사이드막과 같은 도전막으로 형성되고, 상기 캐핑막은 층간절연막으로 널리 사용되는 실리콘산화막에 대하여 식각 선택비를 갖는 물질막, 예컨대 실리콘질화막으로 형성된다.
또한, 상기 보호막 패턴은 상기 캐핑막과 동일한 물질막, 즉 실리콘질화막으로 형성되는 것이 바람직하다. 따라서, 상기 공통 드레인 영역과 전기적으로 접속된 비트라인은 캐핑막 및 보호막 패턴에 의해 완전히 둘러 싸여진다. 또한, 상기 공통 드레인 영역, 이와 전기적으로 접속된 비트라인 패드, 또는 공통 드레인 영역의 상부에 형성된 비트라인은 상기 보호막 패턴에 의해 각 스토리지 노드와 격리된다. 따라서, 각 스토리지 노드가 공통 드레인 영역과 전기적으로 연결되는 현상을 방지할 수 있다.
상술한 바와 같이 본 발명에 따르면, 공통 드레인 영역의 상부에 제1 및 제2 층간절연막에 대하여 식각 선택비를 갖는 보호막 패턴을 형성함으로써, 공통 드레인 영역 또는 이와 전기적으로 접속된 비트라인 패드 또는 비트라인이 제1 및 제2 스토리지 노드 홀들에 의해 노출되는 현상을 방지할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명하기로 한다.
도 6은 본 발명에 따른 디램 셀을 구현하기 위한 셀 레이아웃도의 일부분을 보여준다.
도 6을 참조하면, 한 쌍의 워드라인 패턴, 즉 제1 및 제2 워드라인 패턴들(3a, 3b)은 x축 방향을 따라 반도체기판의 소정영역에 한정된 활성영역(1)을 가로지른다. 상기 제1 및 제2 워드라인 패턴(3a, 3b)에 의해 상기 활성영역은 3부분으로 나뉘어진다. 즉, 상기 제1 및 제2 워드라인 패턴들(3a, 3b) 사이의 활성영역(1)은 공통 드레인 영역(D)에 해당하고, 상기 공통 드레인 영역(D)의 양 옆의 활성영역들(1)은 각각 제1 소오스 영역(S1) 및 제2 소오스 영역(S2)에 해당한다. 상기 제1 워드라인 패턴(3a) 및 그 양 옆의 활성영역들, 즉 공통 드레인 영역(D) 및 제1 소오스 영역(S1)은 제1 억세스 트랜지스터를 구성한다. 이와 마찬가지로, 상기 제2 워드라인 패턴(3b) 및 그 양 옆의 활성영역들, 즉 공통 드레인 영역(D) 및 제2 소오스 영역(S2)은 제2 억세스 트랜지스터를 구성한다.
상기 공통 드레인 영역(D)의 소정영역 상에는 상기 공통 드레인 영역(D)을 노출시키기 위한 비트라인 콘택홀 패턴(5)이 위치한다. 또한, 상기 활성영역(1) 양 옆에는 제1 및 제2 비트라인 패턴들(7a, 7b)이 y축과 평행하게 배치된다. 상기 제1 비트라인 패턴(7a)은 상기 비트라인 콘택 패턴(5)을 통하여 공통 드레인 영역(D)과 전기적으로 연결된다. 이와 마찬가지로, 상기 제2 비트라인 패턴(7b)은 상기 활성영역(1)과 이웃하는 또 다른 활성영역(도시하지 않음)에 한정된 공통 드레인 영역과 전기적으로 연결된다. 결과적으로, 상기 제1 및 제2 비트라인 패턴들(7a, 7b)은상기 제1 및 제2 워드라인 패턴들(3a, 3b)을 가로지른다.
상기 공통 드레인 영역(D)은 보호막 패턴(8)에 의해 덮여진다. 좀 더 구체적으로, 상기 보호막 패턴(8)은 공통 드레인 영역(D)과 겹치는 제1 비트라인 패턴(7a) 상부 뿐만 아니라 상기 공통 드레인 영역(D)과 인접한 제1 및 제2 워드라인 패턴들(3a, 3b)의 상부까지 연장되는 것이 바람직하다. 이때, 제1 및 제2 소오스 영역(S1, S2)은 상기 보호막 패턴(8)에 의해 노출되어야 한다. 상기 제1 소오스 영역(S1) 상에는 제1 소오스 영역(S1)을 노출시키기 위한 제1 스토리지 노드 홀 패턴(9a)이 배치된다. 이와 마찬가지로, 상기 제2 소오스 영역(S2) 상에는 제2 소오스 영역(S2)을 노출시키기 위한 제2 스토리지 노드 홀 패턴(9b)이 배치된다.
도 7a 내지 도 12a 및 도 7b 내지 도 12b는 도 6의 레이아웃도가 그려진 포토마스크들을 사용하여 본 발명에 따른 디램 셀의 제조방법을 설명하기 위한 단면도들이다. 여기서, 도 7a 내지 도 12a는 도 6의 Ⅰ-Ⅰ를 따르는 단면도들이고, 도 7b 내지 도 12b는 도 6의 Ⅱ-Ⅱ를 따르는 단면도들이다.
도 7a 및 도 7b를 참조하면, 반도체기판(51)의 소정영역에 도 6의 활성영역 패턴(1)이 그려진 포토마스크를 사용하여 소자분리막(53)을 형성한다. 상기 소자분리막(53)은 지금까지 잘 알려진 로코스(LOCOS; local oxidation of silicon) 공정 또는 트렌치 소자분리 공정 등으로 형성한다. 상기 소자분리막(53)에 의해 한정된 활성영역 상에 게이트 절연막(55), 예컨대 열산화막을 형성한다. 상기 게이트 절연막(55)이 형성된 결과물 전면에 도전막 및 캐핑막을 차례로 형성한다. 상기 도전막은 폴리실리콘막 또는 폴리사이드막(polycide layer)으로 형성하고, 상기 캐핑막은실리콘산화막에 대한 식각선택비를 갖는 절연체막, 예컨대 실리콘질화막으로 형성한다.
상기 캐핑막 및 도전막을 도 6의 워드라인 패턴들(3a, 3b)이 그려진 포토마스크를 사용하여 연속적으로 패터닝함으로써 활성영역의 상부를 가로지르는 제1 및 제2 게이트 패턴들(60a, 60b)을 형성한다. 상기 제1 게이트 패턴(60a)은 차례로 적층된 제1 게이트 전극(57a) 및 제1 캐핑막 패턴(59a)으로 구성된다. 이와 마찬가지로, 상기 제2 게이트 패턴(60b)은 차례로 적층된 제2 게이트 전극(57b) 및 제2 캐핑막 패턴(59b)으로 구성된다. 상기 각 게이트 전극은 디램 셀의 워드라인 역할을 한다. 상기 제1 및 제2 게이트 패턴들(60a, 60b)이 형성된 결과물 전면에 실리콘산화막에 대하여 식각 선택비를 갖는 절연체막, 바람직하게는 상기 캐핑막과 동일한 실리콘질화막을 형성한다. 상기 절연체막을 이방성 식각하여 제1 및 제2 게이트 패턴들(60a, 60b)의 측벽에 스페이서(61)를 형성한다.
상기 게이트 패턴들(60a, 60b), 스페이서(61) 및 소자분리막(53)을 이온주입 마스크로 사용하여 활성영역에 반도체기판(51)과 다른 도전형의 불순물을 주입하여 불순물 영역들을 형성한다. 여기서, 상기 제1 및 제2 게이트 패턴들(60a, 60b) 사이의 활성영역에 형성된 불순물 영역은 공통 드레인 영역(63d)에 해당한다. 또한, 상기 제1 게이트 패턴(60a)과 인접하고, 상기 공통 드레인 영역(63d)의 반대편에 형성된 불순물 영역은 제1 소오스 영역(63a)에 해당한다. 이와 마찬가지로, 상기 제2 게이트 패턴(60b)과 인접하고, 상기 공통 드레인 영역(63d)의 반대편에 형성된 불순물 영역은 제2 소오스 영역(63b)에 해당한다. 상기 스페이서(61)를 형성하기전에 상기 게이트 패턴들(60a, 60b) 및 소자분리막(53)을 이온주입 마스크로 사용하여 활성영역에 반도체기판(51)과 다른 도전형의 불순물을 1013ion atoms/㎠ 정도의 낮은 도우즈로 주입할 수도 있다. 이때, 상기 공통 드레인 영역(63d), 제1 소오스 영역(63a) 및 제2 소오스 영역(63b)은 모두 엘디디(LDD; lightly doped drain)구조로 형성된다.
상기 제1 게이트 전극(57a), 제1 소오스 영역(63a) 및 공통 드레인 영역(63d)은 제1 억세스 트랜지스터를 구성하고, 상기 제2 게이트 전극(57b), 제2 소오스 영역(63b) 및 공통 드레인 영역(63d)은 제2 억세스 트랜지스터를 구성한다.
도 8a 및 도 8b를 참조하면, 상기 제1 및 제2 억세스 트랜지스터가 형성된 결과물 전면에 절연체막(65)을 형성한다. 상기 절연체막(65)은 상기 캐핑막 패턴들(59a, 59b) 및 스페이서(61)에 대하여 식각 선택비를 갖는 물질막, 예컨대 CVD 실리콘산화막으로 형성하는 것이 바람직하다. 상기 절연체막(65)을 패터닝하여 공통 드레인 영역(63d), 제1 소오스 영역(63a) 및 제2 소오스 영역(63b)을 노출시키는 홀들을 형성한다. 상기 공통 드레인 영역(63d), 제1 소오스 영역(63a) 및 제2 소오스 영역(63b)을 노출시키는 홀들이 형성된 결과물 전면에 상기 홀들을 채우는 도전막을 형성한다. 상기 캐핑막 패턴들(59a, 59b) 및 절연체막(65)이 노출될 때까지 도전막을 평탄화시키어, 상기 공통 드레인 영역(63d), 제1 소오스 영역(63a) 및 제2 소오스 영역(63b) 상에 각각 비트라인 패드(67d), 제1 스토리지 노드 패드(67a) 및 제2 스토리지 노드 패드(67b)를 형성한다. 상기 비트라인 패드(67d),제1 스토리지 노드 패드(67a) 및 제2 스토리지 노드 패드(67b)가 형성된 결과물 전면에 제1 층간절연막(69), 예컨대 CVD 산화막을 형성한다.
도 9a 및 도 9b를 참조하면, 상기 제1 층간절연막(69)을 도 6의 비트라인 콘택 패턴(5)이 그려진 포토마스크를 사용하여 패터닝하여 비트라인 패드(67d)를 노출시키는 비트라인 콘택홀을 형성한다. 상기 비트라인 패드(67d)를 형성하는 공정을 생략하는 경우에는 상기 비트라인 콘택홀은 공통 드레인 영역(63d)을 직접 노출시킨다. 상기 비트라인 콘택홀이 형성된 결과물 전면에 상기 비트라인 콘택홀을 채우는 도전막 및 캐핑막을 차례로 형성한다. 상기 도전막은 폴리실리콘막 또는 내화성 금속 실리사이드막으로 형성하고, 상기 캐핑막은 실리콘산화막에 대하여 식각 선택비를 갖는 물질막, 예컨대 실리콘질화막으로 형성한다.
상기 캐핑막 및 도전막을 도 6의 비트라인 패턴들(7a, 7b)이 그려진 포토마스크를 사용하여 연속적으로 패터닝하여 비트라인 패턴들, 즉 제1 및 제2 비트라인 패턴들(74a, 74b)을 형성한다. 이에 따라, 상기 제1 비트라인 패턴(74a)은 차례로 적층된 제1 비트라인(71a) 및 제1 캐핑막 패턴(73a)으로 구성되고, 상기 제2 비트라인 패턴(74b)은 차례로 적층된 제2 비트라인(71b) 및 제2 캐핑막 패턴(73b)으로 구성된다. 상기 제1 비트라인(71a)은 비트라인 콘택홀을 통하여 비트라인 패드(67d)와 전기적으로 연결된다. 또한, 상기 제2 비트라인(71b)은 상기 제1 및 제2 억세스 트랜지스터들과 이웃하는 다른 제1 및 제2 억세스 트랜지스터들의 공통 드레인 영역 상에 형성된 비트라인 패드(도시하지 않음)와 전기적으로 연결된다.
상기 제1 및 제2 비트라인 패턴들(74a, 74b)이 형성된 결과물 전면에보호막(75)을 형성한다. 상기 보호막(75)은 실리콘산화막에 대하여 식각 선택비를 갖는 절연체막, 예컨대 실리콘질화막으로 형성하는 것이 바람직하다. 상기 보호막(75)이 형성된 결과물 상에 도 6의 보호막 패턴(8)이 그려진 포토마스크를 사용하여 포토레지스트 패턴(77)을 형성한다. 상기 포토레지스트 패턴(77)은 도 6에 보여진 레이아웃도로부터 알 수 있듯이 공통 드레인 영역(63d)의 상부에 형성된다. 여기서, 상기 포토레지스트 패턴(77)은 적어도 각 소오스 영역들(63a, 63b)의 상부가 노출되도록 형성하여야 한다.
도 10a 및 도 10b를 참조하면, 상기 포토레지스트 패턴(77)을 식각 마스크로 사용하여 보호막(75)을 패터닝하여 공통 드레인 영역(63d)의 상부를 덮는 보호막 패턴(75b)를 형성한다. 이에 따라, 공통 드레인 영역(63d)의 상부에 형성된 비트라인 패턴, 즉 제1 비트라인 패턴(74a)의 상부면 및 측벽이 보호막 패턴(75b)에 의해 완전히 덮여진다. 여기서, 상기 보호막(75)을 패터닝하는 공정은 이방성 식각 공정으로 실시하는 것이 바람직하다. 이에 따라, 상기 보호막 패턴(75b)에 의해 노출되는 비트라인 패턴들(74a, 74b)의 측벽에는 보호막 스페이서(75a)가 형성된다. 결과적으로, 각 비트라인은 보호막 패턴에 의해 완전히 덮여지거나 캐핑막 패턴 및 보호막 스페이서에 의해 완전히 덮여진다. 또한, 도 10b에 도시된 바와 같이 공통 드레인 영역(63d) 또는 이와 접속된 비트라인 패드(67d) 역시 상기 보호막 패턴(75b)에 의해 완전히 덮여진다.
상기 보호막 스페이서(75a) 및 보호막 패턴(75b)이 형성된 결과물 전면에 제2 층간절연막을 포함하는 절연체막(84)을 형성한다. 상기 제2 층간절연막을 포함하는 절연체막은 제2 층간절연막(79), 식각저지막(81) 및 희생절연막(83)을 차례로 적층시키어 형성한다. 이때, 상기 제2 층간절연막(79)은 850℃ 내지 900℃의 고온에서 리플로우된 BPSG막을 화학기계적 연마 공정 등으로 평탄화시키어 형성하거나 CVD 산화막을 화학기계적 연마 공정으로 평탄화시키어 형성한다. 또한, 상기 식각저지막(81)은 실리콘산화막에 대하여 식각 선택비를 갖는 절연체막, 예컨대 실리콘질화막으로 형성하고, 상기 희생절연막(83)은 CVD 산화막으로 형성하는 것이 바람직하다.
도 11a 및 도 11b를 참조하면, 상기 희생절연막(83), 식각저지막(81), 제2 층간절연막(79) 및 제1 층간절연막(69)을 도 6의 제1 및 제2 스토리지 노드 홀 패턴들(9a, 9b)이 그려진 포토마스크를 사용하여 연속적으로 패터닝하여 상기 제1 및 제2 스토리지 노드 패드들(63a, 63b)을 노출시키는 제1 및 제2 스토리지 노드 홀들(85a, 85b)을 형성한다. 이때, 상기 보호막 패턴(75b) 및 보호막 스페이서(75a)는 제1 및 제2 층간절연막들(69, 79)에 대하여 식각 선택비를 가지므로 상기 각 비트라인(71a, 71b)이 노출되는 현상을 방지할 수 있다. 특히, 상기 공통 드레인 영역(63d) 또는 비트라인 패드(67d)의 주변에 잔존하는 제1 층간절연막(69)은 상기 보호막 패턴(75b)에 의해 더 이상 식각되지 않는다. 따라서, 상기 제1 및 제2 스토리지 노드 홀들(85a, 85b)을 한정하기 위한 사진공정을 실시하는 동안 오정렬이 발생할지라도, 상기 공통 드레인 영역(63d) 또는 비트라인 패드(67d)가 노출되는 현상을 방지할 수 있다. 상기 제1 및 제2 스토리지 노드 패드들(67a, 67b)을 형성하는 공정을 생략하는 경우에는 상기 제1 및 제2 스토리지노드 홀들(85a, 85b)은 각각 제1 및 제2 소오스 영역들(63a, 63b)을 직접 노출시킨다. 이때, 상기 제1 및 제2 게이트 전극들(57a, 57b)은 캐핑막 패턴들(59a, 59b) 및 스페이서(61)에 의해 덮여진다.
상기 제1 및 제2 스토리지 노드 홀들(85a, 85b)이 형성된 결과물 전면에 콘포말한(conformal) 도전막(87), 예컨대 콘포말한 폴리실리콘막을 형성한다.
도 12a 및 도 12b를 참조하면, 상기 콘포말한 도전막(87)이 형성된 결과물 전면에 상기 제1 및 제2 스토리지 노드 홀들을 채우는 평탄화된 절연체막을 형성한다. 상기 평탄화된 절연체막은 포토레지스트막 또는 단차도포성이 우수한 CVD 산화막으로 형성하는 것이 바람직하다. 상기 희생절연막(83)의 상부면이 노출될 때까지 상기 평탄화된 절연체막 및 콘포말한 도전막(87)을 연속적으로 전면식각하여 제1 및 제2 스토리지 노드 홀들(85a, 85b) 내에 각각 실린더 형태를 갖는 제1 및 제2 스토리지 노드들(87a, 87b)을 형성한다.
상기 노출된 희생절연막(83) 및 상기 제1 및 제2 스토리지 노드들(87a, 87b) 내에 잔존하는 평탄화된 절연체막을 제거하여 제1 및 제2 스토리지 노드들(87a, 87b)의 외측벽 및 내측벽을 노출시킨다. 이때, 상기 제2 층간절연막(79)은 식각 저지막(81)에 의해 더 이상 식각되지 않는다. 제1 및 제2 스토리지 노드들(87a, 87b)의 내측벽 및 외측벽이 노출된 결과물 전면에 유전체막(89) 및 플레이트 전극(91)을 차례로 형성한다.
도 13은 상술한 디램 셀 제조방법에 의해 제조된 디램 셀을 보여주는 단면도이다. 여기서, 도 13은 도 6의 Ⅱ-Ⅱ에 따른 단면도이다.
도 13을 참조하면, 반도체기판(51)의 소정영역에 형성된 소자분리막(53)에 의해 활성영역이 한정된다. 상기 활성영역 상에 서로 이웃한 제1 및 제2 게이트 패턴들(60a, 60b)이 배치된다. 상기 제1 및 제2 게이트 패턴들(60a, 60b) 사이의 활성영역에 공통 드레인 영역(67d)이 형성되고, 상기 공통 드레인 영역(67d)의 양 옆의 활성영역들에 각각 제1 및 제2 소오스 영역들(63a, 63b)이 형성된다. 따라서, 상기 제1 게이트 패턴(60a), 제1 소오스 영역(63a) 및 공통 드레인 영역(67d)은 제1 억세스 트랜지스터를 구성하고, 상기 제2 게이트 패턴(60b), 제2 소오스 영역(63b) 및 공통 드레인 영역(67d)은 제2 억세스 트랜지스터를 구성한다. 상기 각 게이트 패턴(60a, 60b)은 반도체기판(51)과 게이트 절연막(55)에 의해 절연된다. 또한, 상기 각 게이트 패턴(60a, 60b)은 게이트 절연막 상에 차례로 적층된 게이트 전극 및 캐핑막으로 구성된다. 상기 캐핑막은 실리콘산화막에 대하여 식각 선택비를 갖는 물질막, 예컨대 실리콘질화막으로 형성된다. 또한, 상기 각 게이트 패턴(60a, 60b)의 측벽에는 실리콘산화막에 대하여 식각 선택비를 갖는 물질막, 바람직하게는 상기 캐핑막과 동일한 물질막으로 이루어진 스페이서(61)를 구비할 수도 있다. 따라서, 각 게이트 패턴의 게이트 전극은 스페이서 및 캐핑막에 의해 둘러싸여진다.
상기 제1 및 제2 억세스 트랜지스터들의 상부와 상기 소자분리막(53) 상에는 절연체막(65)이 형성된다. 상기 절연체막(65)은 제1 및 제2 소오스 영역들(63a, 63b)을 노출시키는 홀을 구비한다. 상기 절연체막(65) 상에는 제1 층간절연막(69), 제2 층간절연막(79) 및 식각 저지막(81)이 차례로 적층된다. 상기 제1층간절연막(69), 제2 층간절연막(79) 및 식각 저지막(81) 역시 제1 및 제2 소오스 영역들(63a, 63b)을 각각 노출시키는 제1 및 제2 스토리지 노드 홀들을 갖는다. 상기 제1 스토리지 노드 홀 내에는 상기 제1 소오스 영역(63a)과 전기적으로 접속된 제1 스토리지 노드(87a)가 위치한다. 이와 마찬가지로, 상기 제2 스토리지 노드 홀 내에는 상기 제2 소오스 영역(63b)과 전기적으로 접속된 제2 스토리지 노드(87b)가 위치한다. 상기 제1 및 제2 스토리지 노드들(87a, 87b)은 도 13에 도시된 바와 같이 실린더 형태일 수도 있다. 이때, 상기 제1 및 제2 스토리지 노드들(87a, 87b)의 기둥들은 연장되어 상기 식각저지막(81)의 표면보다 높은 것이 바람직하다.
상기 공통 드레인 영역(63d)의 상부에 적층된 제1 층간절연막(69) 및 제2 층간절연막(79) 사이에는 보호막 패턴(75b)이 개재된다. 상기 보호막 패턴(75b)은 제1 및 제2 층간절연막들(69, 79)에 대하여 식각 선택비를 갖는 물질막, 예컨대 실리콘질화막으로 형성하는 것이 바람직하다. 결과적으로, 상기 각 스토리지 노드와 공통 드레인 영역(63d) 사이에 보호막 패턴(75b)이 개재된다. 이에 따라, 제1 및 제2 스토리지 노드 홀들을 한정하기 위한 사진공정을 실시하는 동안 오정렬이 발생할지라도, 상기 공통 드레인 영역(63d)은 상기 보호막 패턴(75b)에 의해 덮여진다.
상기 제1 스토리지 노드(87a) 및 제1 소오스 영역(63a) 사이에는 제1 스토리지 노드 패드(67a)가 개재될 수도 있고, 상기 제2 스토리지 노드(87b) 및 제2 소오스 영역(63b) 사이에는 제2 스토리지 노드 패드(67b)가 개재될 수도 있다. 이와 마찬가지로, 상기 공통 드레인 영역(63d) 및 상기 제1 층간절연막(69) 사이에는 비트라인 패드(67d)가 개재될 수도 있다. 또한, 상기 보호막 패턴(75b) 및 그 아래의제1 층간절연막(69) 사이에는 비트라인 패턴이 개재될 수도 있다. 상기 비트라인 패턴은 비트라인(71a) 및 비트라인(71a) 상에 적층된 캐핑막(73a)으로 구성된다. 상기 비트라인(71a)은 내화성 금속 실리사이드막과 같은 도전막으로 형성되고, 상기 캐핑막(73a)은 실리콘산화막에 대하여 식각 선택비를 갖는 물질막, 예컨대 실리콘질화막으로 형성된다. 상기 비트라인(71a)은 제1 층간절연막(69)의 소정영역을 관통하는 비트라인 콘택홀을 통하여 비트라인 패드(67d)와 전기적으로 연결된다.
상술한 바와 같이 본 발명에 따른 디램 셀은 공통 드레인 영역(63d)의 상부에 형성된 보호막 패턴(75b)을 포함한다. 또한, 상기 보호막 패턴(75b)은 공통 드레인 영역(63d)과 접속된 비트라인 패턴을 완전히 덮는다. 따라서, 각 스토리지 노드(87a, 87b)는 공통 드레인 영역(63d)과 완전히 격리된다.
본 발명은 상기한 실시예들에 한정되지 않고, 당업자의 수준에서 그 변형 및 개량이 가능하다. 예를 들면, 상기 제1 및 제2 스토리지 노드들은 실린더 형태뿐만 아니라 박스형으로 형성할 수도 있다. 또한, 상기 제1 및 제2 스토리지 노드들의 표면에 반구형 그레인을 갖는 실리콘막(HSG silicon layer)을 추가로 형성할 수도 있다.
상술한 바와 같이 본 발명에 따르면, 스토리지 노드 홀을 형성하기 위한 사진공정시 오정렬이 발생할지라도 공통 드레인 영역 또는 비트라인 패드가 노출되는 현상을 방지할 수 있다. 따라서, 스토리지 노드 홀의 폭을 극대화시키어 고집적 디램소자의 셀을 구현하는 것이 가능하다.

Claims (15)

  1. 반도체기판의 소정영역에 하나의 공통 드레인 영역을 공유하는 제1 및 제2 억세스 트랜지스터들을 형성하는 단계;
    상기 제1 및 제2 억세스 트랜지스터들이 형성된 결과물 전면에 제1 층간절연막 및 상기 제1 층간절연막에 대하여 식각 선택비를 갖는 보호막을 차례로 형성하는 단계;
    상기 보호막을 패터닝하여 상기 공통 드레인 영역의 상부를 덮는 보호막 패턴을 형성하는 단계;
    상기 보호막 패턴이 형성된 결과물 전면에 제2 층간절연막을 포함하는 절연체막을 형성하는 단계;
    상기 절연체막 및 상기 제1 층간절연막을 연속적으로 패터닝하여 상기 제1 억세스 트랜지스터의 소오스 영역 및 상기 제2 억세스 트랜지스터의 소오스 영역을 각각 노출시키는 제1 스토리지 노드 홀 및 제2 스토리지 노드 홀을 형성하는 단계; 및
    상기 제1 스토리지 노드 홀 및 상기 제2 스토리지 노드 홀 내에 각각 제1 스토리지 노드 및 제2 스토리지 노드를 형성하는 단계를 포함하는 디램소자의 셀 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 억세스 트랜지스터들을 형성하는 단계는
    상기 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 활성영역의 상부를 가로지르고, 상기 반도체기판과 게이트 절연막에 의해 절연된 제1 및 제2 게이트 패턴을 형성하는 단계;
    상기 제1 및 제2 게이트 패턴의 측벽에 스페이서를 형성하는 단계; 및
    상기 제1 및 제2 게이트 패턴들 사이의 활성영역에 공통 드레인 영역을 형성함과 동시에 상기 공통 드레인 영역의 양 옆의 활성영역에 각각 제1 소오스 영역 및 제2 소오스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 디램소자의 셀 제조방법.
  3. 제 1 항에 있어서,
    상기 보호막 패턴 및 상기 공통 드레인 영역 사이에 상기 공통 드레인 영역과 전기적으로 접속된 비트라인 패턴을 형성하는 단계를 더 구비하는 것을 특징으로 하는 디램소자의 셀 제조방법.
  4. 제 3 항에 있어서,
    상기 보호막 패턴을 형성하는 단계는
    상기 비트라인 패턴이 형성된 결과물 전면에 상기 보호막을 형성하는 단계;
    상기 보호막 상에 상기 공통 드레인 영역의 상부영역을 덮고 상기 소오스 영역들의 상부 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포포레지스트 패턴을 식각 마스크로 사용하여 상기 보호막을 이방성 식각함으로써, 상기 공통 드레인 영역 상의 비트라인 패턴을 덮는 보호막 패턴을 형성함과 동시에 상기 보호막 패턴에 의해 노출되는 비트라인 패턴의 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 디램소자의 셀 제조방법.
  5. 제 3 항에 있어서,
    상기 제1 스토리지 노드 및 상기 제1 억세스 트랜지스터의 소오스 영역 사이에 개재된 제1 스토리지 노드 패드, 상기 제2 스토리지 노드 및 상기 제2 억세스 트랜지스터의 소오스 영역 사이에 개재된 제2 스토리지 노드 패드, 및 상기 공통 드레인 영역 및 상기 비트라인 패턴 사이에 개재된 비트라인 패드를 형성하는 단계를 더 구비하는 것을 특징으로 하는 디램소자의 셀 제조방법.
  6. 제 1 항에 있어서,
    상기 제2 층간절연막을 포함하는 절연체막은 제2 층간절연막, 식각 저지막, 및 희생절연막을 차례로 적층시키어 형성하는 것을 특징으로 하는 디램소자의 셀 제조방법.
  7. 제 6 항에 있어서,
    상기 제1 층간절연막, 상기 제2 층간절연막 및 상기 희생절연막은 실리콘산화막으로 형성하고, 상기 보호막 및 상기 식각저지막은 실리콘질화막으로 형성하는 것을 특징으로 하는 디램소자의 셀 제조방법.
  8. 제 6 항에 있어서,
    상기 제1 및 제2 스토리지 노드들을 형성하는 단계는
    상기 제1 및 제2 스토리지 노드 홀들이 형성된 결과물 전면에 상기 제1 및 제2 스토리지 노드 홀들의 프로파일을 따르는 콘포말한(conformal) 도전층을 형성하는 단계;
    상기 콘포말한 도전층이 형성된 결과물 전면에 상기 제1 및 제2 스토리지 노드 홀들의 내부를 채우는 평탄화된 절연체막을 형성하는 단계; 및
    상기 희생절연막의 상부면이 노출될 때까지 상기 평탄화된 절연체막 및 상기 콘포말한 도전층을 전면식각하여 상기 제1 및 제2 스토리지 노드 콘택홀들 내에 각각 실린더 형태를 갖는 제1 및 제2 스토리지 노드들을 형성하는 단계를 포함하는 것을 특징으로 하는 디램소자의 셀 제조방법.
  9. 제 8 항에 있어서,
    상기 제1 및 제2 스토리지 노드들을 형성하는 단계 후에,
    상기 제1 및 제2 스토리지 노드에 의해 둘러싸여진 평탄화된 절연체막 및 상기 노출된 희생절연막을 제거하여 상기 제1 및 제2 스토리지 노드들의 내측벽 및 외측벽을 노출시키는 단계; 및
    상기 제1 및 제2 스토리지 노드들의 내측벽 및 외측벽이 노출된 결과물 전면에 유전체막 및 플레이트 전극을 차례로 형성하는 단계를 더 구비하는 것을 특징으로 하는 디램소자의 셀 제조방법.
  10. 반도체기판의 소정영역에 형성되고, 하나의 공통 드레인 영역을 공유하는 제1 및 제2 억세스 트랜지스터들;
    상기 제1 억세스 트랜지스터의 소오스 영역 및 상기 제2 억세스 트랜지스터의 소오스 영역과 각각 전기적으로 접속된 제1 스토리지 노드 및 제2 스토리지 노드; 및
    상기 각 스토리지 노드 및 상기 공통 드레인 영역 사이에 개재된 보호막 패턴을 포함하는 디램 셀.
  11. 제 10 항에 있어서,
    상기 공통 드레인 영역 상에 형성된 비트라인 패드, 상기 제1 억세스 트랜지스터의 소오스 영역 및 상기 제1 스토리지 노드 사이에 개재된 제1 스토리지 노드 패드, 및 상기 제2 억세스 트랜지스터의 소오스 영역 및 상기 제2 스토리지 노드 사이에 개재된 제2 스토리지 노드 패드를 더 구비하는 것을 특징으로 하는 디램 셀.
  12. 제 11 항에 있어서,
    상기 비트라인 패드 및 상기 보호막 패턴 사이에 개재되고, 상기 비트라인 패드와 전기적으로 접속된 비트라인 패턴을 더 구비하는 것을 특징으로 하는 디램 셀.
  13. 제 10 항에 있어서,
    상기 보호막 패턴 및 상기 각 억세스 트랜지스터의 게이트 패턴 사이에 개재된 제1 층간절연막을 더 구비하는 것을 특징으로 하는 디램 셀.
  14. 제 13 항에 있어서,
    상기 보호막 패턴은 상기 제1 층간절연막에 대하여 식각 선택비를 갖는 것을 특징으로 하는 디램 셀.
  15. 제 14 항에 있어서,
    상기 제1 층간절연막 및 상기 보호막 패턴은 각각 실리콘 산화막 및 실리콘 질화막으로 형성된 것을 특징으로 하는 디램 셀.
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