KR20060024402A - 강유전성 메모리 장치 - Google Patents

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Abstract

강유전성 메모리 장치는 행렬 형태로 정렬되어 있는 메모리 셀들을 가진 메모리 셀 어레이를 포함한다. 메모리 셀들 각각은 셀 트랜지스터 및 강유전성 커패시터를 포함한다. 강유전성 메모리 장치는 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인 바깥에 정렬되어 있고, 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인으로부터, 메모리 셀 어레이의 비트 라인들간의 피치와 동일한 간격으로 분리되어 있으며, 비트 라인과 동일한 폭을 가진 제 1 더미 비트 라인 및 제 1 더미 비트 라인에 접속되어 있으며, 셀 트랜지스터와 강유전성 커패시터를 포함하는 제 1 더미 메모리 셀을 더 포함한다.
강유전성 메모리 장치, 메모리 셀 어레이, 셀 트랜지스터, 강유전성 커패시터, 비트 라인, 워드 라인, 더미 비트 라인, 피치, 커플링 잡음

Description

강유전성 메모리 장치 {FERROELECTRIC MEMORY DEVICE}
본 발명은 강유전성 커패시터를 사용하는 것에 의해 비휘발성 방식으로 데이터를 저장하는 강유전성 메모리 장치에 관한 것이다.
강유전성 메모리 장치는 2진 데이터를 강유전성 커패시터의 잔류 유전체 분극 강도(intensity of residual dielectric polarization)에 따라 비휘발성 방식으로 저장한다. 통상적인 강유전성 메모리 장치의 메모리 셀은, 예를 들어, DRAM의 경우에서와 같이, 강유전성 커패시터와 트랜지스터를 직렬로 접속하는 것에 의해 구성된다. 그러나, DRAM과는 다르게, 데이터가 강유전성 메모리 장치의 잔류 유전체 분극의 강도에 따라 유지되므로, 신호 전하들을 비트 라인상으로 판독해 내기 위해서는 양극 라인(plate line)을 구동해야 한다. 따라서, 통상적인 강유전성 메모리 장치에서는, 회로를 구동하는 양극 라인이 큰 면적을 가져야 한다.
상기 문제에 대처하기 위해, 회로를 구동하는 양극 라인의 면적을 감소시킬 수 있는 강유전성 메모리 장치의 셀 어레이 시스템이 Takashima 등에 의해 제안되어 왔다(D. Takashima et al., "High-density chain ferroelectric random memory(CFRAM)" in Proc. VSLI Symp., June 1997, pp. 83-84). 상기 셀 어레이 시스템에서, 메모리 셀은 강유전성 커패시터의 양단들을 셀 트랜지스터의 소스 및 드 레인에 개별적으로 접속하는 것에 의해 구성되고, 상술된 것과 동일한 구성을 가진 복수개 메모리 셀들을 직렬로 접속하여 메모리 셀 블록을 구성한다. 예를 들어, 직렬 접속된 TC 유닛형 강유전성 RAM(series connected TC unit type ferroelectric RAM)에서는, 회로를 구동하는 양극 라인이 8개의 메모리 셀들에 의해 공통적으로 사용될 수 있으므로, 메모리 셀 어레이가 높은 집적도로 집적될 수 있다.
예를 들어, 상기 구성을 가진 직렬 접속된 TC 유닛형 강유전성 RAM에서는, 메모리 셀 어레이 외부로부터의 잡음 발생을 방지하기 위해, 메모리 셀 어레이 바깥에 더미 비트 라인을 배치하고, 더미 비트 라인을 그라운드 전위로 고정시키는 것에 의해, 더미 비트 라인을 차폐 라인(shield line)으로 사용한다.
또한, 메모리 셀 어레이 단부상의 비트 라인에 대한 용량성 커플링을 보상하기 위해 메모리 셀 어레이 바깥에 더미 비트 라인이 정렬되어 있는 강유전성 메모리 장치가 제안되어 왔다(Jpn. Pat. Appln. KOKAI Publication 10-200061).
메모리 셀 어레이에 정렬되어 있는 비트 라인상으로 판독되는 데이터가 감지될 때, 배선들간의 기생 용량에 의해 야기되는 (이하에서, 커플링 잡음이라고 하는) 잡음의 영향이 발생한다는 것이 주지되어 있다. 2개의 비트 라인들이 동일한 피치를 가진 비트 라인의 양측상에 정렬되어 있을 경우 그리고 2개 비트 라인들 중 하나로부터 비트 라인에 부여되는 커플링 잡음량이 δ라면, 나머지 비트 라인으로부터 부여되는 커플링 잡음(δ)을 고려하는 것에 의해 2δ의 커플링 잡음량이 발생한다.
그러나, 비트 라인이 메모리 셀 어레이의 단부상에 정렬되어 있을 경우에는, 그라운드 전위에 고정되어 있는 더미 비트 라인으로부터 비트 라인으로 커플링 잡음이 부여되지 않는다. 따라서, 일 비트 라인으로부터의 커플링 잡음(δ)만이 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인에 부여된다. 예를 들어, 2T2C(two transistor-two capacitor) 시스템에서 데이터가 감지될 경우, 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인상으로 "1"이 판독되며 인접한 비트 라인상으로 "0"이 판독된다면, 판독 전위들간의 차이는 δ만큼 감소되고, 그에 따라, 감지 마진도 δ만큼 감소된다.
따라서, 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인들간의 커플링 잡음의 불균형으로 인해 감지 마진이 감소되고, 보유 특성이 열화되며, 수율이 저하되는 문제가 발생한다.
<발명의 개시>
본 발명의 일 태양에 따른 강유전성 메모리 장치는 행렬 형태로 정렬되어 있는 복수개의 메모리 셀들을 가진 메모리 셀 어레이를 포함한다. 메모리 셀들 각각은 셀 트랜지스터 및 강유전성 커패시터를 포함하는데, 셀 트랜지스터의 소스 및 드레인 영역들 중 하나는 비트 라인들 중 대응되는 하나에 전기적으로 접속되어 있고, 셀 트랜지스터의 게이트는 워드 라인들 중 대응되는 하나에 전기적으로 접속되어 있으며, 셀 트랜지스터의 소스 및 드레인 영역들 중 나머지 하나는 강유전성 커패시터의 일 전극에 전기적으로 접속되어 있고, 강유전성 커패시터의 나머지 전극은 양극 라인들 중 대응되는 하나에 전기적으로 접속되어 있다. 이것은, 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인 바깥에 정렬되어 있고, 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인으로부터, 메모리 셀 어레이에서의 비트 라인들간의 피치와 동일한 간격으로 분리되어 있으며, 비트 라인과 동일한 폭을 가진 제 1 더미 비트 라인 및 제 1 더미 비트 라인에 전기적으로 접속되어 있으며, 셀 트랜지스터 및 강유전체를 포함하는 제 1 더미 메모리 셀을 더 포함한다.
본 발명의 다른 태양에 따른 강유전성 메모리 장치는 행렬 형태로 정렬되어 있는 복수개 메모리 셀들을 가진 제 1 메모리 셀 어레이를 포함한다. 메모리 셀들 각각은 셀 트랜지스터 및 강유전성 커패시터를 포함하는데, 셀 트랜지스터의 소스 및 드레인 영역들 중 하나는 비트 라인들 중 대응되는 하나에 전기적으로 접속되어 있고, 셀 트랜지스터의 게이트는 워드 라인들 중 대응되는 하나에 전기적으로 접속되어 있으며, 셀 트랜지스터의 소스 및 드레인 영역들 중 나머지 하나는 강유전성 커패시터의 일 전극에 전기적으로 접속되어 있고, 강유전성 커패시터의 나머지 전극은 양극 라인들 중 대응되는 하나에 전기적으로 접속되어 있다. 이것은, 제 1 메모리 셀 어레이에 인접하게 정렬되어, 제 1 메모리 셀 어레이에 전기적으로 접속되어 있는 비트 라인들을 공통적으로 사용하며, 제 1 메모리 셀 어레이와 동일한 구조를 가진 제 2 메모리 셀 어레이를 포함한다. 또한, 이것은, 제 1 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인 바깥에 정렬되어 있고, 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인으로부터, 메모리 셀 어레이에서의 비트 라인들간의 피치와 동일한 간격으로 분리되어 있으며, 비트 라인과 동일한 폭을 가진 제 1 더미 비트 라인 및 제 1 더미 비트 라인에 전기적으로 접속되어 있으며, 셀 트랜지스터 및 강유전체를 포함하는 제 1 더미 메모리 셀을 포함한다. 이것은, 제 2 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인 바깥에 정렬되어 있고, 제 2 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인으로부터 그 간격으로 분리되어 있으며, 비트 라인과 동일한 폭을 가진 제 2 더미 비트 라인 및 제 2 더미 비트 라인에 전기적으로 접속되어 있으며, 셀 트랜지스터 및 강유전체를 포함하는 제 2 더미 메모리 셀을 포함한다.
본 발명의 또 다른 태양에 따른 강유전성 메모리 장치는 행렬 형태로 정렬되어 있는 복수개 메모리 셀들을 가진 메모리 셀 어레이를 포함한다. 메모리 셀들 각각은 셀 트랜지스터 및 강유전성 커패시터를 포함하는데, 셀 트랜지스터의 소스 및 드레인 영역들 중 하나는 비트 라인들 중 대응되는 하나에 전기적으로 접속되어 있고, 셀 트랜지스터의 게이트는 워드 라인들 중 대응되는 하나에 전기적으로 접속되어 있으며, 셀 트랜지스터의 소스 및 드레인 영역들 중 나머지 하나는 강유전성 커패시터의 일 전극에 전기적으로 접속되어 있고, 강유전성 커패시터의 나머지 전극은 양극 라인들 중 대응되는 하나에 전기적으로 접속되어 있다. 또한, 이것은, 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인 바깥에 정렬되어 있는 더미 비트 라인, 일 전극이 더미 비트 라인에 전기적으로 접속되어 있는 커패시터, 및 커패시터의 나머지 전극에 전기적으로 접속되어 있는 출력 터미널과 양극 라인들에 전기적으로 접속되어, 각각, 양극 라인들의 구동을 검출하는 입력 터미널들을 가진 더미 비트 라인 구동 회로를 포함한다.
도면의 간단한 설명
도 1은 본 발명의 제 1 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM을 구성하는 메모리 셀 블록(memory cell block;MCB)을 나타내는 회로도이다.
도 2는 도 1에 나타낸 MCB의 2T2C 시스템에서의 동작 타이밍도이다.
도 3은 도 1에 나타낸 MCB의 1T1C 시스템에서의 동작 타이밍도이다.
도 4는 본 발명의 제 1 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다.
도 5는 도 4에 나타낸 직렬 접속된 TC 유닛형 강유전성 RAM의 2T2C 시스템에서의 개개 비트 라인들간의 기생 용량들(Cbb)과 기생 용량(Cbb)에 의해 발생되는 커플링 잡음(δ)의 일례를 나타내는 도면이다.
도 6은 도 4에 나타낸 직렬 접속된 TC 유닛형 강유전성 RAM의 1T1C 시스템에서의 개개 비트 라인들간의 기생 용량들(Cbb)과 기생 용량(Cbb)에 의해 발생되는 커플링 잡음(δ)의 일례를 나타내는 도면이다.
도 7은 도 4에 나타낸 직렬 접속된 TC 유닛형 강유전성 RAM의 1T1C 시스템에서의 개개 비트 라인들간의 기생 용량들(Cbb)과 기생 용량(Cbb)에 의해 발생되는 커플링 잡음(δ)의 다른 예를 나타내는 도면이다.
도 8은 본 발명의 제 2 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다.
도 9는 본 발명의 제 3 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다.
도 10은 도 9에 나타낸 직렬 접속된 TC 유닛형 강유전성 RAM의 변형을 나타 내는 개략적인 회로도이다.
도 11은 본 발명의 제 4 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다.
도 12는 본 발명의 제 5 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다.
도 13은 본 발명의 제 6 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분을 나타내는 평면도이다.
도 14는 도 13의 14-14' 라인에 따라 취해진 단면도이다.
도 15는 도 13에 나타낸 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다.
도 16은 본 발명의 제 7 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다.
도 17은 다른 일례의 강유전성 메모리 장치에 대한 주요 부분을 나타내는 도면이다.
이제는, 첨부 도면들을 참조하여 본 발명의 실시예들을 설명할 것이다. 다음 설명에서, 동일한 펑크션 및 구성을 가진 구성 요소들은 동일한 참조 기호들로써 지시될 것이고 반복되는 설명은 필요한 경우에만 이루어질 것이다.
(제 1 실시예)
도 1은, 본 발명의 제 1 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM 을 구성하는 메모리 셀 블록들(MCB)을 나타내는 회로도이다.
메모리 셀(MC)은 강유전성 커패시터(C)와 셀 트랜지스터(T)를 병렬로 접속하는 것에 의해 구성된다. 메모리 셀 블록(MCB)은, 예를 들어, 메모리 셀(MC)과 동일한 구조를 가진 8개의 메모리 셀들을 전기적으로 직렬 접속하는 것에 의해 구성된다. 도 1에는, 한 쌍의 비트 라인들(BL, /BL)에, 각각, 전기적으로 접속되어 있는 2개의 메모리 블록들(MCBO, MCB1)이 도시되어 있다. "전기적으로 접속되어 있는"이라는 어구가 다음에서는 "접속되어 있는"으로써 대체된다.
메모리 블록들(MCBO, MCB1)의 한쪽 단들은, 각각, 블록 선택 트랜지스터들(BSTO, BST1)을 경유하여 비트 라인들(BL, /BL)에 접속되어 있다. 메모리 블록들(MCBO, MCB1)의 다른 단들은, 각각, 양극 라인들(PL, /PL)에 접속되어 있다. 각 메모리 셀 블록(MCB)의 셀 트랜지스터(T)의 게이트는 워드 라인들(WLO 내지 WL7) 중 대응되는 하나에 접속되어 있다. 블록 선택 트랜지스터들(BSTO, BST1)의 게이트들은, 각각, 블록 선택 신호 라인들(BSLO, BSL1)에 접속되어 있다.
2개의 시스템들, 즉, 2개의 셀 트랜지스터들과 2개의 강유전성 커패시터들을 사용하는 것에 의해 1-비트 데이터를 보유하는 2T2C 시스템 및 1개의 셀 트랜지스터와 1개의 강유전성 커패시터를 사용하는 것에 의해 1-비트 데이터를 보유하는 1T1C 시스템이 강유전성 메모리 장치의 데이터 보유 시스템으로서 제공된다. 도 1에 나타낸 직렬 접속된 TC 유닛형 강유전성 RAM은, 2T2C 시스템 및 1T1C 시스템 모두가 공통적으로 적용될 수 있는 구성을 가지고 있다.
1T1C 시스템에서, 기준 전압을 발생시키는 기준 전압 발생 회로(RVG)는 더미 워드 트랜지스터들(DWT1, DWT2) 및 기준 커패시터(RC)를 포함한다. 기준 커패시터(RC)의 전극들 중 하나는 더미 양극 라인(DPL)에 접속되어 있다. 기준 커패시터(RC)의 다른 전극은 더미 워드 트랜지스터들(DWT1, DWT2)의 소스들/드레인들에 접속되어 있다. 더미 워드 트랜지스터(DWT1)의 드레인/소스는 비트 라인(/BL)에 접속되어 있다. 더미 워드 트랜지스터(DWT2)의 드레인/소스는 비트 라인(BL)에 접속되어 있다. 더미 워드 트랜지스터(DWT1)의 게이트는 더미 워드 라인(DWL1)에 접속되어 있다. 더미 워드 트랜지스터(DWT2)의 게이트는 더미 워드 라인(DWL2)에 접속되어 있다.
비트 라인들(BL, /BL)은, 판독된 데이터를 감지하고 증폭하는 감지 증폭기 회로(SA;sense amplifier circuit)에 접속되어 있다.
도 2는 상기 구성을 갖춘 메모리 셀 블록(MCB)의 2T2C 시스템에서의 동작 타이밍도이다. 메모리 셀(MC)은, 강유전성 커패시터(C)의 잔류 유전체 분극이 양인 상태를 데이터 "1"로서 저장하고 그것의 잔류 유전체 분극이 음인 상태를 데이터 "0"으로 저장한다고 가정된다. 대기시에, 모든 워드 라인들(WL)은 "H"로 유지되고, 블록 선택 신호 라인들(BSLO, BSL1)은 "L"로 유지되며, 비트 라인들(BL, /BL)과 양극 라인들(PL, /PL)은 VSS(그라운드 전위)로 유지된다. 이때, 강유전성 커패시터(C)의 2개 터미널들은, 데이터를 안정하게 보유하기 위해 ON 상태로 설정되어 있는 셀 트랜지스터에 의해 단락된다.
활성시에, 예를 들어, 워드 라인(WL2)을 사용하는 것에 의해 비트 라인(BL)쪽의 메모리 셀(MC)이 선택되면, 비트 라인(BL)은 전기적 부동 상태로 설정되고, 워드 라인(WL2)은 "L"로 설정되며, 블록 선택 신호 라인(BSLO)은 "H"로 설정되고, 양극 라인(PL)은 VSS(그라운드 전위)에서 VAA(양 전위)로 상승된다. 그 결과, 선택된 메모리 셀(MC)의 강유전성 커패시터(C)에 전압이 인가되고 데이터("0", "1")에 따라 비트 라인(BL)상으로 신호 전압이 판독된다. 이 경우, 비트 라인(BL)측의 메모리 셀(MC)에 저장되어 있는 데이터에 대해 상보적인 데이터가 워드 라인(WL2)에 의해 선택되는 비트 라인(/BL)의 메모리 셀(MC)에 저장된다. 따라서, 블록 선택 신호 라인(BSL1)을 "H"로 설정하는 것에 의해, 상술된 바와 동일한 방식으로, 데이터("0", "1")에 따라 비트 라인(/BL)상으로 신호 전압이 판독된다.
비트 라인들(BL, /BL)상으로 판독된 신호 전압들은 서로 비교되는데, 비교되는 데이터는 활성화되어 있는 감지 증폭기 회로(SA)에 의해 증폭되어 데이터("0", "1")가 감지된다. 이후에, 감지 증폭기 회로(SA)는 비활성화되고 판독된 데이터는 재기입된다.
판독 및 재기입 동작들에서, 데이터가 "1"일 경우에는 파괴 판독 동작이 수행되고 데이터가 "0"일 경우에는 비파괴 판독 동작이 수행된다. 즉, 데이터가 "1"일 경우에는, 강유전성 커패시터의 잔류 유전체 분극량이 양극 라인으로부터의 양 전압 인가에 의해 크게 감소되고 분극의 반전이 발생한다. 그 다음, 양극 라인 전압이 판독 동작 이후에 저하되면, 비트 라인은 판독 데이터에 의해 높은 전위로 설정되어 있으므로, 데이터를 재기입하기 위해 판독시의 전압에 반대되는 전압이 강유전성 커패시터에 인가된다. 데이터가 "0"일 경우, 양극 라인 전압으로 인한 분극의 반전이 발생하지 않고, 판독 동작 이후에 반대 전압이 인가되지 않으며, 원래 부터의 음의 잔류 유전체 분극 상태데이터가 재기입된다.
도 3은 도 1에 나타낸 메모리 셀 블록(MCB)의 1T1C 시스템에서의 동작 타이밍도이다.
활성시에, 예를 들어, 워드 라인(WL2)을 사용하는 것에 의해 비트 라인(BL)쪽의 메모리 셀(MC)이 선택되면, 비트 라인(BL)은 전기적 부동 상태(electrically floating state)로 설정되고, 워드 라인(WL2)은 "L"로 설정되며, 블록 선택 신호 라인(BSLO)은 "H"로 설정되고, 양극 라인(PL)은 VSS(그라운드 전위)에서 VAA(양 전위)로 상승된다. 또한, 더미 워드 라인(DWL1)은 "H"로 설정되고, 비트 라인(/BL)에는 기준 전압이 인가된다.
비트 라인(BL)상으로 판독된 신호 전압은 기준 전압과 비교되고, 비교되는 데이터는 활성화되어 있는 감지 증폭기 회로(SA)에 의해 증폭되어 데이터("0", "1")가 감지된다.
도 4는 본 발명의 제 1 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다.
도 1에 나타낸 메모리 셀 블록들(MCBO, MCB1)과 동일한 구성을 가진 복수개 메모리 셀 블록들이 정렬되어 메모리 셀 어레이(MCA)를 구성한다.
비트 라인들(BLO, /BLO)은 데이터 선택 트랜지스터들(DSTO, DST1)을 경유하여 데이터 라인들(DQO, /DQO)에 접속되어 있다. 데이터 선택 트랜지스터들(DSTO, DST1)의 게이트들은 (나타내지 않은) 컬럼 디코더(CD)에 접속되어 있고, 데이터 라인들(DQO, /DQO)을 경유하여 데이터를 출력하기 위해 거기에는 컬럼 선택 신호 라 인(CSLO)을 경유하여 컬럼 선택 신호가 인가된다.
더미 비트 라인들(DummyBL 및 Dummy/BL)은 각각 메모리 셀 어레이(MCA) 바깥에 정렬되어 있고, 메모리 셀 어레이(MCA)의 단부상에 정렬되어 있는 비트 라인(BL0)으로부터, 메모리 셀 어레이(MCA)의 쌍을 이루고 있는 비트 라인들간의 피치와 동일한 간격으로 분리되어 있다. 더미 비트 라인들(DummyBL 및 Dummy/BL)은 각각 메모리 셀 어레이(MCA)의 비트 라인과 동일한 폭을 가진다. 개개의 더미 비트 라인들(DummyBL, Dummy/BL)에는 메모리 셀 블록들(MCB)이 접속되어 있고, 기준 전압 발생 회로(RVG)와 감지 증폭기 회로(SA)가 접속되어 있다. 또한, 데이터 라인들과 컬럼 게이트는 더미 비트 라인들(DummyBL, Dummy/BL)에 접속되어 있지 않다.
다음에서는, 상기 구성을 가진 직렬 접속된 TC 유닛형 강유전성 RAM의 2T2C 시스템 동작이 설명된다. 도 5는 개개 비트 라인들간의 기생 용량들(Cbb) 및 기생 용량(Cbb)에 의해 초래되는 커플링 잡음(δ)을 나타내는 도면이다.
워드 라인(WLn)에 접속되어 있는 메모리 셀(MC)에 저장되어 있는 데이터를 판독해 내기 위해, 양극 라인들(PL, /PL)에 전위(VAA;양 전위)가 인가된다. 예를 들어, 데이터 "1"이 더미 비트 라인(DummyBL) 및 비트 라인들(BLO, BL1)상으로 판독된다고 가정한다. 2T2C 시스템의 경우에서는, 데이터 "0"가 더미 비트 라인(Dummy/BL) 및 비트 라인들(/BLO, /BL1)상으로 판독된다.
VAA(양 전위)가 양극 라인들(PL, /PL)로 인가되고 데이터가 개개 비트 라인들상으로 판독된다면, 개개 비트 라인들간에 존재하는 기생 용량들(Cbb)로 인해, 개개 비트 라인들상에 순간적으로 커플링 잡음들(δ)이 초래된다. 비트 라인 (/BLO)은 인접한 비트 라인들(BLO 및 BL1)로부터 2δ의 커플링 잡음을 수신한다. 또한, 더미 비트 라인들(DummyBL, Dummy/BL)이 제공되므로, 메모리 셀 어레이(MCA)의 단부상에 배치되어 있는 비트 라인(BLO) 또한 인접한 더미 비트 라인(Dummy/BL) 및 비트 라인(/BLO)으로부터 2δ의 커플링 잡음을 수신한다.
그 결과, 쌍을 이루고 있는 비트 라인들(BLO, /BLO)로부터 판독된 데이터가 감지 증폭기 회로(SA)에 의해 감지될 때, 비트 라인(BL0)의 데이터 "1" 및 비트 라인(/BL0)의 데이터 "0"에 대한 판독 전위들 모두는 2δ만큼 증가된다. 따라서, 메모리 셀 어레이(MCA)의 비트 라인들의 경우에서와 같이, 비트 라인(BL0)에서는 커플링 잡음의 불균형이 발생하지 않을 것이다.
도 6은 1T1C 시스템의 개개 비트 라인들간의 기생 용량들(Cbb)과 기생 용량(Cbb)에 의해 초래되는 커플링 잡음(δ)의 일례를 나타내는 도면이다.
예를 들어, 더미 비트 라인(DummyBL) 및 비트 라인들(BLO, BL1)상으로 데이터 "1"이 판독된다고 가정한다. 1T1C 시스템의 경우, 기준 전압(RV)이 더미 비트 라인(Dummy/BL) 및 비트 라인들(/BLO, /BL1)로 인가된다. 양극 라인들(PL, /PL)로 VAA(양 전위)가 인가되면, 개개 비트 라인들간에 존재하는 기생 용량들(Cbb)로 인해 개개 비트 라인들상에 순간적으로 커플링 잡음들(δ)이 초래된다. 따라서, 2T2C 시스템의 경우에서와 같이, 메모리 셀 어레이(MCA)의 단부상에 배치된 비트 라인(BLO)은 인접한 더미 비트 라인(Dummy/BL) 및 비트 라인(/BLO)으로부터 2δ의 커플링 잡음을 수신한다.
다음으로는, 1T1C 시스템에서, 예를 들어, 데이터 "0"가 더미 비트 라인 (Dummy/BL) 및 비트 라인들(/BLO, /BL1)상으로 판독된다고 가정한다. 도 7은 상기 경우에서의 개개 비트 라인들간의 기생 용량들(Cbb) 및 기생 용량(Cbb)에 의해 초래되는 커플링 잡음(δ)을 나타내는 도면이다.
1T1C 시스템의 경우, 더미 비트 라인(Dummy/BL) 및 비트 라인들(/BLO, /BL1)상으로 "0" 데이터가 판독되면, 더미 비트 라인(DummyBL) 및 비트 라인들(BLO, BL1)로 기준 전압(RV)이 인가된다. 양극 라인들(PL, /PL)에 VAA(양 전위)가 인가되면, 개개 비트 라인들간에 존재하는 기생 용량들(Cbb)로 인해 개개 비트 라인들상에 순간적으로 커플링 잡음들(δ)이 초래된다. 따라서, 2T2C 시스템의 경우에서와 같이, 메모리 셀 어레이(MCA)의 단부상에 배치되어 있는 비트 라인(BLO)은 인접한 더미 비트 라인(Dummy/BL) 및 비트 라인(/BLO)으로부터 2δ의 커플링 잡음을 수신한다.
상술된 바와 같이, 본 실시예에서, 더미 비트 라인들(DummyBL 및 Dummy/BL)은 메모리 셀 어레이(MCA)의 단부상에 배치되어 있는 비트 라인(BL0) 바깥에 정렬되어 있으며, 그로부터 메모리 셀 어레이(MCA)에서 쌍을 이루고 있는 비트 라인들간의 피치와 동일한 간격으로 떨어져 있다. 더미 비트 라인들(DummyBL 및 Dummy/BL)은 각각 메모리 셀 어레이(MCA)의 비트 라인과 동일한 폭을 가진다. 또한, 더미 비트 라인들(DummyBL, Dummy/BL)에는 감지 증폭기 회로(SA)가 접속되어 있고, 데이터 라인들은 더미 비트 라인들에 접속되어 있지 않다.
따라서, 본 실시예에 따르면, 메모리 셀 어레이(MCA)의 단부상에 배치되어 있는 비트 라인에서 발생하는 커플링 잡음의 불균형이 억제될 수 있다. 따라서, 감지 증폭기 회로(SA)의 감지 마진(sense margin) 감소가 방지될 수 있어 데이터가 정확하게 감지될 수 있다.
또한, 감지 증폭기 회로(SA)가 더미 비트 라인들(DummyBL, Dummy/BL)에 접속되어 있으므로, 메모리 셀 어레이(MCA)의 비트 라인들에 대한 것과 동일한 동작이 획득될 수 있다. 따라서, 메모리 셀 어레이(MCA)의 다른 비트 라인에서 발생하는 것과 동일한 커플링 잡음이 비트 라인(BLO)에 초래될 수 있다.
또한, 데이터 라인들(DQ)이 더미 비트 라인들(DummyBL, Dummy/BL)에 접속되어 있지 않으므로, 외부 회로가 생략될 수 있고 회로 공간이 축소될 수 있다.
(제 2 실시예)
본 발명의 제 2 실시예에서는, 쌍을 이루고 있는 더미 비트 라인들이 메모리 셀 어레이(MCA)의 바깥에 정렬되어 있고, VSS(그라운드 전위)에 접속되어 있는 더미 비트 라인이 쌍을 이루고 있는 더미 비트 라인들 바깥에 추가적으로 정렬되어 있다.
도 8은 본 발명의 제 2 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다. 메모리 셀 어레이(MCA) 및 쌍을 이루고 있는 더미 비트 라인들(DummyBL1, Dummy/BL1)의 구성은 제 1 실시예의 그것과 동일하다.
더미 비트 라인(Dummy/BLO)은 더미 비트 라인(DummyBLl) 바깥에 배치되어 있으며 더미 비트 라인(DummyBL1)으로부터, 메모리 셀 어레이(MCA)의 쌍을 이루고 있는 비트 라인들간의 피치와 동일한 간격으로 분리되어 있다. 더미 비트 라인 (Dummy/BLO)의 전위는 VSS(그라운드 전위)로 고정되어 있다.
제 1 실시예에서와 같이, 상기 구성을 가진 직렬 접속된 TC 유닛형 강유전성 RAM에서는, 비트 라인(BL0)에서 발생하는 커플링 잡음의 불균형이 제거될 수 있다. 또한, 외부로부터의 잡음이 메모리 셀 어레이(MCA) 및 쌍을 이루고 있는 더미 비트 라인들(DummyBLl, Dummy/BLl)에 인가되는 것을 방지하기 위해, VSS(그라운드 전위)로 고정되어 있는 더미 비트 라인(Dummy/BLO)이 제공된다.
따라서, 본 실시예에 따르면, 메모리 셀 어레이(MCA)의 단부상에 배치되어 있는 비트 라인에서 발생하는 커플링 잡음의 불균형이 제거될 수 있다. 그 결과, 감지 증폭기 회로(SA)의 감지 마진 감소가 방지될 수 있어 데이터가 정확하게 감지될 수 있다.
또한, 더미 비트 라인(Dummy/BLO)은 차폐 라인으로 동작하며 메모리 셀 어레이(MCA)의 외부로부터의 잡음 발생을 방지할 수 있다.
더미 비트 라인들(DummyBLl 및 Dummy/BLO)간의 간격이 메모리 셀 어레이(MCA)의 쌍을 이루고 있는 비트 라인들간의 피치와 동일하지 않다고 하더라도, 특별한 문제는 발생하지 않는다.
(제 3 실시예)
도 9는 본 발명의 제 3 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다. 메모리 셀 블록(MCB)의 구성은 제 1 실시예의 그것과 동일하다.
복수개 메모리 셀 블록들(MCB)이 정렬되어 메모리 셀 어레이들(MCA1, MCA2) 을 구성한다. 메모리 셀 어레이들(MCA1 및 MCA2)의 메모리 셀 블록들(MCB)은 공통 비트 라인을 사용해 다같이 접속된다. 감지 증폭기 회로(SA)는 메모리 셀 어레이들(MCA1 및 MCA2) 사이에 놓여 있는, 쌍을 이루고 있는 개개의 공통 비트 라인들간에 접속되어 있다. 각각의 감지 증폭기 회로(SA)에는 컬럼 디코더(CD)가 접속되어 있다.
셀 어레이 선택 트랜지스터(AST1)가, 메모리 셀 어레이(MCA1)와 감지 증폭기 회로(SA) 사이에 놓여 있는 비트 라인(BL0)의 그 부분에 개재되어 있다. 또한, 셀 어레이 선택 트랜지스터(AST2)가, 메모리 셀 어레이(MCA2)와 감지 증폭기 회로(SA) 사이에 놓여 있는 비트 라인(BL0)의 그 부분에 개재되어 있다. 셀 어레이 선택 트랜지스터(AST1)의 게이트는 메모리 셀 어레이 선택 라인(ASL1)에 접속되어 있다. 셀 어레이 선택 트랜지스터(AST2)의 게이트는 메모리 셀 어레이 선택 라인(ASL2)에 접속되어 있다. 마찬가지로, 셀 어레이 선택 트랜지스터들(AST1, AST2)은 나머지 비트 라인들에 접속되어 있다. 메모리 셀 어레이들(MCA1, MCA2)은 메모리 셀 어레이 선택 라인들(ASL1, ASL2)을 사용하는 것에 의해 선택될 수 있고, 각각의 감지 증폭기 회로(SA) 및 각각의 컬럼 디코더(CD)는 공통적으로 사용될 수 있다.
더미 비트 라인(Dummy/BL)은 메모리 셀 어레이(MCA1)의 바깥에 정렬되어 있으며, 메모리 셀 어레이(MCA1)의 단부에 배치되어 있는 비트 라인(BL0)으로부터, 메모리 셀 어레이(MCA1)의 쌍을 이루고 있는 비트 라인들간의 피치에 대응되는 간격으로 분리되어 있다. 더미 비트 라인(Dummy/BL)은 메모리 셀 어레이(MCA1)의 비트 라인과 동일한 폭을 가진다. 메모리 셀 블록(MCB) 및 기준 전압 발생 회로 (RVG1)는 더미 비트 라인(Dummy/BL)에 접속되어 있다. 기준 전압 발생 회로(RVG1)는 더미 워드 트랜지스터(DWTn) 및 기준 커패시터(RCn)에 의해 구성된다. 기준 커패시터(RCn)의 전극들 중 하나는 더미 양극 라인(DPLn)에 접속되어 있다. 기준 커패시터(RCn)의 나머지 전극은 더미 워드 트랜지스터(DWTn)의 소스/드레인에 접속되어 있다. 더미 워드 트랜지스터(DWTn)의 드레인/소스는 더미 비트 라인(Dummy/BL)에 접속되어 있다.
더미 비트 라인(DummyBL)은 메모리 셀 어레이(MCA2)의 바깥에 정렬되어 있으며, 메모리 셀 어레이(MCA2)의 단부상에 배치되어 있는 비트 라인(Bl0)으로부터, 메모리 셀 어레이(MCA2)의 쌍을 이루고 있는 비트 라인들간의 피치에 대응되는 간격으로 분리되어 있다. 더미 비트 라인(DummyBL)은 메모리 셀 어레이(MCA2)의 비트 라인과 동일한 폭을 가진다. 메모리 셀 블록(MCB) 및 기준 전압 발생 회로(RVG2)가 더미 비트 라인(DummyBL)에 접속되어 있다. 기준 전압 발생 회로(RVG2)는 더미 워드 트랜지스터(DWTm+1) 및 기준 커패시터(RCm)에 의해 구성된다. 기준 커패시터(RCm)의 전극들 중 하나는 더미 양극 라인(DPLm)에 접속되어 있다. 기준 커패시터(RCm)의 나머지 전극은 더미 워드 트랜지스터(DWTm+1)의 소스/드레인에 접속되어 있다. 더미 워드 트랜지스터(DWTm+1)의 드레인/소스는 더미 비트 라인(DummyBL)에 접속되어 있다.
더미 비트 라인들(DummyBL 및 Dummy/BL)은 감지 증폭기 회로(SA)에 접속되어 있다. 더미 비트 라인(Dummy/BL)에 접속되어 있는 메모리 셀 블록(MCB)은 메모리 셀 어레이(MCA1)를 위해 정렬되어 있는 워드 라인들에 접속되어 있다. 더미 비트 라인(DummyBL)에 접속되어 있는 메모리 셀 블록(MCB)은 메모리 셀 어레이(MCA2)를 위해 정렬되어 있는 워드 라인들에 접속되어 있다. 따라서, 한 쌍의 더미 비트 라인들(DummyBL 및 Dummy/BL)이, 각각, 상이한 워드 라인들에 접속되어 있는 아키텍처를 오픈 비트-라인 아키텍처(open bit-line architecture)라고 한다.
상기 구성을 가진 직렬 접속된 TC 유닛형 강유전성 RAM에서, 메모리 셀 어레이(MCA1)쪽의 비트 라인(BLO)은 인접한 비트 라인(/BLO) 및 더미 비트 라인(Dummy/BL)으로부터 2δ의 커플링 잡음을 수신한다.
또한, 메모리 셀 어레이(MCA2)쪽의 비트 라인(BLO)은 인접한 비트 라인(/BLO) 및 더미 비트 라인(DummyBL)으로부터 2δ의 커플링 잡음을 수신한다.
상술된 바와 같이, 본 실시예의 경우, 비트 라인들 및 감지 증폭기 회로들(SA)이 공통적으로 사용되는 직렬 접속된 TC 유닛형 강유전성 RAM에서, 2개의 메모리 셀 어레이들(MCA1, MCA2) 중 하나가 선택되어 데이터가 감지되고, 쌍을 이루고 있는 더미 비트 라인들(DummyBL 및 Dummy/BL) 중 하나는 메모리 셀 어레이(MCA1)의 쌍을 이루고 있는 비트 라인들간의 피치와 동일한 간격으로 메모리 셀 어레이(MCA1) 바깥에 정렬되어 있다. 다른 비트 라인은 메모리 셀 어레이(MCA1)의 쌍을 이루고 있는 비트 라인들간의 피치와 동일한 간격으로 메모리 셀 어레이(MCA2) 바깥에 정렬되어 있다. 또한, 더미 비트 라인들(DummyBL 및 Dummy/BL)은 각각 비트 라인과 동일한 폭을 가진다.
따라서, 본 실시예에 따르면, 각 메모리 셀 어레이(MCA)의 단부상에 배치되어 있는 비트 라인에서 발생하는 커플링 잡음의 불균형이 제거될 수 있다. 그 결 과, 감지 증폭기 회로(SA)의 감지 마진 감소가 방지될 수 있어 데이터가 정확하게 감지될 수 있다.
또한, 쌍을 이루고 있는 비트 라인들이 공개 형태로 형성되어 각각의 메모리 셀 어레이(MCA)에 대해 정렬되어 있으므로, 쌍을 이루고 있는 더미 비트 라인들이 개개의 메모리 셀 어레이들(MCA)에 대해 정렬되어 있는 경우에 비해, 칩 면적의 증가가 억제될 수 있다.
또한, 전위가 VSS(그라운드 전위)로 고정되어 있는 더미 비트 라인(DummyBLO)이 쌍을 이루고 있는 더미 비트 라인들(DummyBL, Dummy/BL) 바깥에 정렬될 수 있다. 도 10은 상기 구성을 가진 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다.
더미 비트 라인(Dummy/BLO)은 쌍을 이루고 있는 더미 비트 라인들(DummyBL, Dummy/BL) 바깥에 메모리 셀 어레이(MCA)의 쌍을 이루고 있는 비트 라인들간의 피치와 동일한 피치로 정렬되어 있다.
상기 구성으로써, 메모리 셀 어레이(MCA) 및 쌍을 이루고 있는 더미 비트 라인들(DummyBL, Dummy/BL) 외부로부터의 잡음이 방지될 수 있다.
더미 비트 라인(Dummy/BLO)이 정렬되어 있는 간격이 메모리 셀 어레이(MCA)의 쌍을 이루고 있는 비트 라인들간의 피치와 동일하지 않다고 하더라도, 특별한 문제는 발생하지 않는다.
(제 4 실시예)
본 발명의 제 4 실시예에서, 더미 비트 라인은 메모리 셀 어레이(MCA)의 바 깥에 정렬되어 있고 더미 비트 라인에는 기준 전압이 인가된다.
도 11은 본 발명의 제 4 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다. 메모리 셀 어레이(MCA)의 구성은 제 1 실시예에서의 그것과 동일하다.
더미 비트 라인(Dummy/BL)은 메모리 셀 어레이(MCA)의 바깥에 정렬되어 있으며, 메모리 셀 어레이(MCA)의 단부상에 배치되어 있는 비트 라인(BL0)으로부터, 메모리 셀 어레이(MCA)의 쌍을 이루고 있는 비트 라인들간의 피치에 대응되는 간격으로 분리되어 있다. 메모리 셀 블록(MCB)은 더미 비트 라인(Dummy/BL)과 관련하여 정렬되어 있지만, 그것이 더미 비트 라인(Dummy/BL) 및 양극 라인(PL)에 접속되어 있는 것은 아니다.
기준 커패시터(C1)의 전극들 중 하나는 더미 비트 라인(Dummy/BL)에 접속되어 있다. 기준 커패시터(Cl)의 나머지 전극은 OR 회로를 경유하여 양극 라인들(PL, /PL)에 접속되어 있다. 예를 들어, 커패시터(C1)의 용량은, 더미 비트 라인(Dummy/BL)에 "1" 데이터 및 "0" 데이터 판독 전위들의 중간값이 인가되도록, 설정된다.
상기 구성을 가진 직렬 접속된 TC 유닛형 강유전성 RAM에서, 활성시의 더미 비트 라인(Dummy/BL)에는 기준 전압이 인가된다. 따라서, 비트 라인(BLO)에서는 기준 전압에 기초한 비트 라인(/BLO)으로부터의 커플링 잡음(δ) 및 더미 비트 라인(Dummy/BL)으로부터의 커플링 잡음(δ')이 발생한다.
따라서, 본 실시예에 따르면, 메모리 셀 어레이(MCA)의 단부에 정렬되어 있 는 비트 라인에서 발생하는 커플링 잡음의 불균형이 억제될 수 있다.
또한, 하나의 더미 비트 라인만이 사용되므로, 쌍을 이루고 있는 비트 라인들이 정렬되어 있는 경우에 비해, 칩 면적이 감소될 수 있다.
본 실시예에서는, 양극 라인들(PL, /PL)의 구동을 검출하는 회로의 일례로서 OR 회로가 사용된다. 그러나, 이것은 제한적이지 않다. 양극 라인들(PL, /PL)의 구동을 검출할 수만 있다면, 어떤 회로도 사용될 수 있다.
(제 5 실시예)
본 발명의 제 5 실시예에서는, 더미 메모리 셀 블록(DMCB)이 메모리 셀 어레이(MCA) 바깥에 정렬되어 있다.
도 12는 본 발명의 제 5 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다. 메모리 셀 어레이(MCA)의 구성은 제 1 실시예의 그것과 동일하다.
더미 메모리 셀 블록(DMCB)은 메모리 셀 어레이(MCA) 바깥쪽에 정렬되어 있다. 일반적으로 메모리 셀 어레이(MCA) 바깥에 정렬되어 그 전위가 VSS로 고정되는 더미 비트 라인은 제거된다.
상기 구성을 가진 직렬 접속된 TC 유닛형 강유전성 RAM에서, VSS로 고정된 더미 비트 라인으로부터의 배선 용량에 의해 초래되어 비트 라인(BL0)으로 부여되는 영향은 제거된다. 그 결과, 비트 라인(BLO)과 연관된 용량은 메모리 셀 어레이(MCA)의 비트 라인들과 연관된 용량들에 비해 작아진다.
이와 같이, 본 실시예에 따르면, 비트 라인(BL0)에 관한 메모리 셀 어레이 (MCA)의 나머지 비트 라인들로부터의 커플링 잡음이 커진다. 따라서, 비트 라인(BL0)의 커플링 잡음 불균형이 억제될 수 있다.
(제 6 실시예)
도 13은 본 발명의 제 6 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분을 나타내는 평면도이다. 도 14는 도 13의 14-14' 라인에 따른 단면도이다.
(이 실시예에서는 비트 라인들(/BLn+l 및 BLn+2)간의 부분인) 메모리 셀 어레이(MCA)의 내부에 스티치 영역(stitch area)이 형성된다. 스티치 영역은 워드 라인(WL)과 블록 선택 라인(BSL)간의 신호 지연을 억제하기 위해 제공된다. 금속 배선들(이 실시예의 3-계층형 금속 배선들(M1, M2, M3))은 워드 라인들(WL)과 블록 선택 라인(BSL)에 평행하게 정렬되어 있다. 또한, 스티치 영역은 게이트 배선들(GC)을 금속 배선들에 접속하기 위해 소정 메모리 셀 블록들(MCB)마다 제공된다.
워드 라인(WL1)을 일례로서 사용하여, 스티치 영역의 구성을 설명한다. 게이트 배선(WL1(GC))은 플러그(1)을 경유하여 제 1-계층 메탈 배선(WL1(Ml)2)에 접속되어 있다. 메탈 배선(WL1(Ml)2)는 플러그(3)를 경유하여 제 2-계층 메탈 배선(WL1(M2)4)에 접속되어 있다. 메탈 배선(WL1(M2)4)는 플러그(5)를 경유하여 제 3-계층 메탈 배선(WL1(M3))에 접속되어 있다.
도 15는 도 13에 나타낸 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다.
더미 비트 라인들(DummyBL, Dummy/BL)은 스티치 영역의 양측상에 정렬되어 있다. 더미 비트 라인들(DummyBL, Dummy/BL)은 각각 인접한 비트 라인들(/BLn+l, BLn+2)로부터 메모리 셀 어레이(MCA)의 쌍을 이루고 있는 비트 라인들간의 피치에 대응되는 간격으로 분리되어 있다. 더미 비트 라인들(DummyBL 및 Dummy/BL)은 각각 메모리 셀 어레이(MCA)의 비트 라인과 동일한 폭을 가진다. 메모리 셀 블록들(MCB)이 더미 비트 라인들(DummyBL, Dummy/BL)에 각각 접속되어 있으며, 그들 사이에는 기준 전압 발생 회로(RVG) 및 감지 증폭기 회로(SA)가 접속되어 있다. 이 경우에는, 데이터 라인들 및 컬럼 게이트가 더미 비트 라인들(DummyBL, Dummy/BL)에 접속되어 있지 않다.
상기 구성을 가진 직렬 접속된 TC 유닛형 강유전성 RAM에서, 비트 라인들(/BLn+l 및 BLn+1)간의 피치는 비트 라인(/BLn+l)과 더미 비트 라인(DummyBL)간의 피치와 동일하다. 따라서, 비트 라인(/BLn+l)은 그들의 양측상에 놓여 있는 비트 라인들로부터 동일한 커플링 잡음(δ)을 수신한다. 이것은 비트 라인(BLn+2)에도 적용된다.
상술된 바와 같이, 본 실시예에서는, 메모리 셀 어레이(MCA)에 스티치 영역을 형성하는 것에 의해 초래되는 비트 라인들간의 커플링 잡음 불균형을 제거하기 위해, 더미 비트 라인들(DummyBL, Dummy/BL)이 스티치 영역의 양측상에 정렬되어 있다. 또한, 더미 비트 라인들(DummyBL 및 Dummy/BL)은 각각 메모리 셀 어레이(MCA)의 비트 라인과 동일한 폭을 가진다.
따라서, 본 실시예에 따르면, 비트 라인들(/BLn+l, BLn+2) 각각과 비트 라인들(/BLn+l, BLn+2) 각각의 양측상에 정렬되어 있는 비트 라인들간의 피치들이 서로 같아질 수 있어 비트 라인들(/BLn+l, BLn+2)에서 발생하는 커플링 잡음의 불균형이 억제될 수 있다. 그 결과, 감지 증폭기 회로(SA)의 감지 마진 감소가 방지될 수 있어 데이터가 정확하게 감지될 수 있다.
또한, 감지 증폭기 회로(SA)가 더미 비트 라인들(DummyBL, Dummy/BL)에 접속되어 있으므로, 메모리 셀 어레이(MCA)의 비트 라인들에 대한 것과 동일한 동작이 획득될 수 있다. 따라서, 나머지 비트 라인들에 대한 것과 동일한 커플링 잡음이 비트 라인(BLO)에 대하여 초래될 수 있다.
또한, 데이터 라인들(DQ)이 더미 비트 라인들(DummyBL, Dummy/BL)에 접속되어 있지 않으므로, 외부 회로가 생략될 수 있어 회로 공간이 감소될 수 있다.
(제 7 실시예)
본 발명의 제 7 실시예에서, 더미 비트 라인 쌍들은 메모리 셀 어레이(MCA)에 형성된 스티치 영역의 양측상에 정렬되어 있다. 따라서, 스티치 영역을 제공하는 것에 의해 비트 라인에서 발생하는 커플링 잡음의 불균형이 억제된다.
도 16은 본 발명의 제 7 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다. 스티치 영역의 구성은 제 6 실시예의 그것과 동일하다.
더미 비트 라인 쌍들이 스티치 영역의 양측상에 정렬되어 있다. 쌍을 이루고 있는 더미 비트 라인들(DummyBLn, Dummy/BLn)이 스티치 영역과 비트 라인(/BLn) 사이에 정렬되어 있고, 비트 라인(/BLn)과 더미 비트 라인(DummyBLn)간의 간격 및 더미 비트 라인들(DummyBLn 및 Dummy/BLn)간의 간격은 메모리 셀 어레이(MCA)의 쌍 을 이루고 있는 비트 라인들간의 피치와 동일한 간격으로 설정되어 있다. 더미 비트 라인들(DummyBLn 및 Dummy/BLn)은 각각 메모리 셀 어레이(MCA)의 비트 라인과 동일한 폭을 가진다. 메모리 셀 블록들(MCB)이 각각 더미 비트 라인들(DummyBLn, Dummy/BLn)에 접속되어 있고, 그들 사이에는 기준 전압 발생 회로(RVG) 및 감지 증폭기 회로(SA)가 접속되어 있다. 이 경우에는, 더미 비트 라인들(DummyBL, Dummy/BL)에 데이터 라인들 및 컬럼 게이트가 접속되어 있지 않다.
더미 비트 라인들(DummyBLn+1, Dummy/BLn+1)이 스티치 영역과 비트 라인(BLn+1) 사이에 정렬되어 있다. 나머지 구성은 더미 비트 라인들(DummyBLn, Dummy/BLn)의 그것과 동일하다.
상기 구성을 가진 직렬 접속된 TC 유닛형 강유전성 RAM에서, 비트 라인(/BLn)과 더미 비트 라인(DummyBLn)간의 간격 및 더미 비트 라인들(DummyBLn 및 Dummy/BLn)간의 간격은 메모리 셀 어레이(MCA)의 쌍을 이루고 있는 비트 라인들간의 피치와 동일하다. 따라서, 비트 라인(/BLn)과 더미 비트 라인(DummyBLn)간의 배선형 기생 용량(wiring parasitic capacitance)은 쌍을 이루고 있는 더미 비트 라인들(DummyBLn 및 Dummy/BLn)간의 배선형 기생 용량과 같아진다. 그 결과, 비트 라인(/BLn)에 관한 더미 비트 라인(Dummy/BLn)으로부터 다른 비트 라인들로의 커플링 잡음은 메모리 셀 어레이(MCA)의 쌍을 이루고 있는 더미 비트 라인들간의 커플링 잡음과 동일하다.
따라서, 본 실시예에 따르면, 제 7 실시예에서 획득되는 효과 이외에, 쌍을 이루고 있는 더미 비트 라인들(DummyBLn 및 Dummy/BLn)간의 배선형 기생 용량에 의 해 초래되는 커플링 잡음의 불균형이 비트 라인(/BLn)과 관련하여 억제될 수 있다. 비트 라인(BLn+l)에도 이것이 적용된다.
상기 실시예들의 직렬 접속된 병렬-TC 유닛형 강유전성 메모리들은 2T2C 시스템 및 1T1C 시스템에 대해 공통 구성을 갖는 것으로 설명되지만, 2T2C 시스템 및 1T1C 시스템 중 하나에만 적용될 수 있는 구성을 갖도록 형성될 수도 있다.
또한, 상기 실시예들에서는, 직렬 접속된 TC 유닛형 강유전성 RAM이 강유전성 메모리 장치의 일례로서 사용되는 경우가 설명되지만, 이것이 제한적인 것은 아니다. 도 17은 다른 예의 강유전성 메모리 장치에 대한 주요 부분을 나타내는 도면이다.
트랜지스터(T)의 게이트는 워드 라인(WL)에 접속되어 있다. 트랜지스터(T)의 소스 또는 드레인 영역은 비트 라인(BL)에 접속되어 있다. 트랜지스터(T)의 드레인 또는 소스 영역은 강유전성 커패시터(C)의 전극들 중 하나에 접속되어 있다. 강유전성 커패시터(C)의 다른 전극은 메모리 셀(MC')을 형성하기 위해 양극 라인에 접속되어 있다. 즉, 트랜지스터(T)와 강유전성 커패시터(C)는 직렬로 접속되어 있다. 상기 메모리 셀의 구성과 동일한 구성을 가진 복수개 메모리 셀들이 메모리 셀 어레이를 형성하도록 정렬되어 있다. 상기 구성을 가진 강유전성 메모리 장치를 상기 실시예들에 적용할 경우, 동일한 효과가 획득될 수 있다.
당업자들에게는 추가적인 이점들 및 변형들이 쉽게 떠오를 것이다. 따라서, 좀더 광범위한 태양들의 본 발명은, 여기에서 도시되고 설명된 구체적 세부 사항들 및 대표적 실시예들로 한정되지 않는다. 따라서, 첨부된 청구항들 및 그들의 등가 물들에 의해 정의되는 일반적인 발명 개념의 정신 또는 범위를 벗어나지 않으면서, 다양한 변형들이 이루어질 수 있다.

Claims (30)

  1. 각각이 셀 트랜지스터 및 강유전성 커패시터를 포함하는, 행렬 형태로 정렬되어 있는, 복수개 메모리 셀들을 가진 메모리 셀 어레이로서, 상기 셀 트랜지스터의 소스 및 드레인 영역들 중 하나는 비트 라인들 중 대응되는 하나에 전기적으로 접속되어 있고, 상기 셀 트랜지스터의 게이트는 워드 라인들 중 대응되는 하나에 전기적으로 접속되어 있으며, 상기 셀 트랜지스터의 상기 소스 및 드레인 영역들 중 나머지 하나는 상기 강유전성 커패시터의 일 전극에 전기적으로 접속되어 있고, 상기 강유전성 커패시터의 나머지 전극은 양극 라인들 중 대응되는 하나에 전기적으로 접속되어 있는, 메모리 셀 어레이;
    상기 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인 바깥에 정렬되어 있고, 상기 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인으로부터, 상기 메모리 셀 어레이의 비트 라인들간의 피치와 동일한 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 1 더미 비트 라인; 및
    상기 제 1 더미 비트 라인에 전기적으로 접속되어 있으며, 셀 트랜지스터 및 강유전성 커패시터를 포함하는 제 1 더미 메모리 셀을 구비하는 강유전성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 더미 비트 라인 바깥에 정렬되어 있으며 소정 전위로 고정되어 있 는 제 2 더미 비트 라인을 더 구비하는 강유전성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 더미 비트 라인 바깥에 정렬되어 있고, 상기 제 1 더미 비트 라인으로부터 상기 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 2 더미 비트 라인; 및
    상기 제 1 더미 메모리 셀의 데이터에 대해 상보적인 데이터가 전달되고, 상기 제 2 더미 비트 라인에 전기적으로 접속되어 있으며, 셀 트랜지스터 및 강유전성 커패시터를 포함하는 제 2 더미 메모리 셀을 더 구비하는 강유전성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 더미 비트 라인들에 전기적으로 접속되어 있으며, 상기 제 1 및 제 2 더미 비트 라인들의 전위들에 기초해, 신호를 감지하는 감지 증폭기 회로를 더 구비하는 강유전성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 2 더미 비트 라인 바깥에 정렬되어 있으며 소정 전위로 고정되어 있는 제 3 더미 비트 라인을 더 구비하는 강유전성 메모리 장치.
  6. 각각이 셀 트랜지스터 및 강유전성 커패시터를 포함하는, 행렬 형태로 정렬되어 있는, 복수개 메모리 셀들을 가진 제 1 메모리 셀 어레이로서, 상기 셀 트랜지스터의 소스 및 드레인 영역들 중 하나는 비트 라인들 중 대응되는 하나에 전기적으로 접속되어 있고, 상기 셀 트랜지스터의 게이트는 워드 라인들 중 대응되는 하나에 전기적으로 접속되어 있으며, 상기 셀 트랜지스터의 상기 소스 및 드레인 영역들 중 나머지 하나는 상기 강유전성 커패시터의 일 전극에 전기적으로 접속되어 있고, 상기 강유전성 커패시터의 나머지 전극은 양극 라인들 중 대응되는 하나에 전기적으로 접속되어 있는, 제 1 메모리 셀 어레이;
    상기 제 1 메모리 셀 어레이에 전기적으로 접속되어 있는 상기 비트 라인들을 공통적으로 사용하도록 상기 제 1 메모리 셀 어레이에 인접하게 정렬되어 있으며, 각각이 셀 트랜지스터 및 강유전성 커패시터를 포함하는 복수개 메모리 셀들을 포함하는 제 2 메모리 셀 어레이;
    상기 제 1 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인 바깥에 정렬되어 있고, 상기 제 1 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인으로부터, 상기 제 1 메모리 셀 어레이의 비트 라인들간의 피치와 동일한 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 1 더미 비트 라인;
    상기 제 1 더미 비트 라인에 전기적으로 접속되어 있으며, 셀 트랜지스터 및 강유전성 커패시터를 포함하는 제 1 더미 메모리 셀;
    상기 제 2 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인 바깥에 정렬되어 있고, 상기 제 2 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인으 로부터, 상기 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 2 더미 비트 라인; 및
    상기 제 2 더미 비트 라인에 전기적으로 접속되어 있으며, 셀 트랜지스터 및 강유전성 커패시터를 포함하는 제 2 더미 메모리 셀을 구비하는 강유전성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 더미 비트 라인들에 전기적으로 접속되어 있으며, 상기 제 1 및 제 2 더미 비트 라인들의 전위들에 기초해, 신호를 감지하는 감지 증폭기 회로를 더 구비하는 강유전성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 더미 비트 라인들을 포함하는 한 쌍의 더미 비트 라인들은, 상기 제 1 더미 메모리 셀이 상기 제 1 메모리 셀 어레이의 워드 라인에 접속되어 있고 상기 제 2 더미 메모리 셀이 상기 제 2 메모리 셀 어레이의 워드 라인에 접속되어 있는, 오픈 비트-라인 형태(open bit-line form)를 가진 강유전성 메모리 장치.
  9. 제 7 항에 있어서,
    상기 제 1 및 제 2 더미 비트 라인들의 바깥에 정렬되어 있으며 소정 전위로 고정되어 있는 제 3 더미 비트 라인을 더 구비하는 강유전성 메모리 장치.
  10. 각각이 셀 트랜지스터 및 강유전성 커패시터를 포함하는, 행렬 형태로 정렬되어 있는, 복수개 메모리 셀들을 가진 메모리 셀 어레이로서, 상기 셀 트랜지스터의 소스 및 드레인 영역들 중 하나는 비트 라인들 중 대응되는 하나에 전기적으로 접속되어 있고, 상기 셀 트랜지스터의 게이트는 워드 라인들 중 대응되는 하나에 전기적으로 접속되어 있으며, 상기 셀 트랜지스터의 상기 소스 및 드레인 영역들 중 나머지 하나는 상기 강유전성 커패시터의 일 전극에 전기적으로 접속되어 있고, 상기 강유전성 커패시터의 나머지 전극은 양극 라인들 중 대응되는 하나에 전기적으로 접속되어 있는, 메모리 셀 어레이;
    상기 메모리 셀 어레이상에 워드 라인에 평행하게 정렬되어 있는 보조 워드 라인;
    상기 메모리 셀 어레이에 정렬되어 있으며, 상기 워드 라인 및 보조 워드 라인에 전기적으로 접속되어 있는 스티치 부분;
    상기 스티치 부분과 상기 스티치 부분의 양측상에 배치되어 있는 2개의 비트 라인들 중 하나와의 사이에 정렬되어 있고, 상기 2개의 비트 라인들 중 하나의 비트 라인으로부터, 상기 메모리 셀 어레이의 비트 라인들간의 피치와 동일한 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 1 더미 비트 라인;
    상기 제 1 더미 비트 라인에 전기적으로 접속되어 있으며, 셀 트랜지스터 및 강유전성 커패시터를 포함하는 제 1 더미 메모리 셀;
    상기 스티치 부분과 상기 스티치 부분의 양측상에 배치되어 있는 2개의 비트 라인들 중 나머지 하나와의 사이에 정렬되어 있고, 상기 2개의 비트 라인들 중 나머지 하나의 비트 라인으로부터, 상기 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 2 더미 비트 라인; 및
    상기 제 2 더미 비트 라인에 전기적으로 접속되어 있으며, 셀 트랜지스터 및 강유전성 커패시터를 포함하는 제 2 더미 메모리 셀을 구비하는 강유전성 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 더미 비트 라인들의 전위들에 기초해, 신호를 감지하는 감지 증폭기 회로를 더 구비하고,
    상기 제 1 더미 메모리 셀로 전달되는 데이터에 대해 상보적인 데이터가 상기 제 2 더미 메모리 셀로 전달되는 강유전성 메모리 장치.
  12. 제 10 항에 있어서,
    상기 스티치 부분과 상기 제 1 더미 비트 라인 사이에 정렬되어 있고, 상기 제 1 더미 비트 라인으로부터, 상기 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 3 더미 비트 라인;
    상기 제 3 더미 비트 라인에 전기적으로 접속되어 있으며, 셀 트랜지스터 및 강유전성 커패시터를 포함하는 제 3 더미 메모리 셀;
    상기 스티치 부분과 상기 제 2 더미 비트 라인 사이에 정렬되어 있고, 상기 제 2 더미 비트 라인으로부터, 상기 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 4 더미 비트 라인; 및
    상기 제 4 더미 비트 라인에 전기적으로 접속되어 있으며, 셀 트랜지스터 및 강유전성 커패시터를 포함하는 제 4 더미 메모리 셀을 더 구비하는 강유전성 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제 1 및 제 3 더미 비트 라인들의 전위들에 기초해, 신호를 감지하는 제 1 감지 증폭기 회로; 및
    상기 제 2 및 제 4 더미 비트 라인들의 전위들에 기초해, 신호를 감지하는 제 2 감지 증폭기 회로를 더 구비하고,
    상기 제 1 더미 메모리 셀로 전달되는 데이터에 대해 상보적인 데이터가 상기 제 3 더미 메모리 셀로 전달되며, 상기 제 2 더미 메모리 셀로 전달되는 데이터에 대해 상보적인 데이터가 상기 제 4 더미 메모리 셀로 전달되는 강유전성 메모리 장치.
  14. 각각이 셀 트랜지스터 및 강유전성 커패시터를 포함하는, 행렬 형태로 정렬되어 있는, 복수개 메모리 셀들을 가진 메모리 셀 어레이로서, 상기 셀 트랜지스터의 소스 및 드레인 영역들 중 하나는 비트 라인들 중 대응되는 하나에 전기적으로 접속되어 있고, 상기 셀 트랜지스터의 게이트는 워드 라인들 중 대응되는 하나에 전기적으로 접속되어 있으며, 상기 셀 트랜지스터의 상기 소스 및 드레인 영역들 중 나머지 하나는 상기 강유전성 커패시터의 일 전극에 전기적으로 접속되어 있고, 상기 강유전성 커패시터의 나머지 전극은 양극 라인들 중 대응되는 하나에 전기적으로 접속되어 있는, 메모리 셀 어레이;
    상기 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인 바깥에 정렬되어 있는 더미 비트 라인;
    일 전극이 상기 더미 비트 라인에 전기적으로 접속되어 있는 커패시터; 및
    상기 커패시터의 나머지 전극에 전기적으로 접속되어 있는 출력 터미널 및 상기 양극 라인들에, 각각, 전기적으로 접속되어 있는 입력 터미널들을 가지며, 상기 양극 라인들의 구동을 검출하는 더미 비트 라인 구동 회로를 구비하는 강유전성 메모리 장치.
  15. 각각이 셀 트랜지스터 및 강유전성 커패시터를 포함하는, 행렬 형태로 정렬되어 있는, 복수개 메모리 셀들을 가진 메모리 셀 어레이로서, 상기 셀 트랜지스터의 소스 및 드레인 영역들 중 하나는 비트 라인들 중 대응되는 하나에 전기적으로 접속되어 있고, 상기 셀 트랜지스터의 게이트는 워드 라인들 중 대응되는 하나에 전기적으로 접속되어 있으며, 상기 셀 트랜지스터의 상기 소스 및 드레인 영역들 중 나머지 하나는 상기 강유전성 커패시터의 일 전극에 전기적으로 접속되어 있고, 상기 강유전성 커패시터의 나머지 전극은 양극 라인들 중 대응되는 하나에 전기적 으로 접속되어 있는, 메모리 셀 어레이; 및
    셀 트랜지스터 및 강유전성 커패시터를 포함하며, 상기 비트 라인에 전기적으로 접속되어 있지 않은 더미 메모리 셀을 구비하는 강유전성 메모리 장치.
  16. 각각이 제 1 터미널과 제 2 터미널 사이에 직렬로 접속되어 있는 복수개 메모리 셀들을 포함하는, 행렬 형태로 정렬되어 있는, 복수개 메모리 셀 블록들을 가진 메모리 셀 어레이로서, 상기 제 1 터미널은 블록 선택 트랜지스터를 경유하여 비트 라인들 중 대응되는 하나에 전기적으로 접속되어 있고, 상기 제 2 터미널은 양극 라인들 중 대응되는 하나에 접속되어 있으며, 상기 메모리 셀들 각각은 소스 영역, 드레인 영역, 및 워드 라인들 중 대응되는 하나에 전기적으로 접속되어 있는 게이트를 가진 셀 트랜지스터와 상기 소스 및 드레인 영역들에 전기적으로 접속되어 있는 전극들을 가진 강유전성 커패시터를 포함하는, 메모리 셀 어레이;
    상기 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인 바깥에 정렬되어 있고, 상기 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인으로부터, 상기 메모리 셀 어레이의 비트 라인들간의 피치와 동일한 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 1 더미 비트 라인; 및
    상기 제 1 더미 비트 라인에 전기적으로 접속되어 있으며, 복수개 셀 트랜지스터들 및 복수개 강유전성 커패시터들을 포함하는 제 1 더미 메모리 셀 블록을 구비하는 강유전성 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제 1 더미 비트 라인 바깥에 정렬되어 있으며 소정 전위로 고정되어 있는 제 2 더미 비트 라인을 더 구비하는 강유전성 메모리 장치.0
  18. 제 16 항에 있어서,
    상기 제 1 더미 비트 라인 바깥에 정렬되어 있고, 상기 제 1 더미 비트 라인으로부터, 상기 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 2 더미 비트 라인; 및
    상기 제 1 더미 메모리 셀 블록의 데이터에 대해 상보적인 데이터가 전달되고, 상기 제 2 더미 비트 라인에 전기적으로 접속되어 있으며, 복수개 셀 트랜지스터들 및 복수개 강유전성 커패시터들을 포함하는 제 2 더미 메모리 셀 블록을 더 구비하는 강유전성 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제 1 및 제 2 더미 비트 라인들에 전기적으로 접속되어 있으며, 상기 제 1 및 제 2 더미 비트 라인들의 전위들에 기초해, 신호를 감지하는 감지 증폭기 회로를 더 구비하는 강유전성 메모리 장치.
  20. 제 19 항에 있어서,
    상기 제 2 더미 비트 라인 바깥에 정렬되어 있으며 소정 전위로 고정되어 있 는 강유전성 메모리 장치.
  21. 제 1 터미널과 제 2 터미널 사이의 복수개 메모리 셀들을 전기적으로 직렬 접속시키고, 상기 제 1 터미널을 블록 선택 트랜지스터를 경유하여 비트 라인들 중 대응되는 하나에 전기적으로 접속시키며, 상기 제 2 터미널을 양극 라인들 중 대응되는 하나에 전기적으로 접속시키는 것에 의해 각각이 구성되는, 행렬 형태로 정렬되어 있는, 복수개 메모리 셀 블록들을 가진 제 1 메모리 셀 어레이로서, 상기 메모리 셀들 각각은 셀 트랜지스터의 소스 및 드레인 영역들을 강유전성 커패시터의 전극들에 전기적으로 접속시키고, 상기 셀 트랜지스터의 게이트를 워드 라인들 중 대응되는 하나에 전기적으로 접속시키는 것에 의해 구성되는, 제 1 메모리 셀 어레이;
    상기 제 1 메모리 셀 어레이에 전기적으로 접속되어 있는 상기 비트 라인들을 공통적으로 사용하도록 상기 제 1 메모리 셀 어레이에 인접하게 정렬되어 있으며, 복수개 셀 트랜지스터들 및 복수개 강유전성 커패시터들을 각각 포함하는 복수개 메모리 셀 블록들을 포함하는 제 2 메모리 셀 어레이;
    상기 제 1 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인 바깥에 정렬되어 있고, 상기 제 1 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인으로부터, 상기 제 1 메모리 셀 어레이의 비트 라인들간의 피치와 동일한 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 1 더미 비트 라인;
    상기 제 1 더미 비트 라인에 전기적으로 접속되어 있으며, 복수개 셀 트랜지 스터들 및 복수개 강유전성 커패시터들을 포함하는 제 1 더미 메모리 셀 블록;
    상기 제 2 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인 바깥에 정렬되어 있고, 상기 제 2 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인으로부터, 상기 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 2 더미 비트 라인; 및
    상기 제 2 더미 비트 라인에 전기적으로 접속되어 있으며, 복수개 셀 트랜지스터들 및 복수개 강유전성 커패시터들을 포함하는 제 2 더미 메모리 셀 블록을 구비하는 강유전성 메모리 장치.
  22. 제 21 항에 있어서,
    상기 제 1 및 제 2 더미 비트 라인들에 전기적으로 접속되어 있으며, 상기 제 1 및 제 2 더미 비트 라인들의 전위들에 기초해, 신호를 감지하는 감지 증폭기 회로를 더 구비하는 강유전성 메모리 장치.
  23. 제 22 항에 있어서,
    상기 제 1 및 제 2 더미 비트 라인들을 포함하는 한 쌍의 더미 비트 라인들은, 상기 제 1 더미 메모리 셀 블록은 상기 제 1 메모리 셀 어레이의 상기 워드 라인들에 접속되어 있고 상기 제 2 더미 메모리 셀 블록은 상기 제 2 메모리 셀 어레이의 상기 워드 라인들에 접속되어 있는, 오픈 비트-라인 형태(open bit-line form)를 가진 강유전성 메모리 장치.
  24. 제 22 항에 있어서,
    상기 제 1 및 제 2 더미 비트 라인들 바깥에 정렬되어 있으며 소정 전위로 고정되어 있는 제 3 더미 비트 라인을 더 구비하는 강유전성 메모리 장치.
  25. 제 1 터미널과 제 2 터미널 사이의 복수개 메모리 셀들을 전기적으로 직렬 접속시키고, 상기 제 1 터미널을 블록 선택 트랜지스터를 경유하여 비트 라인들 중 대응되는 하나에 전기적으로 접속시키며, 상기 제 2 터미널을 양극 라인들 중 대응되는 하나에 전기적으로 접속시키는 것에 의해 각각이 구성되는, 행렬 형태로 정렬되어 있는, 복수개 메모리 셀 블록들을 가진 메모리 셀 어레이로서, 상기 메모리 셀들 각각은 셀 트랜지스터의 소스 및 드레인 영역들을 강유전성 커패시터의 전극들에 전기적으로 접속시키고, 상기 셀 트랜지스터의 게이트를 워드 라인들 중 대응되는 하나에 전기적으로 접속시키는 것에 의해 구성되는, 메모리 셀 어레이;
    상기 메모리 셀 어레이상에 상기 워드 라인에 평행하게 정렬되어 있는 보조 워드 라인;
    상기 메모리 셀 어레이에 정렬되어 있으며, 상기 워드 라인 및 보조 워드 라인에 전기적으로 접속되어 있는 스티치 부분;
    상기 스티치 부분과 상기 스티치 부분의 양측상에 배치되어 있는 2개의 비트 라인들 중 하나와의 사이에 정렬되어 있고, 상기 2개의 비트 라인들 중 하나의 비트 라인으로부터, 상기 메모리 셀 어레이의 비트 라인들간의 피치와 동일한 간격으 로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 1 더미 비트 라인;
    상기 제 1 더미 비트 라인에 전기적으로 접속되어 있으며, 복수개 셀 트랜지스터들 및 복수개 강유전성 커패시터들을 포함하는 제 1 더미 메모리 셀 블록;
    상기 스티치 부분과 상기 스티치 부분의 양측상에 배치되어 있는 2개의 비트 라인들 중 나머지 하나와의 사이에 정렬되어 있고, 상기 2개의 비트 라인들 중 나머지 하나의 비트 라인으로부터, 상기 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 2 더미 비트 라인; 및
    상기 제 2 더미 비트 라인에 전기적으로 접속되어 있으며, 복수개 셀 트랜지스터들 및 복수개 강유전성 커패시터들을 포함하는 제 2 더미 메모리 셀 블록을 구비하는 강유전성 메모리 장치.
  26. 제 25 항에 있어서,
    상기 제 1 및 제 2 더미 비트 라인들의 전위들에 기초해, 신호를 감지하는 감지 증폭기 회로를 더 구비하고,
    상기 제 1 더미 메모리 셀 블록으로 전달되는 데이터에 대해 상보적인 데이터가 상기 제 2 더미 메모리 셀 블록으로 전달되는 강유전성 메모리 장치.
  27. 제 25 항에 있어서,
    상기 스티치 부분과 상기 제 1 더미 비트 라인 사이에 정렬되어 있고, 상기 제 1 더미 비트 라인으로부터, 상기 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 3 더미 비트 라인;
    상기 제 3 더미 비트 라인에 전기적으로 접속되어 있으며, 복수개 셀 트랜지스터들 및 복수개 강유전성 커패시터들을 포함하는 제 3 더미 메모리 셀 블록;
    상기 스티치 부분과 상기 제 2 더미 비트 라인 사이에 정렬되어 있고, 상기 제 2 더미 비트 라인으로부터, 상기 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 4 더미 비트 라인; 및
    상기 제 4 더미 비트 라인에 전기적으로 접속되어 있으며, 복수개 셀 트랜지스터들 및 복수개 강유전성 커패시터들을 포함하는 제 4 더미 메모리 셀 블록을 더 구비하는 강유전성 메모리 장치.
  28. 제 27 항에 있어서,
    상기 제 1 및 제 3 더미 비트 라인들의 전위들에 기초해, 신호를 감지하는 제 1 감지 증폭기 회로; 및
    상기 제 2 및 제 4 더미 비트 라인들의 전위들에 기초해, 신호를 감지하는 제 2 감지 증폭기 회로를 더 구비하고,
    상기 제 1 더미 메모리 셀 블록으로 전달되는 데이터에 대해 상보적인 데이터가 상기 제 3 더미 메모리 셀 블록으로 전달되며, 상기 제 2 더미 메모리 셀 블록으로 전달되는 데이터에 대해 상보적인 데이터가 상기 제 4 더미 메모리 셀 블록으로 전달되는 강유전성 메모리 장치.
  29. 제 1 터미널과 제 2 터미널 사이의 복수개 메모리 셀들을 전기적으로 직렬 접속시키고, 상기 제 1 터미널을 블록 선택 트랜지스터를 경유하여 비트 라인들 중 대응되는 하나에 전기적으로 접속시키며, 상기 제 2 터미널을 양극 라인들 중 대응되는 하나에 전기적으로 접속시키는 것에 의해 각각이 구성되는, 행렬 형태로 정렬되어 있는, 복수개 메모리 셀 블록들을 가진 메모리 셀 어레이로서, 상기 메모리 셀들 각각은 셀 트랜지스터의 소스 및 드레인 영역들을 강유전성 커패시터의 전극들에 전기적으로 접속시키고, 상기 셀 트랜지스터의 게이트를 워드 라인들 중 대응되는 하나에 전기적으로 접속시키는 것에 의해 구성되는, 메모리 셀 어레이;
    상기 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인 바깥에 정렬되어 있는 더미 비트 라인;
    일 전극이 상기 더미 비트 라인에 전기적으로 접속되어 있는 커패시터; 및
    상기 커패시터의 나머지 전극에 전기적으로 접속되어 있는 출력 터미널 및 상기 양극 라인들에, 각각, 전기적으로 접속되어 있는 입력 터미널들을 가지며, 상기 양극 라인들의 구동을 검출하는 더미 비트 라인 구동 회로를 구비하는 강유전성 메모리 장치.
  30. 제 1 터미널과 제 2 터미널 사이의 복수개 메모리 셀들을 전기적으로 직렬 접속시키고, 상기 제 1 터미널을 블록 선택 트랜지스터를 경유하여 비트 라인들 중 대응되는 하나에 전기적으로 접속시키며, 상기 제 2 터미널을 양극 라인들 중 대응되는 하나에 전기적으로 접속시키는 것에 의해 각각이 구성되는, 행렬 형태로 정렬 되어 있는, 복수개 메모리 셀 블록들을 가진 메모리 셀 어레이로서, 상기 메모리 셀들 각각은 셀 트랜지스터의 소스 및 드레인 영역들을 강유전성 커패시터의 전극들에 전기적으로 접속시키고, 상기 셀 트랜지스터의 게이트를 워드 라인들 중 대응되는 하나에 전기적으로 접속시키는 것에 의해 구성되는, 메모리 셀 어레이; 및
    복수개 셀 트랜지스터들 및 복수개 강유전성 커패시터들을 포함하며, 상기 비트 라인에 전기적으로 접속되어 있지 않은 더미 메모리 셀 블록을 구비하는 강유전성 메모리 장치.
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