KR20060024402A

KR20060024402A - Ferroelectric memory device

Info

Publication number: KR20060024402A
Application number: KR1020057023539A
Authority: KR
Inventors: 가쯔히꼬 호야; 다이사부로 다까시마; 노버트 렘
Original assignee: 가부시끼가이샤 도시바; 인피니온 테크놀로지스 아게
Priority date: 2003-06-09
Filing date: 2004-06-08
Publication date: 2006-03-16
Also published as: CN100468566C; WO2004109705A3; EP1631964A2; KR100786428B1; CN1806294A; JP2005004811A; JP4015968B2; WO2004109705A2

Abstract

A ferroelectric memory device includes a memory cell array having memory cells arranged in a matrix form. Each of the memory cells includes a cell transistor and a ferroelectric capacitor. It further includes a first dummy bit line arranged outside a bit line arranged on an end portion of the memory cell array, and separated from the bit line arranged on the end portion of the memory cell array with an interval which is the same as a pitch between the bit lines in the memory cell array, the first dummy bit line having the same width as the bit line, and a first dummy memory cell connected to the first dummy bit line and including a cell transistor and a ferroelectric capacitor.

Description

강유전성 메모리 장치 {FERROELECTRIC MEMORY DEVICE} Ferroelectric memory device {FERROELECTRIC MEMORY DEVICE}

본 발명은 강유전성 커패시터를 사용하는 것에 의해 비휘발성 방식으로 데이터를 저장하는 강유전성 메모리 장치에 관한 것이다. The present invention relates to a ferroelectric memory device for storing data in a nonvolatile manner by using ferroelectric capacitors.

강유전성 메모리 장치는 2진 데이터를 강유전성 커패시터의 잔류 유전체 분극 강도(intensity of residual dielectric polarization)에 따라 비휘발성 방식으로 저장한다. 통상적인 강유전성 메모리 장치의 메모리 셀은, 예를 들어, DRAM의 경우에서와 같이, 강유전성 커패시터와 트랜지스터를 직렬로 접속하는 것에 의해 구성된다. 그러나, DRAM과는 다르게, 데이터가 강유전성 메모리 장치의 잔류 유전체 분극의 강도에 따라 유지되므로, 신호 전하들을 비트 라인상으로 판독해 내기 위해서는 양극 라인(plate line)을 구동해야 한다. 따라서, 통상적인 강유전성 메모리 장치에서는, 회로를 구동하는 양극 라인이 큰 면적을 가져야 한다. The ferroelectric memory device stores the binary data in a nonvolatile manner according to the intensity of residual dielectric polarization of the ferroelectric capacitor. The memory cell of a conventional ferroelectric memory device is constructed by connecting a ferroelectric capacitor and a transistor in series, for example, in the case of DRAM. However, unlike DRAM, since the data is maintained in accordance with the strength of the residual dielectric polarization of the ferroelectric memory device, a plate line must be driven to read out the signal charges onto the bit line. Therefore, in the conventional ferroelectric memory device, the anode line for driving the circuit should have a large area.

상기 문제에 대처하기 위해, 회로를 구동하는 양극 라인의 면적을 감소시킬 수 있는 강유전성 메모리 장치의 셀 어레이 시스템이 Takashima 등에 의해 제안되어 왔다(D. Takashima et al., "High-density chain ferroelectric random memory(CFRAM)" in Proc. VSLI Symp., June 1997, pp. 83-84). 상기 셀 어레이 시스템에서, 메모리 셀은 강유전성 커패시터의 양단들을 셀 트랜지스터의 소스 및 드 레인에 개별적으로 접속하는 것에 의해 구성되고, 상술된 것과 동일한 구성을 가진 복수개 메모리 셀들을 직렬로 접속하여 메모리 셀 블록을 구성한다. 예를 들어, 직렬 접속된 TC 유닛형 강유전성 RAM(series connected TC unit type ferroelectric RAM)에서는, 회로를 구동하는 양극 라인이 8개의 메모리 셀들에 의해 공통적으로 사용될 수 있으므로, 메모리 셀 어레이가 높은 집적도로 집적될 수 있다. In order to cope with the above problem, a cell array system of ferroelectric memory device capable of reducing the area of the anode line driving a circuit has been proposed by Takashima et al. (D. Takashima et al., "High-density chain ferroelectric random memory (CFRAM) "in Proc. VSLI Symp., June 1997, pp. 83-84). In the cell array system, the memory cell is configured by individually connecting both ends of the ferroelectric capacitor to the source and the drain of the cell transistor, and connects the memory cell block in series by connecting a plurality of memory cells having the same configuration as described above. Configure. For example, in a series connected TC unit type ferroelectric RAM, a bipolar line driving a circuit can be commonly used by eight memory cells, so that the memory cell array is integrated at a high density. Can be.

예를 들어, 상기 구성을 가진 직렬 접속된 TC 유닛형 강유전성 RAM에서는, 메모리 셀 어레이 외부로부터의 잡음 발생을 방지하기 위해, 메모리 셀 어레이 바깥에 더미 비트 라인을 배치하고, 더미 비트 라인을 그라운드 전위로 고정시키는 것에 의해, 더미 비트 라인을 차폐 라인(shield line)으로 사용한다. For example, in a serially connected TC unit type ferroelectric RAM having the above arrangement, in order to prevent noise generation from outside the memory cell array, a dummy bit line is disposed outside the memory cell array, and the dummy bit line is set to ground potential. By fixing, the dummy bit line is used as a shield line.

또한, 메모리 셀 어레이 단부상의 비트 라인에 대한 용량성 커플링을 보상하기 위해 메모리 셀 어레이 바깥에 더미 비트 라인이 정렬되어 있는 강유전성 메모리 장치가 제안되어 왔다(Jpn. Pat. Appln. KOKAI Publication 10-200061). In addition, a ferroelectric memory device has been proposed in which dummy bit lines are arranged outside the memory cell array to compensate for capacitive coupling to the bit lines on the memory cell array ends (Jpn. Pat. Appln. KOKAI Publication 10-). 200061).

메모리 셀 어레이에 정렬되어 있는 비트 라인상으로 판독되는 데이터가 감지될 때, 배선들간의 기생 용량에 의해 야기되는 (이하에서, 커플링 잡음이라고 하는) 잡음의 영향이 발생한다는 것이 주지되어 있다. 2개의 비트 라인들이 동일한 피치를 가진 비트 라인의 양측상에 정렬되어 있을 경우 그리고 2개 비트 라인들 중 하나로부터 비트 라인에 부여되는 커플링 잡음량이 δ라면, 나머지 비트 라인으로부터 부여되는 커플링 잡음(δ)을 고려하는 것에 의해 2δ의 커플링 잡음량이 발생한다. It is well known that when data read on a bit line aligned to a memory cell array is sensed, the effect of noise (hereinafter referred to as coupling noise) caused by parasitic capacitance between wirings occurs. If two bit lines are aligned on both sides of a bit line with the same pitch and the amount of coupling noise applied to the bit line from one of the two bit lines is δ, then the coupling noise imparted from the remaining bit lines ( By considering δ), the coupling noise amount of 2δ is generated.

그러나, 비트 라인이 메모리 셀 어레이의 단부상에 정렬되어 있을 경우에는, 그라운드 전위에 고정되어 있는 더미 비트 라인으로부터 비트 라인으로 커플링 잡음이 부여되지 않는다. 따라서, 일 비트 라인으로부터의 커플링 잡음(δ)만이 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인에 부여된다. 예를 들어, 2T2C(two transistor-two capacitor) 시스템에서 데이터가 감지될 경우, 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인상으로 "1"이 판독되며 인접한 비트 라인상으로 "0"이 판독된다면, 판독 전위들간의 차이는 δ만큼 감소되고, 그에 따라, 감지 마진도 δ만큼 감소된다. However, when the bit lines are aligned on the ends of the memory cell array, no coupling noise is applied from the dummy bit lines fixed at the ground potential to the bit lines. Thus, only coupling noise δ from one bit line is applied to the bit lines aligned on the ends of the memory cell array. For example, when data is sensed in a two transistor-two capacitor (2T2C) system, "1" is read on bit lines aligned on the ends of the memory cell array and "0" is read on adjacent bit lines. If so, the difference between the read potentials is reduced by δ and thus the sense margin is also reduced by δ.

따라서, 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인들간의 커플링 잡음의 불균형으로 인해 감지 마진이 감소되고, 보유 특성이 열화되며, 수율이 저하되는 문제가 발생한다. As a result, an imbalance in coupling noise between bit lines aligned on the end of the memory cell array causes a problem in that the sensing margin is reduced, the retention characteristics are degraded, and the yield is degraded.

<발명의 개시><Start of invention>

본 발명의 일 태양에 따른 강유전성 메모리 장치는 행렬 형태로 정렬되어 있는 복수개의 메모리 셀들을 가진 메모리 셀 어레이를 포함한다. 메모리 셀들 각각은 셀 트랜지스터 및 강유전성 커패시터를 포함하는데, 셀 트랜지스터의 소스 및 드레인 영역들 중 하나는 비트 라인들 중 대응되는 하나에 전기적으로 접속되어 있고, 셀 트랜지스터의 게이트는 워드 라인들 중 대응되는 하나에 전기적으로 접속되어 있으며, 셀 트랜지스터의 소스 및 드레인 영역들 중 나머지 하나는 강유전성 커패시터의 일 전극에 전기적으로 접속되어 있고, 강유전성 커패시터의 나머지 전극은 양극 라인들 중 대응되는 하나에 전기적으로 접속되어 있다. 이것은, 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인 바깥에 정렬되어 있고, 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인으로부터, 메모리 셀 어레이에서의 비트 라인들간의 피치와 동일한 간격으로 분리되어 있으며, 비트 라인과 동일한 폭을 가진 제 1 더미 비트 라인 및 제 1 더미 비트 라인에 전기적으로 접속되어 있으며, 셀 트랜지스터 및 강유전체를 포함하는 제 1 더미 메모리 셀을 더 포함한다. A ferroelectric memory device according to one aspect of the present invention includes a memory cell array having a plurality of memory cells arranged in a matrix form. Each of the memory cells includes a cell transistor and a ferroelectric capacitor, one of the source and drain regions of the cell transistor being electrically connected to a corresponding one of the bit lines, the gate of the cell transistor being the corresponding one of the word lines. Is electrically connected to one electrode of the ferroelectric capacitor, and the other electrode of the ferroelectric capacitor is electrically connected to a corresponding one of the anode lines. . It is arranged outside the bit lines aligned on the ends of the memory cell array, and separated from the bit lines aligned on the ends of the memory cell array at intervals equal to the pitch between the bit lines in the memory cell array. And a first dummy memory cell electrically connected to the first dummy bit line and the first dummy bit line having the same width as the bit line, the first dummy memory cell including a cell transistor and a ferroelectric material.

본 발명의 다른 태양에 따른 강유전성 메모리 장치는 행렬 형태로 정렬되어 있는 복수개 메모리 셀들을 가진 제 1 메모리 셀 어레이를 포함한다. 메모리 셀들 각각은 셀 트랜지스터 및 강유전성 커패시터를 포함하는데, 셀 트랜지스터의 소스 및 드레인 영역들 중 하나는 비트 라인들 중 대응되는 하나에 전기적으로 접속되어 있고, 셀 트랜지스터의 게이트는 워드 라인들 중 대응되는 하나에 전기적으로 접속되어 있으며, 셀 트랜지스터의 소스 및 드레인 영역들 중 나머지 하나는 강유전성 커패시터의 일 전극에 전기적으로 접속되어 있고, 강유전성 커패시터의 나머지 전극은 양극 라인들 중 대응되는 하나에 전기적으로 접속되어 있다. 이것은, 제 1 메모리 셀 어레이에 인접하게 정렬되어, 제 1 메모리 셀 어레이에 전기적으로 접속되어 있는 비트 라인들을 공통적으로 사용하며, 제 1 메모리 셀 어레이와 동일한 구조를 가진 제 2 메모리 셀 어레이를 포함한다. 또한, 이것은, 제 1 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인 바깥에 정렬되어 있고, 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인으로부터, 메모리 셀 어레이에서의 비트 라인들간의 피치와 동일한 간격으로 분리되어 있으며, 비트 라인과 동일한 폭을 가진 제 1 더미 비트 라인 및 제 1 더미 비트 라인에 전기적으로 접속되어 있으며, 셀 트랜지스터 및 강유전체를 포함하는 제 1 더미 메모리 셀을 포함한다. 이것은, 제 2 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인 바깥에 정렬되어 있고, 제 2 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인으로부터 그 간격으로 분리되어 있으며, 비트 라인과 동일한 폭을 가진 제 2 더미 비트 라인 및 제 2 더미 비트 라인에 전기적으로 접속되어 있으며, 셀 트랜지스터 및 강유전체를 포함하는 제 2 더미 메모리 셀을 포함한다. A ferroelectric memory device according to another aspect of the present invention includes a first memory cell array having a plurality of memory cells arranged in a matrix form. Each of the memory cells includes a cell transistor and a ferroelectric capacitor, one of the source and drain regions of the cell transistor being electrically connected to a corresponding one of the bit lines, the gate of the cell transistor being the corresponding one of the word lines. Is electrically connected to one electrode of the ferroelectric capacitor, and the other electrode of the ferroelectric capacitor is electrically connected to a corresponding one of the anode lines. . It commonly uses bit lines aligned adjacent to the first memory cell array and electrically connected to the first memory cell array, and includes a second memory cell array having the same structure as the first memory cell array. . It is also equal to the pitch between the bit lines in the memory cell array, from the bit lines aligned outside the bit lines aligned on the ends of the first memory cell array and aligned on the ends of the memory cell array. The first dummy bit line and the first dummy bit line having a width equal to the bit line and electrically connected to the first dummy bit line, the first dummy memory cell including a cell transistor and a ferroelectric material. It is aligned outside the bit lines aligned on the ends of the second memory cell array and separated at intervals from the bit lines aligned on the ends of the second memory cell array and has the same width as the bit lines. And a second dummy memory cell electrically connected to the second dummy bit line and the second dummy bit line, the second dummy bit line including a cell transistor and a ferroelectric.

본 발명의 또 다른 태양에 따른 강유전성 메모리 장치는 행렬 형태로 정렬되어 있는 복수개 메모리 셀들을 가진 메모리 셀 어레이를 포함한다. 메모리 셀들 각각은 셀 트랜지스터 및 강유전성 커패시터를 포함하는데, 셀 트랜지스터의 소스 및 드레인 영역들 중 하나는 비트 라인들 중 대응되는 하나에 전기적으로 접속되어 있고, 셀 트랜지스터의 게이트는 워드 라인들 중 대응되는 하나에 전기적으로 접속되어 있으며, 셀 트랜지스터의 소스 및 드레인 영역들 중 나머지 하나는 강유전성 커패시터의 일 전극에 전기적으로 접속되어 있고, 강유전성 커패시터의 나머지 전극은 양극 라인들 중 대응되는 하나에 전기적으로 접속되어 있다. 또한, 이것은, 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인 바깥에 정렬되어 있는 더미 비트 라인, 일 전극이 더미 비트 라인에 전기적으로 접속되어 있는 커패시터, 및 커패시터의 나머지 전극에 전기적으로 접속되어 있는 출력 터미널과 양극 라인들에 전기적으로 접속되어, 각각, 양극 라인들의 구동을 검출하는 입력 터미널들을 가진 더미 비트 라인 구동 회로를 포함한다. A ferroelectric memory device according to another aspect of the present invention includes a memory cell array having a plurality of memory cells arranged in a matrix form. Each of the memory cells includes a cell transistor and a ferroelectric capacitor, one of the source and drain regions of the cell transistor being electrically connected to a corresponding one of the bit lines, the gate of the cell transistor being the corresponding one of the word lines. Is electrically connected to one electrode of the ferroelectric capacitor, and the other electrode of the ferroelectric capacitor is electrically connected to a corresponding one of the anode lines. . In addition, this includes a dummy bit line arranged outside the bit line aligned on the end of the memory cell array, a capacitor having one electrode electrically connected to the dummy bit line, and a remaining electrode of the capacitor electrically connected. And a dummy bit line driving circuit electrically connected to the output terminal and the anode lines, each having input terminals for detecting the driving of the anode lines.

도면의 간단한 설명Brief description of the drawings

도 1은 본 발명의 제 1 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM을 구성하는 메모리 셀 블록(memory cell block;MCB)을 나타내는 회로도이다. 1 is a circuit diagram illustrating a memory cell block (MCB) constituting a TC unit ferroelectric RAM connected in series according to a first embodiment of the present invention.

도 2는 도 1에 나타낸 MCB의 2T2C 시스템에서의 동작 타이밍도이다. FIG. 2 is an operation timing diagram of the 2T2C system of the MCB shown in FIG. 1.

도 3은 도 1에 나타낸 MCB의 1T1C 시스템에서의 동작 타이밍도이다. 3 is an operation timing diagram of the 1B1C system of the MCB shown in FIG. 1.

도 4는 본 발명의 제 1 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다. Fig. 4 is a schematic circuit diagram showing the configuration of the main part of the TC unit type ferroelectric RAM connected in series according to the first embodiment of the present invention.

도 5는 도 4에 나타낸 직렬 접속된 TC 유닛형 강유전성 RAM의 2T2C 시스템에서의 개개 비트 라인들간의 기생 용량들(Cbb)과 기생 용량(Cbb)에 의해 발생되는 커플링 잡음(δ)의 일례를 나타내는 도면이다. FIG. 5 shows an example of coupling noise δ generated by parasitic capacitances Cbb and parasitic capacitances Cbb between individual bit lines in a 2T2C system of the serially connected TC unit type ferroelectric RAM shown in FIG. 4. It is a figure which shows.

도 6은 도 4에 나타낸 직렬 접속된 TC 유닛형 강유전성 RAM의 1T1C 시스템에서의 개개 비트 라인들간의 기생 용량들(Cbb)과 기생 용량(Cbb)에 의해 발생되는 커플링 잡음(δ)의 일례를 나타내는 도면이다. FIG. 6 shows an example of coupling noise δ generated by parasitic capacitances Cbb and parasitic capacitances Cbb between individual bit lines in the 1T1C system of the serially connected TC unit type ferroelectric RAM shown in FIG. 4. It is a figure which shows.

도 7은 도 4에 나타낸 직렬 접속된 TC 유닛형 강유전성 RAM의 1T1C 시스템에서의 개개 비트 라인들간의 기생 용량들(Cbb)과 기생 용량(Cbb)에 의해 발생되는 커플링 잡음(δ)의 다른 예를 나타내는 도면이다.FIG. 7 shows another example of coupling noise δ generated by parasitic capacitances Cbb and parasitic capacitances Cbb between individual bit lines in a 1T1C system of a serially connected TC unit type ferroelectric RAM shown in FIG. 4. It is a figure which shows.

도 8은 본 발명의 제 2 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다. Fig. 8 is a schematic circuit diagram showing the configuration of the main part of the TC unit type ferroelectric RAM connected in series according to the second embodiment of the present invention.

도 9는 본 발명의 제 3 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다.Fig. 9 is a schematic circuit diagram showing the configuration of main parts of a TC unit type ferroelectric RAM connected in series according to the third embodiment of the present invention.

도 10은 도 9에 나타낸 직렬 접속된 TC 유닛형 강유전성 RAM의 변형을 나타 내는 개략적인 회로도이다. FIG. 10 is a schematic circuit diagram showing a modification of the serially connected TC unit type ferroelectric RAM shown in FIG.

도 11은 본 발명의 제 4 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다. Fig. 11 is a schematic circuit diagram showing the construction of the main part of the TC unit type ferroelectric RAM connected in series according to the fourth embodiment of the present invention.

도 12는 본 발명의 제 5 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다. Fig. 12 is a schematic circuit diagram showing the configuration of the main part of the TC unit type ferroelectric RAM connected in series according to the fifth embodiment of the present invention.

도 13은 본 발명의 제 6 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분을 나타내는 평면도이다. Fig. 13 is a plan view showing a main part of a TC unit type ferroelectric RAM connected in series according to the sixth embodiment of the present invention.

도 14는 도 13의 14-14' 라인에 따라 취해진 단면도이다. 14 is a cross-sectional view taken along line 14-14 'of FIG.

도 15는 도 13에 나타낸 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다. FIG. 15 is a schematic circuit diagram showing a configuration of main parts of the serially connected TC unit type ferroelectric RAM shown in FIG.

도 16은 본 발명의 제 7 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다. Fig. 16 is a schematic circuit diagram showing the configuration of main parts of a TC unit type ferroelectric RAM connected in series according to the seventh embodiment of the present invention.

도 17은 다른 일례의 강유전성 메모리 장치에 대한 주요 부분을 나타내는 도면이다. 17 is a diagram showing a main part of another example ferroelectric memory device.

이제는, 첨부 도면들을 참조하여 본 발명의 실시예들을 설명할 것이다. 다음 설명에서, 동일한 펑크션 및 구성을 가진 구성 요소들은 동일한 참조 기호들로써 지시될 것이고 반복되는 설명은 필요한 경우에만 이루어질 것이다. Embodiments of the present invention will now be described with reference to the accompanying drawings. In the following description, components having the same function and configuration will be denoted by the same reference symbols and repeated description will be made only when necessary.

(제 1 실시예) (First embodiment)

도 1은, 본 발명의 제 1 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM 을 구성하는 메모리 셀 블록들(MCB)을 나타내는 회로도이다.FIG. 1 is a circuit diagram showing memory cell blocks MCB constituting a TC unit type ferroelectric RAM connected in series according to a first embodiment of the present invention.

메모리 셀(MC)은 강유전성 커패시터(C)와 셀 트랜지스터(T)를 병렬로 접속하는 것에 의해 구성된다. 메모리 셀 블록(MCB)은, 예를 들어, 메모리 셀(MC)과 동일한 구조를 가진 8개의 메모리 셀들을 전기적으로 직렬 접속하는 것에 의해 구성된다. 도 1에는, 한 쌍의 비트 라인들(BL, /BL)에, 각각, 전기적으로 접속되어 있는 2개의 메모리 블록들(MCBO, MCB1)이 도시되어 있다. "전기적으로 접속되어 있는"이라는 어구가 다음에서는 "접속되어 있는"으로써 대체된다. The memory cell MC is constituted by connecting the ferroelectric capacitor C and the cell transistor T in parallel. The memory cell block MCB is configured, for example, by electrically connecting eight memory cells having the same structure as the memory cell MC. In FIG. 1, two memory blocks MCBO and MCB1 electrically connected to a pair of bit lines BL and / BL are shown. The phrase "electrically connected" is replaced by "connected" in the following.

메모리 블록들(MCBO, MCB1)의 한쪽 단들은, 각각, 블록 선택 트랜지스터들(BSTO, BST1)을 경유하여 비트 라인들(BL, /BL)에 접속되어 있다. 메모리 블록들(MCBO, MCB1)의 다른 단들은, 각각, 양극 라인들(PL, /PL)에 접속되어 있다. 각 메모리 셀 블록(MCB)의 셀 트랜지스터(T)의 게이트는 워드 라인들(WLO 내지 WL7) 중 대응되는 하나에 접속되어 있다. 블록 선택 트랜지스터들(BSTO, BST1)의 게이트들은, 각각, 블록 선택 신호 라인들(BSLO, BSL1)에 접속되어 있다. One ends of the memory blocks MCBO and MCB1 are connected to the bit lines BL and / BL, respectively, through the block select transistors BSTO and BST1. The other ends of the memory blocks MCBO and MCB1 are connected to the anode lines PL and / PL, respectively. The gate of the cell transistor T of each memory cell block MCB is connected to a corresponding one of the word lines WLO to WL7. Gates of the block select transistors BSTO and BST1 are connected to the block select signal lines BSLO and BSL1, respectively.

2개의 시스템들, 즉, 2개의 셀 트랜지스터들과 2개의 강유전성 커패시터들을 사용하는 것에 의해 1-비트 데이터를 보유하는 2T2C 시스템 및 1개의 셀 트랜지스터와 1개의 강유전성 커패시터를 사용하는 것에 의해 1-비트 데이터를 보유하는 1T1C 시스템이 강유전성 메모리 장치의 데이터 보유 시스템으로서 제공된다. 도 1에 나타낸 직렬 접속된 TC 유닛형 강유전성 RAM은, 2T2C 시스템 및 1T1C 시스템 모두가 공통적으로 적용될 수 있는 구성을 가지고 있다. 1-bit data by using 2 systems, namely 2T2C system holding 1-bit data by using 2 cell transistors and 2 ferroelectric capacitors and 1 cell transistor and 1 ferroelectric capacitor A 1T1C system for holding is provided as a data holding system of a ferroelectric memory device. The serially connected TC unit-type ferroelectric RAM shown in FIG. 1 has a configuration in which both the 2T2C system and the 1T1C system can be commonly applied.

1T1C 시스템에서, 기준 전압을 발생시키는 기준 전압 발생 회로(RVG)는 더미 워드 트랜지스터들(DWT1, DWT2) 및 기준 커패시터(RC)를 포함한다. 기준 커패시터(RC)의 전극들 중 하나는 더미 양극 라인(DPL)에 접속되어 있다. 기준 커패시터(RC)의 다른 전극은 더미 워드 트랜지스터들(DWT1, DWT2)의 소스들/드레인들에 접속되어 있다. 더미 워드 트랜지스터(DWT1)의 드레인/소스는 비트 라인(/BL)에 접속되어 있다. 더미 워드 트랜지스터(DWT2)의 드레인/소스는 비트 라인(BL)에 접속되어 있다. 더미 워드 트랜지스터(DWT1)의 게이트는 더미 워드 라인(DWL1)에 접속되어 있다. 더미 워드 트랜지스터(DWT2)의 게이트는 더미 워드 라인(DWL2)에 접속되어 있다. In the 1T1C system, the reference voltage generating circuit RVG for generating the reference voltage includes dummy word transistors DWT1 and DWT2 and a reference capacitor RC. One of the electrodes of the reference capacitor RC is connected to the dummy anode line DPL. The other electrode of the reference capacitor RC is connected to the sources / drains of the dummy word transistors DWT1 and DWT2. The drain / source of the dummy word transistor DWT1 is connected to the bit line / BL. The drain / source of the dummy word transistor DWT2 is connected to the bit line BL. The gate of the dummy word transistor DWT1 is connected to the dummy word line DWL1. The gate of the dummy word transistor DWT2 is connected to the dummy word line DWL2.

비트 라인들(BL, /BL)은, 판독된 데이터를 감지하고 증폭하는 감지 증폭기 회로(SA;sense amplifier circuit)에 접속되어 있다. The bit lines BL and / BL are connected to a sense amplifier circuit (SA) for sensing and amplifying the read data.

도 2는 상기 구성을 갖춘 메모리 셀 블록(MCB)의 2T2C 시스템에서의 동작 타이밍도이다. 메모리 셀(MC)은, 강유전성 커패시터(C)의 잔류 유전체 분극이 양인 상태를 데이터 "1"로서 저장하고 그것의 잔류 유전체 분극이 음인 상태를 데이터 "0"으로 저장한다고 가정된다. 대기시에, 모든 워드 라인들(WL)은 "H"로 유지되고, 블록 선택 신호 라인들(BSLO, BSL1)은 "L"로 유지되며, 비트 라인들(BL, /BL)과 양극 라인들(PL, /PL)은 VSS(그라운드 전위)로 유지된다. 이때, 강유전성 커패시터(C)의 2개 터미널들은, 데이터를 안정하게 보유하기 위해 ON 상태로 설정되어 있는 셀 트랜지스터에 의해 단락된다. 2 is an operation timing diagram of a 2T2C system of a memory cell block (MCB) having the above configuration. It is assumed that memory cell MC stores a state in which the residual dielectric polarization of ferroelectric capacitor C is positive as data "1" and a state in which its residual dielectric polarization is negative as data "0". In standby, all word lines WL remain at " H ", block select signal lines BSLO and BSL1 remain at " L ", and the bit lines BL, / BL and anode lines. (PL, / PL) is maintained at VSS (ground potential). At this time, the two terminals of the ferroelectric capacitor C are shorted by the cell transistor set to the ON state in order to stably retain data.

활성시에, 예를 들어, 워드 라인(WL2)을 사용하는 것에 의해 비트 라인(BL)쪽의 메모리 셀(MC)이 선택되면, 비트 라인(BL)은 전기적 부동 상태로 설정되고, 워드 라인(WL2)은 "L"로 설정되며, 블록 선택 신호 라인(BSLO)은 "H"로 설정되고, 양극 라인(PL)은 VSS(그라운드 전위)에서 VAA(양 전위)로 상승된다. 그 결과, 선택된 메모리 셀(MC)의 강유전성 커패시터(C)에 전압이 인가되고 데이터("0", "1")에 따라 비트 라인(BL)상으로 신호 전압이 판독된다. 이 경우, 비트 라인(BL)측의 메모리 셀(MC)에 저장되어 있는 데이터에 대해 상보적인 데이터가 워드 라인(WL2)에 의해 선택되는 비트 라인(/BL)의 메모리 셀(MC)에 저장된다. 따라서, 블록 선택 신호 라인(BSL1)을 "H"로 설정하는 것에 의해, 상술된 바와 동일한 방식으로, 데이터("0", "1")에 따라 비트 라인(/BL)상으로 신호 전압이 판독된다. At the time of activation, if the memory cell MC on the bit line BL side is selected, for example, by using the word line WL2, the bit line BL is set to an electrically floating state, and the word line ( WL2 is set to " L ", the block select signal line BSLO is set to " H ", and the anode line PL is raised from VSS (ground potential) to VAA (positive potential). As a result, a voltage is applied to the ferroelectric capacitor C of the selected memory cell MC and the signal voltage is read on the bit line BL in accordance with the data "0" and "1". In this case, data complementary to data stored in the memory cell MC on the bit line BL side is stored in the memory cell MC of the bit line / BL selected by the word line WL2. . Therefore, by setting the block select signal line BSL1 to "H", the signal voltage is read on the bit line / BL in accordance with the data "0" and "1" in the same manner as described above. do.

비트 라인들(BL, /BL)상으로 판독된 신호 전압들은 서로 비교되는데, 비교되는 데이터는 활성화되어 있는 감지 증폭기 회로(SA)에 의해 증폭되어 데이터("0", "1")가 감지된다. 이후에, 감지 증폭기 회로(SA)는 비활성화되고 판독된 데이터는 재기입된다. The signal voltages read on the bit lines BL and / BL are compared with each other, and the data to be compared is amplified by the activated sense amplifier circuit SA so that the data "0" and "1" are sensed. . Thereafter, the sense amplifier circuit SA is deactivated and the read data is rewritten.

판독 및 재기입 동작들에서, 데이터가 "1"일 경우에는 파괴 판독 동작이 수행되고 데이터가 "0"일 경우에는 비파괴 판독 동작이 수행된다. 즉, 데이터가 "1"일 경우에는, 강유전성 커패시터의 잔류 유전체 분극량이 양극 라인으로부터의 양 전압 인가에 의해 크게 감소되고 분극의 반전이 발생한다. 그 다음, 양극 라인 전압이 판독 동작 이후에 저하되면, 비트 라인은 판독 데이터에 의해 높은 전위로 설정되어 있으므로, 데이터를 재기입하기 위해 판독시의 전압에 반대되는 전압이 강유전성 커패시터에 인가된다. 데이터가 "0"일 경우, 양극 라인 전압으로 인한 분극의 반전이 발생하지 않고, 판독 동작 이후에 반대 전압이 인가되지 않으며, 원래 부터의 음의 잔류 유전체 분극 상태데이터가 재기입된다. In the read and rewrite operations, a destructive read operation is performed when the data is "1" and a non-destructive read operation is performed when the data is "0". That is, when the data is "1", the amount of residual dielectric polarization of the ferroelectric capacitor is greatly reduced by the application of both voltages from the anode line, and reversal of polarization occurs. Then, when the positive line voltage drops after the read operation, the bit line is set to a high potential by the read data, so that a voltage opposite to the voltage at the read is applied to the ferroelectric capacitor to rewrite the data. If the data is " 0 ", no reversal of polarization due to the positive line voltage occurs, no reverse voltage is applied after the read operation, and the original negative residual dielectric polarization state data is rewritten.

도 3은 도 1에 나타낸 메모리 셀 블록(MCB)의 1T1C 시스템에서의 동작 타이밍도이다. FIG. 3 is an operation timing diagram of a 1T1C system of the memory cell block MCB shown in FIG. 1.

활성시에, 예를 들어, 워드 라인(WL2)을 사용하는 것에 의해 비트 라인(BL)쪽의 메모리 셀(MC)이 선택되면, 비트 라인(BL)은 전기적 부동 상태(electrically floating state)로 설정되고, 워드 라인(WL2)은 "L"로 설정되며, 블록 선택 신호 라인(BSLO)은 "H"로 설정되고, 양극 라인(PL)은 VSS(그라운드 전위)에서 VAA(양 전위)로 상승된다. 또한, 더미 워드 라인(DWL1)은 "H"로 설정되고, 비트 라인(/BL)에는 기준 전압이 인가된다. At the time of activation, if the memory cell MC on the bit line BL side is selected, for example, by using the word line WL2, the bit line BL is set to an electrically floating state. The word line WL2 is set to "L", the block select signal line BSLO is set to "H", and the positive line PL is raised from VSS (ground potential) to VAA (positive potential). . In addition, the dummy word line DWL1 is set to "H", and a reference voltage is applied to the bit line / BL.

비트 라인(BL)상으로 판독된 신호 전압은 기준 전압과 비교되고, 비교되는 데이터는 활성화되어 있는 감지 증폭기 회로(SA)에 의해 증폭되어 데이터("0", "1")가 감지된다. The signal voltage read on the bit line BL is compared with the reference voltage, and the data to be compared is amplified by the activated sense amplifier circuit SA so that the data "0" and "1" are sensed.

도 1에 나타낸 메모리 셀 블록들(MCBO, MCB1)과 동일한 구성을 가진 복수개 메모리 셀 블록들이 정렬되어 메모리 셀 어레이(MCA)를 구성한다. A plurality of memory cell blocks having the same configuration as the memory cell blocks MCBO and MCB1 shown in FIG. 1 are arranged to form a memory cell array MCA.

비트 라인들(BLO, /BLO)은 데이터 선택 트랜지스터들(DSTO, DST1)을 경유하여 데이터 라인들(DQO, /DQO)에 접속되어 있다. 데이터 선택 트랜지스터들(DSTO, DST1)의 게이트들은 (나타내지 않은) 컬럼 디코더(CD)에 접속되어 있고, 데이터 라인들(DQO, /DQO)을 경유하여 데이터를 출력하기 위해 거기에는 컬럼 선택 신호 라 인(CSLO)을 경유하여 컬럼 선택 신호가 인가된다. The bit lines BLO and / BLO are connected to the data lines DQO and / DQO via the data select transistors DSTO and DST1. Gates of the data select transistors DSTO and DST1 are connected to the column decoder CD (not shown), and there are column select signal lines for outputting data via the data lines DQO and / DQO. The column select signal is applied via (CSLO).

더미 비트 라인들(DummyBL 및 Dummy/BL)은 각각 메모리 셀 어레이(MCA) 바깥에 정렬되어 있고, 메모리 셀 어레이(MCA)의 단부상에 정렬되어 있는 비트 라인(BL0)으로부터, 메모리 셀 어레이(MCA)의 쌍을 이루고 있는 비트 라인들간의 피치와 동일한 간격으로 분리되어 있다. 더미 비트 라인들(DummyBL 및 Dummy/BL)은 각각 메모리 셀 어레이(MCA)의 비트 라인과 동일한 폭을 가진다. 개개의 더미 비트 라인들(DummyBL, Dummy/BL)에는 메모리 셀 블록들(MCB)이 접속되어 있고, 기준 전압 발생 회로(RVG)와 감지 증폭기 회로(SA)가 접속되어 있다. 또한, 데이터 라인들과 컬럼 게이트는 더미 비트 라인들(DummyBL, Dummy/BL)에 접속되어 있지 않다. The dummy bit lines DummyBL and Dummy / BL are each arranged outside the memory cell array MCA, and from the bit line BL0 arranged on the end of the memory cell array MCA, the memory cell array MCA Are separated by equal intervals between the pitches of the paired bit lines. The dummy bit lines DummyBL and Dummy / BL each have the same width as the bit lines of the memory cell array MCA. The memory cell blocks MCB are connected to the respective dummy bit lines DummyBL and Dummy / BL, and the reference voltage generation circuit RVG and the sense amplifier circuit SA are connected. In addition, the data lines and the column gates are not connected to the dummy bit lines DummyBL and Dummy / BL.

다음에서는, 상기 구성을 가진 직렬 접속된 TC 유닛형 강유전성 RAM의 2T2C 시스템 동작이 설명된다. 도 5는 개개 비트 라인들간의 기생 용량들(Cbb) 및 기생 용량(Cbb)에 의해 초래되는 커플링 잡음(δ)을 나타내는 도면이다. In the following, a 2T2C system operation of a serially connected TC unit type ferroelectric RAM having the above configuration is described. FIG. 5 is a diagram illustrating parasitic capacitances Cbb and coupling noise δ caused by parasitic capacitances Cbb between individual bit lines.

워드 라인(WLn)에 접속되어 있는 메모리 셀(MC)에 저장되어 있는 데이터를 판독해 내기 위해, 양극 라인들(PL, /PL)에 전위(VAA;양 전위)가 인가된다. 예를 들어, 데이터 "1"이 더미 비트 라인(DummyBL) 및 비트 라인들(BLO, BL1)상으로 판독된다고 가정한다. 2T2C 시스템의 경우에서는, 데이터 "0"가 더미 비트 라인(Dummy/BL) 및 비트 라인들(/BLO, /BL1)상으로 판독된다. In order to read out the data stored in the memory cell MC connected to the word line WLn, the potential V A (positive potential) is applied to the anode lines PL and / PL. For example, assume that data "1" is read onto the dummy bit line DummyBL and the bit lines BLO and BL1. In the case of a 2T2C system, data "0" is read on the dummy bit line Dummy / BL and the bit lines / BLO, / BL1.

VAA(양 전위)가 양극 라인들(PL, /PL)로 인가되고 데이터가 개개 비트 라인들상으로 판독된다면, 개개 비트 라인들간에 존재하는 기생 용량들(Cbb)로 인해, 개개 비트 라인들상에 순간적으로 커플링 잡음들(δ)이 초래된다. 비트 라인 (/BLO)은 인접한 비트 라인들(BLO 및 BL1)로부터 2δ의 커플링 잡음을 수신한다. 또한, 더미 비트 라인들(DummyBL, Dummy/BL)이 제공되므로, 메모리 셀 어레이(MCA)의 단부상에 배치되어 있는 비트 라인(BLO) 또한 인접한 더미 비트 라인(Dummy/BL) 및 비트 라인(/BLO)으로부터 2δ의 커플링 잡음을 수신한다. If VAA (positive potential) is applied to the anode lines PL, / PL and data is read on the individual bit lines, due to the parasitic capacitances Cbb existing between the individual bit lines, Instantaneously coupling noises δ are caused. The bit line / BLO receives 2δ coupling noise from adjacent bit lines BLO and BL1. In addition, since the dummy bit lines DummyBL and Dummy / BL are provided, the bit line BLO disposed on the end of the memory cell array MCA is also adjacent to the dummy bit line Dummy / BL and the bit line (/). BLO) receives coupling noise of 2δ.

그 결과, 쌍을 이루고 있는 비트 라인들(BLO, /BLO)로부터 판독된 데이터가 감지 증폭기 회로(SA)에 의해 감지될 때, 비트 라인(BL0)의 데이터 "1" 및 비트 라인(/BL0)의 데이터 "0"에 대한 판독 전위들 모두는 2δ만큼 증가된다. 따라서, 메모리 셀 어레이(MCA)의 비트 라인들의 경우에서와 같이, 비트 라인(BL0)에서는 커플링 잡음의 불균형이 발생하지 않을 것이다. As a result, when the data read from the paired bit lines BLO, / BLO is sensed by the sense amplifier circuit SA, the data "1" of the bit line BL0 and the bit line / BL0. All of the read potentials for data "0" of are increased by 2δ. Thus, as in the case of the bit lines of the memory cell array MCA, an unbalance of coupling noise will not occur in the bit line BL0.

도 6은 1T1C 시스템의 개개 비트 라인들간의 기생 용량들(Cbb)과 기생 용량(Cbb)에 의해 초래되는 커플링 잡음(δ)의 일례를 나타내는 도면이다. FIG. 6 is a diagram illustrating an example of coupling noise δ caused by parasitic capacitance Cbb and parasitic capacitance Cbb between individual bit lines of a 1T1C system.

예를 들어, 더미 비트 라인(DummyBL) 및 비트 라인들(BLO, BL1)상으로 데이터 "1"이 판독된다고 가정한다. 1T1C 시스템의 경우, 기준 전압(RV)이 더미 비트 라인(Dummy/BL) 및 비트 라인들(/BLO, /BL1)로 인가된다. 양극 라인들(PL, /PL)로 VAA(양 전위)가 인가되면, 개개 비트 라인들간에 존재하는 기생 용량들(Cbb)로 인해 개개 비트 라인들상에 순간적으로 커플링 잡음들(δ)이 초래된다. 따라서, 2T2C 시스템의 경우에서와 같이, 메모리 셀 어레이(MCA)의 단부상에 배치된 비트 라인(BLO)은 인접한 더미 비트 라인(Dummy/BL) 및 비트 라인(/BLO)으로부터 2δ의 커플링 잡음을 수신한다. For example, assume that data "1" is read on the dummy bit line DummyBL and the bit lines BLO and BL1. In the case of the 1T1C system, the reference voltage RV is applied to the dummy bit line Dummy / BL and the bit lines / BLO and / BL1. When VAA (positive potential) is applied to the anode lines PL and / PL, coupling noises δ are instantaneously generated on the individual bit lines due to parasitic capacitances Cbb existing between the individual bit lines. Caused. Thus, as in the case of the 2T2C system, the bit line BLO disposed on the end of the memory cell array MCA has a coupling noise of 2δ from adjacent dummy bit lines Dummy / BL and bit lines BLO. Receive

다음으로는, 1T1C 시스템에서, 예를 들어, 데이터 "0"가 더미 비트 라인 (Dummy/BL) 및 비트 라인들(/BLO, /BL1)상으로 판독된다고 가정한다. 도 7은 상기 경우에서의 개개 비트 라인들간의 기생 용량들(Cbb) 및 기생 용량(Cbb)에 의해 초래되는 커플링 잡음(δ)을 나타내는 도면이다. Next, in the 1T1C system, for example, assume that data "0" is read on the dummy bit line Dummy / BL and the bit lines / BLO, / BL1. FIG. 7 is a diagram showing the parasitic capacitance Cbb and the coupling noise δ caused by the parasitic capacitance Cbb between the individual bit lines in this case.

1T1C 시스템의 경우, 더미 비트 라인(Dummy/BL) 및 비트 라인들(/BLO, /BL1)상으로 "0" 데이터가 판독되면, 더미 비트 라인(DummyBL) 및 비트 라인들(BLO, BL1)로 기준 전압(RV)이 인가된다. 양극 라인들(PL, /PL)에 VAA(양 전위)가 인가되면, 개개 비트 라인들간에 존재하는 기생 용량들(Cbb)로 인해 개개 비트 라인들상에 순간적으로 커플링 잡음들(δ)이 초래된다. 따라서, 2T2C 시스템의 경우에서와 같이, 메모리 셀 어레이(MCA)의 단부상에 배치되어 있는 비트 라인(BLO)은 인접한 더미 비트 라인(Dummy/BL) 및 비트 라인(/BLO)으로부터 2δ의 커플링 잡음을 수신한다. In the case of the 1T1C system, when "0" data is read on the dummy bit line Dummy / BL and the bit lines / BLO and / BL1, the dummy bit line DummyBL and the bit lines BLO and BL1 are read. The reference voltage RV is applied. When VAA (positive potential) is applied to the anode lines PL, / PL, coupling noises δ are instantaneously generated on the individual bit lines due to parasitic capacitances Cbb existing between the individual bit lines. Caused. Thus, as in the case of the 2T2C system, the bit line BLO disposed on the end of the memory cell array MCA is coupled to 2δ from adjacent dummy bit lines Dummy / BL and bit lines / BLO. Receive noise.

상술된 바와 같이, 본 실시예에서, 더미 비트 라인들(DummyBL 및 Dummy/BL)은 메모리 셀 어레이(MCA)의 단부상에 배치되어 있는 비트 라인(BL0) 바깥에 정렬되어 있으며, 그로부터 메모리 셀 어레이(MCA)에서 쌍을 이루고 있는 비트 라인들간의 피치와 동일한 간격으로 떨어져 있다. 더미 비트 라인들(DummyBL 및 Dummy/BL)은 각각 메모리 셀 어레이(MCA)의 비트 라인과 동일한 폭을 가진다. 또한, 더미 비트 라인들(DummyBL, Dummy/BL)에는 감지 증폭기 회로(SA)가 접속되어 있고, 데이터 라인들은 더미 비트 라인들에 접속되어 있지 않다. As described above, in this embodiment, the dummy bit lines DummyBL and Dummy / BL are arranged outside the bit line BL0 disposed on the end of the memory cell array MCA, from which the memory cell array At (MCA) they are spaced at equal intervals between the pitches of the paired bit lines. The dummy bit lines DummyBL and Dummy / BL each have the same width as the bit lines of the memory cell array MCA. In addition, the sense amplifier circuit SA is connected to the dummy bit lines DummyBL and Dummy / BL, and the data lines are not connected to the dummy bit lines.

따라서, 본 실시예에 따르면, 메모리 셀 어레이(MCA)의 단부상에 배치되어 있는 비트 라인에서 발생하는 커플링 잡음의 불균형이 억제될 수 있다. 따라서, 감지 증폭기 회로(SA)의 감지 마진(sense margin) 감소가 방지될 수 있어 데이터가 정확하게 감지될 수 있다. Therefore, according to the present embodiment, the imbalance of the coupling noise generated in the bit line disposed on the end of the memory cell array MCA can be suppressed. Therefore, reduction of the sense margin of the sense amplifier circuit SA can be prevented so that data can be accurately detected.

또한, 감지 증폭기 회로(SA)가 더미 비트 라인들(DummyBL, Dummy/BL)에 접속되어 있으므로, 메모리 셀 어레이(MCA)의 비트 라인들에 대한 것과 동일한 동작이 획득될 수 있다. 따라서, 메모리 셀 어레이(MCA)의 다른 비트 라인에서 발생하는 것과 동일한 커플링 잡음이 비트 라인(BLO)에 초래될 수 있다. In addition, since the sense amplifier circuit SA is connected to the dummy bit lines DummyBL and Dummy / BL, the same operation as that for the bit lines of the memory cell array MCA can be obtained. Therefore, the same coupling noise as that generated in other bit lines of the memory cell array MCA may be caused in the bit line BLO.

또한, 데이터 라인들(DQ)이 더미 비트 라인들(DummyBL, Dummy/BL)에 접속되어 있지 않으므로, 외부 회로가 생략될 수 있고 회로 공간이 축소될 수 있다. In addition, since the data lines DQ are not connected to the dummy bit lines DummyBL and Dummy / BL, the external circuit can be omitted and the circuit space can be reduced.

(제 2 실시예)(Second embodiment)

본 발명의 제 2 실시예에서는, 쌍을 이루고 있는 더미 비트 라인들이 메모리 셀 어레이(MCA)의 바깥에 정렬되어 있고, VSS(그라운드 전위)에 접속되어 있는 더미 비트 라인이 쌍을 이루고 있는 더미 비트 라인들 바깥에 추가적으로 정렬되어 있다. In the second embodiment of the present invention, the dummy bit lines in pairs are arranged outside the memory cell array MCA, and the dummy bit lines in pairs are connected to the dummy bit lines connected to VSS (ground potential). It is additionally aligned outside the fields.

도 8은 본 발명의 제 2 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다. 메모리 셀 어레이(MCA) 및 쌍을 이루고 있는 더미 비트 라인들(DummyBL1, Dummy/BL1)의 구성은 제 1 실시예의 그것과 동일하다. Fig. 8 is a schematic circuit diagram showing the configuration of the main part of the TC unit type ferroelectric RAM connected in series according to the second embodiment of the present invention. The configuration of the memory cell array MCA and the paired dummy bit lines DummyBL1 and Dummy / BL1 is the same as that of the first embodiment.

더미 비트 라인(Dummy/BLO)은 더미 비트 라인(DummyBLl) 바깥에 배치되어 있으며 더미 비트 라인(DummyBL1)으로부터, 메모리 셀 어레이(MCA)의 쌍을 이루고 있는 비트 라인들간의 피치와 동일한 간격으로 분리되어 있다. 더미 비트 라인 (Dummy/BLO)의 전위는 VSS(그라운드 전위)로 고정되어 있다. The dummy bit line Dummy / BLO is disposed outside the dummy bit line DummyBLl and is separated from the dummy bit line DummyBL1 by the same interval as the pitch between the bit lines constituting the pair of memory cell arrays MCA. have. The potential of the dummy bit line Dummy / BLO is fixed to VSS (ground potential).

제 1 실시예에서와 같이, 상기 구성을 가진 직렬 접속된 TC 유닛형 강유전성 RAM에서는, 비트 라인(BL0)에서 발생하는 커플링 잡음의 불균형이 제거될 수 있다. 또한, 외부로부터의 잡음이 메모리 셀 어레이(MCA) 및 쌍을 이루고 있는 더미 비트 라인들(DummyBLl, Dummy/BLl)에 인가되는 것을 방지하기 위해, VSS(그라운드 전위)로 고정되어 있는 더미 비트 라인(Dummy/BLO)이 제공된다. As in the first embodiment, in the serially connected TC unit type ferroelectric RAM having the above configuration, the unbalance of the coupling noise generated in the bit line BL0 can be eliminated. In addition, in order to prevent noise from the outside from being applied to the memory cell array MCA and the paired dummy bit lines DummyBLl and Dummy / BLl, the dummy bit line fixed to VSS (ground potential) Dummy / BLO) is provided.

따라서, 본 실시예에 따르면, 메모리 셀 어레이(MCA)의 단부상에 배치되어 있는 비트 라인에서 발생하는 커플링 잡음의 불균형이 제거될 수 있다. 그 결과, 감지 증폭기 회로(SA)의 감지 마진 감소가 방지될 수 있어 데이터가 정확하게 감지될 수 있다. Therefore, according to the present embodiment, the unbalance of the coupling noise generated in the bit line disposed on the end of the memory cell array MCA can be eliminated. As a result, reduction in the sense margin of the sense amplifier circuit SA can be prevented so that data can be accurately detected.

또한, 더미 비트 라인(Dummy/BLO)은 차폐 라인으로 동작하며 메모리 셀 어레이(MCA)의 외부로부터의 잡음 발생을 방지할 수 있다. In addition, the dummy bit line Dummy / BLO may act as a shielding line and may prevent noise from occurring outside of the memory cell array MCA.

더미 비트 라인들(DummyBLl 및 Dummy/BLO)간의 간격이 메모리 셀 어레이(MCA)의 쌍을 이루고 있는 비트 라인들간의 피치와 동일하지 않다고 하더라도, 특별한 문제는 발생하지 않는다. Although the distance between the dummy bit lines DummyBLl and Dummy / BLO is not equal to the pitch between the bit lines constituting the pair of memory cell arrays MCA, no particular problem occurs.

(제 3 실시예)(Third embodiment)

도 9는 본 발명의 제 3 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다. 메모리 셀 블록(MCB)의 구성은 제 1 실시예의 그것과 동일하다. Fig. 9 is a schematic circuit diagram showing the configuration of main parts of a TC unit type ferroelectric RAM connected in series according to the third embodiment of the present invention. The configuration of the memory cell block MCB is the same as that of the first embodiment.

복수개 메모리 셀 블록들(MCB)이 정렬되어 메모리 셀 어레이들(MCA1, MCA2) 을 구성한다. 메모리 셀 어레이들(MCA1 및 MCA2)의 메모리 셀 블록들(MCB)은 공통 비트 라인을 사용해 다같이 접속된다. 감지 증폭기 회로(SA)는 메모리 셀 어레이들(MCA1 및 MCA2) 사이에 놓여 있는, 쌍을 이루고 있는 개개의 공통 비트 라인들간에 접속되어 있다. 각각의 감지 증폭기 회로(SA)에는 컬럼 디코더(CD)가 접속되어 있다. The plurality of memory cell blocks MCB are arranged to form the memory cell arrays MCA1 and MCA2. The memory cell blocks MBC of the memory cell arrays MCA1 and MCA2 are connected together using a common bit line. The sense amplifier circuit SA is connected between paired individual common bit lines, which lies between the memory cell arrays MCA1 and MCA2. A column decoder CD is connected to each sense amplifier circuit SA.

셀 어레이 선택 트랜지스터(AST1)가, 메모리 셀 어레이(MCA1)와 감지 증폭기 회로(SA) 사이에 놓여 있는 비트 라인(BL0)의 그 부분에 개재되어 있다. 또한, 셀 어레이 선택 트랜지스터(AST2)가, 메모리 셀 어레이(MCA2)와 감지 증폭기 회로(SA) 사이에 놓여 있는 비트 라인(BL0)의 그 부분에 개재되어 있다. 셀 어레이 선택 트랜지스터(AST1)의 게이트는 메모리 셀 어레이 선택 라인(ASL1)에 접속되어 있다. 셀 어레이 선택 트랜지스터(AST2)의 게이트는 메모리 셀 어레이 선택 라인(ASL2)에 접속되어 있다. 마찬가지로, 셀 어레이 선택 트랜지스터들(AST1, AST2)은 나머지 비트 라인들에 접속되어 있다. 메모리 셀 어레이들(MCA1, MCA2)은 메모리 셀 어레이 선택 라인들(ASL1, ASL2)을 사용하는 것에 의해 선택될 수 있고, 각각의 감지 증폭기 회로(SA) 및 각각의 컬럼 디코더(CD)는 공통적으로 사용될 수 있다. The cell array select transistor AST1 is interposed in the portion of the bit line BL0 lying between the memory cell array MCA1 and the sense amplifier circuit SA. The cell array select transistor AST2 is interposed in the portion of the bit line BL0 lying between the memory cell array MCA2 and the sense amplifier circuit SA. The gate of the cell array select transistor AST1 is connected to the memory cell array select line ASL1. The gate of the cell array select transistor AST2 is connected to the memory cell array select line ASL2. Similarly, the cell array select transistors AST1 and AST2 are connected to the remaining bit lines. The memory cell arrays MCA1, MCA2 can be selected by using memory cell array select lines ASL1, ASL2, where each sense amplifier circuit SA and each column decoder CD are commonly Can be used.

더미 비트 라인(Dummy/BL)은 메모리 셀 어레이(MCA1)의 바깥에 정렬되어 있으며, 메모리 셀 어레이(MCA1)의 단부에 배치되어 있는 비트 라인(BL0)으로부터, 메모리 셀 어레이(MCA1)의 쌍을 이루고 있는 비트 라인들간의 피치에 대응되는 간격으로 분리되어 있다. 더미 비트 라인(Dummy/BL)은 메모리 셀 어레이(MCA1)의 비트 라인과 동일한 폭을 가진다. 메모리 셀 블록(MCB) 및 기준 전압 발생 회로 (RVG1)는 더미 비트 라인(Dummy/BL)에 접속되어 있다. 기준 전압 발생 회로(RVG1)는 더미 워드 트랜지스터(DWTn) 및 기준 커패시터(RCn)에 의해 구성된다. 기준 커패시터(RCn)의 전극들 중 하나는 더미 양극 라인(DPLn)에 접속되어 있다. 기준 커패시터(RCn)의 나머지 전극은 더미 워드 트랜지스터(DWTn)의 소스/드레인에 접속되어 있다. 더미 워드 트랜지스터(DWTn)의 드레인/소스는 더미 비트 라인(Dummy/BL)에 접속되어 있다. The dummy bit lines Dummy / BL are arranged outside the memory cell arrays MCA1, and the pairs of the memory cell arrays MCA1 are separated from the bit lines BL0 disposed at the ends of the memory cell arrays MCA1. It is separated by a space corresponding to the pitch between the bit lines. The dummy bit line Dummy / BL has the same width as the bit line of the memory cell array MCA1. The memory cell block MCB and the reference voltage generator circuit RVG1 are connected to the dummy bit line Dummy / BL. The reference voltage generating circuit RVG1 is constituted by the dummy word transistor DWTn and the reference capacitor RCn. One of the electrodes of the reference capacitor RCn is connected to the dummy anode line DPLn. The remaining electrode of the reference capacitor RCn is connected to the source / drain of the dummy word transistor DWTn. The drain / source of the dummy word transistor DWTn is connected to the dummy bit line Dummy / BL.

더미 비트 라인(DummyBL)은 메모리 셀 어레이(MCA2)의 바깥에 정렬되어 있으며, 메모리 셀 어레이(MCA2)의 단부상에 배치되어 있는 비트 라인(Bl0)으로부터, 메모리 셀 어레이(MCA2)의 쌍을 이루고 있는 비트 라인들간의 피치에 대응되는 간격으로 분리되어 있다. 더미 비트 라인(DummyBL)은 메모리 셀 어레이(MCA2)의 비트 라인과 동일한 폭을 가진다. 메모리 셀 블록(MCB) 및 기준 전압 발생 회로(RVG2)가 더미 비트 라인(DummyBL)에 접속되어 있다. 기준 전압 발생 회로(RVG2)는 더미 워드 트랜지스터(DWTm+1) 및 기준 커패시터(RCm)에 의해 구성된다. 기준 커패시터(RCm)의 전극들 중 하나는 더미 양극 라인(DPLm)에 접속되어 있다. 기준 커패시터(RCm)의 나머지 전극은 더미 워드 트랜지스터(DWTm+1)의 소스/드레인에 접속되어 있다. 더미 워드 트랜지스터(DWTm+1)의 드레인/소스는 더미 비트 라인(DummyBL)에 접속되어 있다. The dummy bit lines DummyBL are arranged outside the memory cell arrays MCA2 and form a pair of the memory cell arrays MCA2 from the bit lines B0 disposed on the ends of the memory cell arrays MCA2. It is separated by intervals corresponding to the pitch between the bit lines. The dummy bit line DummyBL has the same width as the bit lines of the memory cell array MCA2. The memory cell block MCB and the reference voltage generator circuit RVG2 are connected to the dummy bit line DummyBL. The reference voltage generation circuit RVG2 is constituted by the dummy word transistor DWTm + 1 and the reference capacitor RCm. One of the electrodes of the reference capacitor RCm is connected to the dummy anode line DPLm. The remaining electrode of the reference capacitor RCm is connected to the source / drain of the dummy word transistor DWTm + 1. The drain / source of the dummy word transistor DWTm + 1 is connected to the dummy bit line DummyBL.

더미 비트 라인들(DummyBL 및 Dummy/BL)은 감지 증폭기 회로(SA)에 접속되어 있다. 더미 비트 라인(Dummy/BL)에 접속되어 있는 메모리 셀 블록(MCB)은 메모리 셀 어레이(MCA1)를 위해 정렬되어 있는 워드 라인들에 접속되어 있다. 더미 비트 라인(DummyBL)에 접속되어 있는 메모리 셀 블록(MCB)은 메모리 셀 어레이(MCA2)를 위해 정렬되어 있는 워드 라인들에 접속되어 있다. 따라서, 한 쌍의 더미 비트 라인들(DummyBL 및 Dummy/BL)이, 각각, 상이한 워드 라인들에 접속되어 있는 아키텍처를 오픈 비트-라인 아키텍처(open bit-line architecture)라고 한다.The dummy bit lines DummyBL and Dummy / BL are connected to the sense amplifier circuit SA. The memory cell block MCB connected to the dummy bit line Dummy / BL is connected to word lines aligned for the memory cell array MCA1. The memory cell block MCB connected to the dummy bit line DummyBL is connected to word lines arranged for the memory cell array MCA2. Thus, the architecture in which the pair of dummy bit lines DummyBL and Dummy / BL are connected to different word lines, respectively, is called an open bit-line architecture.

상기 구성을 가진 직렬 접속된 TC 유닛형 강유전성 RAM에서, 메모리 셀 어레이(MCA1)쪽의 비트 라인(BLO)은 인접한 비트 라인(/BLO) 및 더미 비트 라인(Dummy/BL)으로부터 2δ의 커플링 잡음을 수신한다. In the serially connected TC unit type ferroelectric RAM having the above configuration, the bit line BLO toward the memory cell array MCA1 has a coupling noise of 2δ from the adjacent bit line / BLO and the dummy bit line Dummy / BL. Receive

또한, 메모리 셀 어레이(MCA2)쪽의 비트 라인(BLO)은 인접한 비트 라인(/BLO) 및 더미 비트 라인(DummyBL)으로부터 2δ의 커플링 잡음을 수신한다. In addition, the bit line BLO toward the memory cell array MCA2 receives 2δ coupling noise from the adjacent bit line / BLO and the dummy bit line DummyBL.

상술된 바와 같이, 본 실시예의 경우, 비트 라인들 및 감지 증폭기 회로들(SA)이 공통적으로 사용되는 직렬 접속된 TC 유닛형 강유전성 RAM에서, 2개의 메모리 셀 어레이들(MCA1, MCA2) 중 하나가 선택되어 데이터가 감지되고, 쌍을 이루고 있는 더미 비트 라인들(DummyBL 및 Dummy/BL) 중 하나는 메모리 셀 어레이(MCA1)의 쌍을 이루고 있는 비트 라인들간의 피치와 동일한 간격으로 메모리 셀 어레이(MCA1) 바깥에 정렬되어 있다. 다른 비트 라인은 메모리 셀 어레이(MCA1)의 쌍을 이루고 있는 비트 라인들간의 피치와 동일한 간격으로 메모리 셀 어레이(MCA2) 바깥에 정렬되어 있다. 또한, 더미 비트 라인들(DummyBL 및 Dummy/BL)은 각각 비트 라인과 동일한 폭을 가진다. As described above, in the present embodiment, in a serially connected TC unit type ferroelectric RAM in which bit lines and sense amplifier circuits SA are commonly used, one of two memory cell arrays MCA1 and MCA2 Selected data is sensed, and one of the paired dummy bit lines DummyBL and Dummy / BL is the memory cell array MCA1 at an interval equal to the pitch between the bit lines constituting the pair of memory cell arrays MCA1. ) Is aligned outside. The other bit lines are arranged outside the memory cell array MCA2 at intervals equal to the pitch between the bit lines constituting the pair of memory cell arrays MCA1. In addition, the dummy bit lines DummyBL and Dummy / BL each have the same width as the bit line.

따라서, 본 실시예에 따르면, 각 메모리 셀 어레이(MCA)의 단부상에 배치되어 있는 비트 라인에서 발생하는 커플링 잡음의 불균형이 제거될 수 있다. 그 결 과, 감지 증폭기 회로(SA)의 감지 마진 감소가 방지될 수 있어 데이터가 정확하게 감지될 수 있다. Therefore, according to the present embodiment, the unbalance of the coupling noise generated in the bit line disposed on the end of each memory cell array MCA can be eliminated. As a result, a decrease in the sense margin of the sense amplifier circuit SA can be prevented so that data can be accurately detected.

또한, 쌍을 이루고 있는 비트 라인들이 공개 형태로 형성되어 각각의 메모리 셀 어레이(MCA)에 대해 정렬되어 있으므로, 쌍을 이루고 있는 더미 비트 라인들이 개개의 메모리 셀 어레이들(MCA)에 대해 정렬되어 있는 경우에 비해, 칩 면적의 증가가 억제될 수 있다. In addition, since the paired bit lines are formed in an open form and aligned with respect to each memory cell array MCA, the paired dummy bit lines are aligned with respect to the individual memory cell arrays MCA. In comparison, an increase in chip area can be suppressed.

또한, 전위가 VSS(그라운드 전위)로 고정되어 있는 더미 비트 라인(DummyBLO)이 쌍을 이루고 있는 더미 비트 라인들(DummyBL, Dummy/BL) 바깥에 정렬될 수 있다. 도 10은 상기 구성을 가진 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다. In addition, the dummy bit line DummyBLO having the potential fixed to VSS (ground potential) may be arranged outside the paired dummy bit lines DummyBL and Dummy / BL. Fig. 10 is a schematic circuit diagram showing the configuration of the main part of the series-connected TC unit type ferroelectric RAM having the above configuration.

더미 비트 라인(Dummy/BLO)은 쌍을 이루고 있는 더미 비트 라인들(DummyBL, Dummy/BL) 바깥에 메모리 셀 어레이(MCA)의 쌍을 이루고 있는 비트 라인들간의 피치와 동일한 피치로 정렬되어 있다. The dummy bit lines Dummy / BLO are arranged at the same pitch as the pitch between the bit lines constituting the pair of memory cell arrays MCA outside the paired dummy bit lines DummyBL and Dummy / BL.

상기 구성으로써, 메모리 셀 어레이(MCA) 및 쌍을 이루고 있는 더미 비트 라인들(DummyBL, Dummy/BL) 외부로부터의 잡음이 방지될 수 있다. With the above configuration, noise from outside the memory cell array MCA and the paired dummy bit lines DummyBL and Dummy / BL can be prevented.

더미 비트 라인(Dummy/BLO)이 정렬되어 있는 간격이 메모리 셀 어레이(MCA)의 쌍을 이루고 있는 비트 라인들간의 피치와 동일하지 않다고 하더라도, 특별한 문제는 발생하지 않는다. Even if the interval where the dummy bit lines Dummy / BLO are aligned is not the same as the pitch between the bit lines that make up the pair of memory cell arrays MCA, no particular problem occurs.

(제 4 실시예)(Example 4)

본 발명의 제 4 실시예에서, 더미 비트 라인은 메모리 셀 어레이(MCA)의 바 깥에 정렬되어 있고 더미 비트 라인에는 기준 전압이 인가된다. In the fourth embodiment of the present invention, the dummy bit lines are arranged outside the memory cell array MCA, and a reference voltage is applied to the dummy bit lines.

도 11은 본 발명의 제 4 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다. 메모리 셀 어레이(MCA)의 구성은 제 1 실시예에서의 그것과 동일하다. Fig. 11 is a schematic circuit diagram showing the construction of the main part of the TC unit type ferroelectric RAM connected in series according to the fourth embodiment of the present invention. The configuration of the memory cell array MCA is the same as that in the first embodiment.

더미 비트 라인(Dummy/BL)은 메모리 셀 어레이(MCA)의 바깥에 정렬되어 있으며, 메모리 셀 어레이(MCA)의 단부상에 배치되어 있는 비트 라인(BL0)으로부터, 메모리 셀 어레이(MCA)의 쌍을 이루고 있는 비트 라인들간의 피치에 대응되는 간격으로 분리되어 있다. 메모리 셀 블록(MCB)은 더미 비트 라인(Dummy/BL)과 관련하여 정렬되어 있지만, 그것이 더미 비트 라인(Dummy/BL) 및 양극 라인(PL)에 접속되어 있는 것은 아니다. The dummy bit line Dummy / BL is arranged outside the memory cell array MCA, and is a pair of memory cell arrays MCA from the bit line BLO disposed on the end of the memory cell array MCA. It is separated by an interval corresponding to the pitch between the bit lines forming a. The memory cell block MCB is aligned with respect to the dummy bit line Dummy / BL, but it is not connected to the dummy bit line Dummy / BL and the anode line PL.

기준 커패시터(C1)의 전극들 중 하나는 더미 비트 라인(Dummy/BL)에 접속되어 있다. 기준 커패시터(Cl)의 나머지 전극은 OR 회로를 경유하여 양극 라인들(PL, /PL)에 접속되어 있다. 예를 들어, 커패시터(C1)의 용량은, 더미 비트 라인(Dummy/BL)에 "1" 데이터 및 "0" 데이터 판독 전위들의 중간값이 인가되도록, 설정된다. One of the electrodes of the reference capacitor C1 is connected to the dummy bit line Dummy / BL. The remaining electrode of the reference capacitor Cl is connected to the anode lines PL and / PL via the OR circuit. For example, the capacitance of the capacitor C1 is set such that an intermediate value of "1" data and "0" data read potentials is applied to the dummy bit line Dummy / BL.

상기 구성을 가진 직렬 접속된 TC 유닛형 강유전성 RAM에서, 활성시의 더미 비트 라인(Dummy/BL)에는 기준 전압이 인가된다. 따라서, 비트 라인(BLO)에서는 기준 전압에 기초한 비트 라인(/BLO)으로부터의 커플링 잡음(δ) 및 더미 비트 라인(Dummy/BL)으로부터의 커플링 잡음(δ')이 발생한다. In the series-connected TC unit type ferroelectric RAM having the above configuration, a reference voltage is applied to the dummy bit line Dummy / BL when it is active. Accordingly, in the bit line BLO, coupling noise δ from the bit line / BLO based on the reference voltage and coupling noise δ 'from the dummy bit line Dummy / BL are generated.

따라서, 본 실시예에 따르면, 메모리 셀 어레이(MCA)의 단부에 정렬되어 있 는 비트 라인에서 발생하는 커플링 잡음의 불균형이 억제될 수 있다. Therefore, according to the present embodiment, the imbalance of the coupling noise generated in the bit line aligned at the end of the memory cell array MCA can be suppressed.

또한, 하나의 더미 비트 라인만이 사용되므로, 쌍을 이루고 있는 비트 라인들이 정렬되어 있는 경우에 비해, 칩 면적이 감소될 수 있다. In addition, since only one dummy bit line is used, the chip area can be reduced as compared with the case where the paired bit lines are aligned.

본 실시예에서는, 양극 라인들(PL, /PL)의 구동을 검출하는 회로의 일례로서 OR 회로가 사용된다. 그러나, 이것은 제한적이지 않다. 양극 라인들(PL, /PL)의 구동을 검출할 수만 있다면, 어떤 회로도 사용될 수 있다. In this embodiment, an OR circuit is used as an example of a circuit for detecting the driving of the anode lines PL, / PL. However, this is not limiting. Any circuit can be used as long as it can detect the driving of the anode lines PL, / PL.

(제 5 실시예)(Example 5)

본 발명의 제 5 실시예에서는, 더미 메모리 셀 블록(DMCB)이 메모리 셀 어레이(MCA) 바깥에 정렬되어 있다.In the fifth embodiment of the present invention, the dummy memory cell blocks DMCB are arranged outside the memory cell array MCA.

도 12는 본 발명의 제 5 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다. 메모리 셀 어레이(MCA)의 구성은 제 1 실시예의 그것과 동일하다.Fig. 12 is a schematic circuit diagram showing the configuration of the main part of the TC unit type ferroelectric RAM connected in series according to the fifth embodiment of the present invention. The configuration of the memory cell array MCA is the same as that of the first embodiment.

더미 메모리 셀 블록(DMCB)은 메모리 셀 어레이(MCA) 바깥쪽에 정렬되어 있다. 일반적으로 메모리 셀 어레이(MCA) 바깥에 정렬되어 그 전위가 VSS로 고정되는 더미 비트 라인은 제거된다. The dummy memory cell block DMCB is arranged outside the memory cell array MCA. In general, dummy bit lines aligned outside the memory cell array MCA and whose potential is fixed to VSS are eliminated.

상기 구성을 가진 직렬 접속된 TC 유닛형 강유전성 RAM에서, VSS로 고정된 더미 비트 라인으로부터의 배선 용량에 의해 초래되어 비트 라인(BL0)으로 부여되는 영향은 제거된다. 그 결과, 비트 라인(BLO)과 연관된 용량은 메모리 셀 어레이(MCA)의 비트 라인들과 연관된 용량들에 비해 작아진다. In the serially connected TC unit type ferroelectric RAM having the above configuration, the effect caused by the wiring capacitance from the dummy bit line fixed with VSS and imparted to the bit line BL0 is eliminated. As a result, the capacitance associated with the bit line BLO is smaller than the capacitance associated with the bit lines of the memory cell array MCA.

이와 같이, 본 실시예에 따르면, 비트 라인(BL0)에 관한 메모리 셀 어레이 (MCA)의 나머지 비트 라인들로부터의 커플링 잡음이 커진다. 따라서, 비트 라인(BL0)의 커플링 잡음 불균형이 억제될 수 있다. As such, according to the present embodiment, the coupling noise from the remaining bit lines of the memory cell array MCA with respect to the bit line BL0 becomes large. Therefore, the coupling noise imbalance of the bit line BL0 can be suppressed.

(제 6 실시예)(Example 6)

도 13은 본 발명의 제 6 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분을 나타내는 평면도이다. 도 14는 도 13의 14-14' 라인에 따른 단면도이다. Fig. 13 is a plan view showing a main part of a TC unit type ferroelectric RAM connected in series according to the sixth embodiment of the present invention. 14 is a cross-sectional view taken along the 14-14 'line of FIG.

(이 실시예에서는 비트 라인들(/BLn+l 및 BLn+2)간의 부분인) 메모리 셀 어레이(MCA)의 내부에 스티치 영역(stitch area)이 형성된다. 스티치 영역은 워드 라인(WL)과 블록 선택 라인(BSL)간의 신호 지연을 억제하기 위해 제공된다. 금속 배선들(이 실시예의 3-계층형 금속 배선들(M1, M2, M3))은 워드 라인들(WL)과 블록 선택 라인(BSL)에 평행하게 정렬되어 있다. 또한, 스티치 영역은 게이트 배선들(GC)을 금속 배선들에 접속하기 위해 소정 메모리 셀 블록들(MCB)마다 제공된다. A stitch area is formed inside the memory cell array MCA (which is a part between the bit lines / BLn + l and BLn + 2 in this embodiment). The stitch area is provided to suppress a signal delay between the word line WL and the block select line BSL. The metal wires (3-layered metal wires M1, M2, M3 in this embodiment) are aligned parallel to the word lines WL and the block select line BSL. In addition, a stitch area is provided for each memory cell block MCB to connect the gate lines GC to the metal lines.

워드 라인(WL1)을 일례로서 사용하여, 스티치 영역의 구성을 설명한다. 게이트 배선(WL1(GC))은 플러그(1)을 경유하여 제 1-계층 메탈 배선(WL1(Ml)2)에 접속되어 있다. 메탈 배선(WL1(Ml)2)는 플러그(3)를 경유하여 제 2-계층 메탈 배선(WL1(M2)4)에 접속되어 있다. 메탈 배선(WL1(M2)4)는 플러그(5)를 경유하여 제 3-계층 메탈 배선(WL1(M3))에 접속되어 있다. The structure of the stitch area is demonstrated using the word line WL1 as an example. The gate wiring WL1 (GC) is connected to the first-layer metal wiring WL1 (Ml) 2 via the plug 1. The metal wiring WL1 (Ml) 2 is connected to the second-tier metal wiring WL1 (M2) 4 via the plug 3. The metal wiring WL1 (M2) 4 is connected to the third-tier metal wiring WL1 (M3) via the plug 5.

더미 비트 라인들(DummyBL, Dummy/BL)은 스티치 영역의 양측상에 정렬되어 있다. 더미 비트 라인들(DummyBL, Dummy/BL)은 각각 인접한 비트 라인들(/BLn+l, BLn+2)로부터 메모리 셀 어레이(MCA)의 쌍을 이루고 있는 비트 라인들간의 피치에 대응되는 간격으로 분리되어 있다. 더미 비트 라인들(DummyBL 및 Dummy/BL)은 각각 메모리 셀 어레이(MCA)의 비트 라인과 동일한 폭을 가진다. 메모리 셀 블록들(MCB)이 더미 비트 라인들(DummyBL, Dummy/BL)에 각각 접속되어 있으며, 그들 사이에는 기준 전압 발생 회로(RVG) 및 감지 증폭기 회로(SA)가 접속되어 있다. 이 경우에는, 데이터 라인들 및 컬럼 게이트가 더미 비트 라인들(DummyBL, Dummy/BL)에 접속되어 있지 않다. The dummy bit lines DummyBL and Dummy / BL are aligned on both sides of the stitch area. The dummy bit lines DummyBL and Dummy / BL are separated from adjacent bit lines / BLn + l and BLn + 2 at intervals corresponding to the pitch between bit lines constituting the pair of memory cell arrays MCA. It is. The dummy bit lines DummyBL and Dummy / BL each have the same width as the bit lines of the memory cell array MCA. The memory cell blocks MCB are connected to the dummy bit lines DummyBL and Dummy / BL, respectively, and a reference voltage generation circuit RVG and a sense amplifier circuit SA are connected therebetween. In this case, the data lines and the column gates are not connected to the dummy bit lines DummyBL and Dummy / BL.

상기 구성을 가진 직렬 접속된 TC 유닛형 강유전성 RAM에서, 비트 라인들(/BLn+l 및 BLn+1)간의 피치는 비트 라인(/BLn+l)과 더미 비트 라인(DummyBL)간의 피치와 동일하다. 따라서, 비트 라인(/BLn+l)은 그들의 양측상에 놓여 있는 비트 라인들로부터 동일한 커플링 잡음(δ)을 수신한다. 이것은 비트 라인(BLn+2)에도 적용된다. In the serially connected TC unit type ferroelectric RAM having the above configuration, the pitch between the bit lines / BLn + l and BLn + 1 is equal to the pitch between the bit line / BLn + l and the dummy bit line DummyBL. . Thus, the bit lines / BLn + l receive the same coupling noise δ from the bit lines lying on their sides. This also applies to the bit line BLn + 2.

상술된 바와 같이, 본 실시예에서는, 메모리 셀 어레이(MCA)에 스티치 영역을 형성하는 것에 의해 초래되는 비트 라인들간의 커플링 잡음 불균형을 제거하기 위해, 더미 비트 라인들(DummyBL, Dummy/BL)이 스티치 영역의 양측상에 정렬되어 있다. 또한, 더미 비트 라인들(DummyBL 및 Dummy/BL)은 각각 메모리 셀 어레이(MCA)의 비트 라인과 동일한 폭을 가진다. As described above, in this embodiment, in order to eliminate the coupling noise imbalance between the bit lines caused by forming a stitch area in the memory cell array MCA, dummy bit lines DummyBL and Dummy / BL. It is aligned on both sides of this stitch area. In addition, the dummy bit lines DummyBL and Dummy / BL each have the same width as the bit lines of the memory cell array MCA.

따라서, 본 실시예에 따르면, 비트 라인들(/BLn+l, BLn+2) 각각과 비트 라인들(/BLn+l, BLn+2) 각각의 양측상에 정렬되어 있는 비트 라인들간의 피치들이 서로 같아질 수 있어 비트 라인들(/BLn+l, BLn+2)에서 발생하는 커플링 잡음의 불균형이 억제될 수 있다. 그 결과, 감지 증폭기 회로(SA)의 감지 마진 감소가 방지될 수 있어 데이터가 정확하게 감지될 수 있다. Thus, according to this embodiment, the pitches between the bit lines arranged on both sides of each of the bit lines / BLn + l and BLn + 2 and each of the bit lines / BLn + l and BLn + 2 This can be equal to each other so that an unbalance of coupling noise occurring in the bit lines / BLn + l and BLn + 2 can be suppressed. As a result, reduction in the sense margin of the sense amplifier circuit SA can be prevented so that data can be accurately detected.

또한, 감지 증폭기 회로(SA)가 더미 비트 라인들(DummyBL, Dummy/BL)에 접속되어 있으므로, 메모리 셀 어레이(MCA)의 비트 라인들에 대한 것과 동일한 동작이 획득될 수 있다. 따라서, 나머지 비트 라인들에 대한 것과 동일한 커플링 잡음이 비트 라인(BLO)에 대하여 초래될 수 있다. In addition, since the sense amplifier circuit SA is connected to the dummy bit lines DummyBL and Dummy / BL, the same operation as that for the bit lines of the memory cell array MCA can be obtained. Thus, the same coupling noise as for the remaining bit lines can result for the bit line BLO.

또한, 데이터 라인들(DQ)이 더미 비트 라인들(DummyBL, Dummy/BL)에 접속되어 있지 않으므로, 외부 회로가 생략될 수 있어 회로 공간이 감소될 수 있다. In addition, since the data lines DQ are not connected to the dummy bit lines DummyBL and Dummy / BL, external circuits may be omitted, thereby reducing circuit space.

(제 7 실시예)(Example 7)

본 발명의 제 7 실시예에서, 더미 비트 라인 쌍들은 메모리 셀 어레이(MCA)에 형성된 스티치 영역의 양측상에 정렬되어 있다. 따라서, 스티치 영역을 제공하는 것에 의해 비트 라인에서 발생하는 커플링 잡음의 불균형이 억제된다. In the seventh embodiment of the present invention, the dummy bit line pairs are aligned on both sides of the stitch area formed in the memory cell array MCA. Thus, by providing a stitch area, an unbalance of coupling noise occurring in the bit line is suppressed.

도 16은 본 발명의 제 7 실시예에 따른 직렬 접속된 TC 유닛형 강유전성 RAM의 주요 부분에 대한 구성을 나타내는 개략적인 회로도이다. 스티치 영역의 구성은 제 6 실시예의 그것과 동일하다. Fig. 16 is a schematic circuit diagram showing the configuration of main parts of a TC unit type ferroelectric RAM connected in series according to the seventh embodiment of the present invention. The configuration of the stitch area is the same as that of the sixth embodiment.

더미 비트 라인 쌍들이 스티치 영역의 양측상에 정렬되어 있다. 쌍을 이루고 있는 더미 비트 라인들(DummyBLn, Dummy/BLn)이 스티치 영역과 비트 라인(/BLn) 사이에 정렬되어 있고, 비트 라인(/BLn)과 더미 비트 라인(DummyBLn)간의 간격 및 더미 비트 라인들(DummyBLn 및 Dummy/BLn)간의 간격은 메모리 셀 어레이(MCA)의 쌍 을 이루고 있는 비트 라인들간의 피치와 동일한 간격으로 설정되어 있다. 더미 비트 라인들(DummyBLn 및 Dummy/BLn)은 각각 메모리 셀 어레이(MCA)의 비트 라인과 동일한 폭을 가진다. 메모리 셀 블록들(MCB)이 각각 더미 비트 라인들(DummyBLn, Dummy/BLn)에 접속되어 있고, 그들 사이에는 기준 전압 발생 회로(RVG) 및 감지 증폭기 회로(SA)가 접속되어 있다. 이 경우에는, 더미 비트 라인들(DummyBL, Dummy/BL)에 데이터 라인들 및 컬럼 게이트가 접속되어 있지 않다. The dummy bit line pairs are aligned on both sides of the stitch area. The paired dummy bit lines DummyBLn and Dummy / BLn are aligned between the stitch area and the bit line / BLn, and the gap between the bit line / BLn and the dummy bit line DummyBLn and the dummy bit line The distance between the dummy DummyBLn and the dummy / BLn is set at the same interval as the pitch between the bit lines constituting the pair of the memory cell arrays MCA. The dummy bit lines DummyBLn and Dummy / BLn each have the same width as the bit lines of the memory cell array MCA. The memory cell blocks MCB are connected to the dummy bit lines DummyBLn and Dummy / BLn, respectively, and the reference voltage generation circuit RVG and the sense amplifier circuit SA are connected therebetween. In this case, data lines and column gates are not connected to the dummy bit lines DummyBL and Dummy / BL.

더미 비트 라인들(DummyBLn+1, Dummy/BLn+1)이 스티치 영역과 비트 라인(BLn+1) 사이에 정렬되어 있다. 나머지 구성은 더미 비트 라인들(DummyBLn, Dummy/BLn)의 그것과 동일하다. The dummy bit lines DummyBLn + 1 and Dummy / BLn + 1 are aligned between the stitch area and the bit line BLn + 1. The remaining configuration is the same as that of the dummy bit lines DummyBLn and Dummy / BLn.

상기 구성을 가진 직렬 접속된 TC 유닛형 강유전성 RAM에서, 비트 라인(/BLn)과 더미 비트 라인(DummyBLn)간의 간격 및 더미 비트 라인들(DummyBLn 및 Dummy/BLn)간의 간격은 메모리 셀 어레이(MCA)의 쌍을 이루고 있는 비트 라인들간의 피치와 동일하다. 따라서, 비트 라인(/BLn)과 더미 비트 라인(DummyBLn)간의 배선형 기생 용량(wiring parasitic capacitance)은 쌍을 이루고 있는 더미 비트 라인들(DummyBLn 및 Dummy/BLn)간의 배선형 기생 용량과 같아진다. 그 결과, 비트 라인(/BLn)에 관한 더미 비트 라인(Dummy/BLn)으로부터 다른 비트 라인들로의 커플링 잡음은 메모리 셀 어레이(MCA)의 쌍을 이루고 있는 더미 비트 라인들간의 커플링 잡음과 동일하다. In the serially connected TC unit type ferroelectric RAM having the above configuration, the distance between the bit line / BLn and the dummy bit line DummyBLn and the distance between the dummy bit lines DummyBLn and Dummy / BLn are the memory cell array MCA. Is equal to the pitch between the paired bit lines. Therefore, the wiring parasitic capacitance between the bit line / BLn and the dummy bit line DummyBLn is equal to the wiring parasitic capacitance between the paired dummy bit lines DummyBLn and Dummy / BLn. As a result, the coupling noise from the dummy bit line Dummy / BLn with respect to the bit line / BLn to other bit lines is coupled with the coupling noise between the dummy bit lines constituting the pair of memory cell arrays MCA. same.

따라서, 본 실시예에 따르면, 제 7 실시예에서 획득되는 효과 이외에, 쌍을 이루고 있는 더미 비트 라인들(DummyBLn 및 Dummy/BLn)간의 배선형 기생 용량에 의 해 초래되는 커플링 잡음의 불균형이 비트 라인(/BLn)과 관련하여 억제될 수 있다. 비트 라인(BLn+l)에도 이것이 적용된다. Therefore, according to the present embodiment, in addition to the effect obtained in the seventh embodiment, the unbalance of coupling noise caused by the wiring parasitic capacitance between the paired dummy bit lines DummyBLn and Dummy / BLn is a bit. Can be suppressed in relation to the line / BLn. This also applies to the bit line BLn + l.

상기 실시예들의 직렬 접속된 병렬-TC 유닛형 강유전성 메모리들은 2T2C 시스템 및 1T1C 시스템에 대해 공통 구성을 갖는 것으로 설명되지만, 2T2C 시스템 및 1T1C 시스템 중 하나에만 적용될 수 있는 구성을 갖도록 형성될 수도 있다. The serially connected parallel-TC unit type ferroelectric memories of the above embodiments are described as having a common configuration for the 2T2C system and the 1T1C system, but may be formed to have a configuration applicable to only one of the 2T2C system and the 1T1C system.

또한, 상기 실시예들에서는, 직렬 접속된 TC 유닛형 강유전성 RAM이 강유전성 메모리 장치의 일례로서 사용되는 경우가 설명되지만, 이것이 제한적인 것은 아니다. 도 17은 다른 예의 강유전성 메모리 장치에 대한 주요 부분을 나타내는 도면이다. Further, in the above embodiments, the case where the serially connected TC unit type ferroelectric RAM is used as an example of the ferroelectric memory device is described, but this is not limitative. 17 is a diagram showing a main part of another example ferroelectric memory device.

트랜지스터(T)의 게이트는 워드 라인(WL)에 접속되어 있다. 트랜지스터(T)의 소스 또는 드레인 영역은 비트 라인(BL)에 접속되어 있다. 트랜지스터(T)의 드레인 또는 소스 영역은 강유전성 커패시터(C)의 전극들 중 하나에 접속되어 있다. 강유전성 커패시터(C)의 다른 전극은 메모리 셀(MC')을 형성하기 위해 양극 라인에 접속되어 있다. 즉, 트랜지스터(T)와 강유전성 커패시터(C)는 직렬로 접속되어 있다. 상기 메모리 셀의 구성과 동일한 구성을 가진 복수개 메모리 셀들이 메모리 셀 어레이를 형성하도록 정렬되어 있다. 상기 구성을 가진 강유전성 메모리 장치를 상기 실시예들에 적용할 경우, 동일한 효과가 획득될 수 있다. The gate of the transistor T is connected to the word line WL. The source or drain region of the transistor T is connected to the bit line BL. The drain or source region of the transistor T is connected to one of the electrodes of the ferroelectric capacitor C. The other electrode of the ferroelectric capacitor C is connected to the anode line to form the memory cell MC '. In other words, the transistor T and the ferroelectric capacitor C are connected in series. A plurality of memory cells having the same configuration as that of the memory cells is arranged to form a memory cell array. When the ferroelectric memory device having the above configuration is applied to the above embodiments, the same effect can be obtained.

당업자들에게는 추가적인 이점들 및 변형들이 쉽게 떠오를 것이다. 따라서, 좀더 광범위한 태양들의 본 발명은, 여기에서 도시되고 설명된 구체적 세부 사항들 및 대표적 실시예들로 한정되지 않는다. 따라서, 첨부된 청구항들 및 그들의 등가 물들에 의해 정의되는 일반적인 발명 개념의 정신 또는 범위를 벗어나지 않으면서, 다양한 변형들이 이루어질 수 있다. Additional advantages and modifications will readily come to those skilled in the art. Thus, the invention in its broader aspects is not limited to the specific details and representative embodiments shown and described herein. Accordingly, various modifications may be made without departing from the spirit or scope of the general inventive concept as defined by the appended claims and their equivalents.

Claims

각각이 셀 트랜지스터 및 강유전성 커패시터를 포함하는, 행렬 형태로 정렬되어 있는, 복수개 메모리 셀들을 가진 메모리 셀 어레이로서, 상기 셀 트랜지스터의 소스 및 드레인 영역들 중 하나는 비트 라인들 중 대응되는 하나에 전기적으로 접속되어 있고, 상기 셀 트랜지스터의 게이트는 워드 라인들 중 대응되는 하나에 전기적으로 접속되어 있으며, 상기 셀 트랜지스터의 상기 소스 및 드레인 영역들 중 나머지 하나는 상기 강유전성 커패시터의 일 전극에 전기적으로 접속되어 있고, 상기 강유전성 커패시터의 나머지 전극은 양극 라인들 중 대응되는 하나에 전기적으로 접속되어 있는, 메모리 셀 어레이; A memory cell array having a plurality of memory cells, arranged in a matrix form, each comprising a cell transistor and a ferroelectric capacitor, wherein one of the source and drain regions of the cell transistor is electrically connected to a corresponding one of the bit lines. The gate of the cell transistor is electrically connected to a corresponding one of the word lines, the other of the source and drain regions of the cell transistor is electrically connected to one electrode of the ferroelectric capacitor, A memory cell array, wherein the remaining electrode of the ferroelectric capacitor is electrically connected to a corresponding one of the anode lines;

상기 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인 바깥에 정렬되어 있고, 상기 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인으로부터, 상기 메모리 셀 어레이의 비트 라인들간의 피치와 동일한 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 1 더미 비트 라인; 및Arranged outside the bit lines aligned on the ends of the memory cell array, separated from the bit lines aligned on the ends of the memory cell array, at intervals equal to the pitch between the bit lines of the memory cell array; A first dummy bit line having the same width as the bit line; And

상기 제 1 더미 비트 라인에 전기적으로 접속되어 있으며, 셀 트랜지스터 및 강유전성 커패시터를 포함하는 제 1 더미 메모리 셀을 구비하는 강유전성 메모리 장치.And a first dummy memory cell electrically connected to the first dummy bit line, the first dummy memory cell including a cell transistor and a ferroelectric capacitor.

제 1 항에 있어서,The method of claim 1,

상기 제 1 더미 비트 라인 바깥에 정렬되어 있으며 소정 전위로 고정되어 있 는 제 2 더미 비트 라인을 더 구비하는 강유전성 메모리 장치.And a second dummy bit line aligned outside the first dummy bit line and fixed to a predetermined potential.

제 1 항에 있어서,The method of claim 1,

상기 제 1 더미 비트 라인 바깥에 정렬되어 있고, 상기 제 1 더미 비트 라인으로부터 상기 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 2 더미 비트 라인; 및A second dummy bit line aligned outside the first dummy bit line, separated from the first dummy bit line by the gap, and having a width equal to the bit line; And

상기 제 1 더미 메모리 셀의 데이터에 대해 상보적인 데이터가 전달되고, 상기 제 2 더미 비트 라인에 전기적으로 접속되어 있으며, 셀 트랜지스터 및 강유전성 커패시터를 포함하는 제 2 더미 메모리 셀을 더 구비하는 강유전성 메모리 장치.Comprising data complementary to the data of the first dummy memory cell, the ferroelectric memory device further comprising a second dummy memory cell electrically connected to the second dummy bit line, and comprising a cell transistor and a ferroelectric capacitor. .

제 3 항에 있어서,The method of claim 3, wherein

상기 제 1 및 제 2 더미 비트 라인들에 전기적으로 접속되어 있으며, 상기 제 1 및 제 2 더미 비트 라인들의 전위들에 기초해, 신호를 감지하는 감지 증폭기 회로를 더 구비하는 강유전성 메모리 장치.And a sense amplifier circuit electrically connected to the first and second dummy bit lines, the sense amplifier circuit sensing a signal based on the potentials of the first and second dummy bit lines.

제 4 항에 있어서,The method of claim 4, wherein

상기 제 2 더미 비트 라인 바깥에 정렬되어 있으며 소정 전위로 고정되어 있는 제 3 더미 비트 라인을 더 구비하는 강유전성 메모리 장치.And a third dummy bit line aligned outside the second dummy bit line and fixed to a predetermined potential.

각각이 셀 트랜지스터 및 강유전성 커패시터를 포함하는, 행렬 형태로 정렬되어 있는, 복수개 메모리 셀들을 가진 제 1 메모리 셀 어레이로서, 상기 셀 트랜지스터의 소스 및 드레인 영역들 중 하나는 비트 라인들 중 대응되는 하나에 전기적으로 접속되어 있고, 상기 셀 트랜지스터의 게이트는 워드 라인들 중 대응되는 하나에 전기적으로 접속되어 있으며, 상기 셀 트랜지스터의 상기 소스 및 드레인 영역들 중 나머지 하나는 상기 강유전성 커패시터의 일 전극에 전기적으로 접속되어 있고, 상기 강유전성 커패시터의 나머지 전극은 양극 라인들 중 대응되는 하나에 전기적으로 접속되어 있는, 제 1 메모리 셀 어레이; A first memory cell array having a plurality of memory cells, arranged in a matrix form, each comprising a cell transistor and a ferroelectric capacitor, wherein one of the source and drain regions of the cell transistor is in a corresponding one of the bit lines. Are electrically connected, a gate of the cell transistor is electrically connected to a corresponding one of word lines, and the other of the source and drain regions of the cell transistor is electrically connected to one electrode of the ferroelectric capacitor. And a remaining electrode of the ferroelectric capacitor is electrically connected to a corresponding one of the anode lines;

상기 제 1 메모리 셀 어레이에 전기적으로 접속되어 있는 상기 비트 라인들을 공통적으로 사용하도록 상기 제 1 메모리 셀 어레이에 인접하게 정렬되어 있으며, 각각이 셀 트랜지스터 및 강유전성 커패시터를 포함하는 복수개 메모리 셀들을 포함하는 제 2 메모리 셀 어레이;A plurality of memory cells arranged adjacent to the first memory cell array for common use of the bit lines electrically connected to the first memory cell array, each comprising a plurality of memory cells including a cell transistor and a ferroelectric capacitor Two memory cell arrays;

상기 제 1 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인 바깥에 정렬되어 있고, 상기 제 1 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인으로부터, 상기 제 1 메모리 셀 어레이의 비트 라인들간의 피치와 동일한 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 1 더미 비트 라인; A pitch between bit lines of the first memory cell array, from bit lines aligned outside the bit lines aligned on the ends of the first memory cell array and aligned on the ends of the first memory cell array A first dummy bit line separated at the same interval as and having the same width as the bit line;

상기 제 1 더미 비트 라인에 전기적으로 접속되어 있으며, 셀 트랜지스터 및 강유전성 커패시터를 포함하는 제 1 더미 메모리 셀; A first dummy memory cell electrically connected to the first dummy bit line, the first dummy memory cell including a cell transistor and a ferroelectric capacitor;

상기 제 2 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인 바깥에 정렬되어 있고, 상기 제 2 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인으 로부터, 상기 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 2 더미 비트 라인; 및A bit line aligned outside the bit line aligned on the end of the second memory cell array, separated from the bit line aligned on the end of the second memory cell array, at the interval, A second dummy bit line having the same width; And

상기 제 2 더미 비트 라인에 전기적으로 접속되어 있으며, 셀 트랜지스터 및 강유전성 커패시터를 포함하는 제 2 더미 메모리 셀을 구비하는 강유전성 메모리 장치.And a second dummy memory cell electrically connected to the second dummy bit line, the second dummy memory cell including a cell transistor and a ferroelectric capacitor.

제 6 항에 있어서,The method of claim 6,

제 7 항에 있어서,The method of claim 7, wherein

상기 제 1 및 제 2 더미 비트 라인들을 포함하는 한 쌍의 더미 비트 라인들은, 상기 제 1 더미 메모리 셀이 상기 제 1 메모리 셀 어레이의 워드 라인에 접속되어 있고 상기 제 2 더미 메모리 셀이 상기 제 2 메모리 셀 어레이의 워드 라인에 접속되어 있는, 오픈 비트-라인 형태(open bit-line form)를 가진 강유전성 메모리 장치.The pair of dummy bit lines including the first and second dummy bit lines may include the first dummy memory cell connected to a word line of the first memory cell array and the second dummy memory cell connected to the second dummy bit line. A ferroelectric memory device having an open bit-line form connected to a word line of a memory cell array.

제 7 항에 있어서,The method of claim 7, wherein

상기 제 1 및 제 2 더미 비트 라인들의 바깥에 정렬되어 있으며 소정 전위로 고정되어 있는 제 3 더미 비트 라인을 더 구비하는 강유전성 메모리 장치.And a third dummy bit line aligned outside the first and second dummy bit lines and fixed to a predetermined potential.

상기 메모리 셀 어레이상에 워드 라인에 평행하게 정렬되어 있는 보조 워드 라인;An auxiliary word line aligned parallel to a word line on the memory cell array;

상기 메모리 셀 어레이에 정렬되어 있으며, 상기 워드 라인 및 보조 워드 라인에 전기적으로 접속되어 있는 스티치 부분;A stitch portion arranged in the memory cell array and electrically connected to the word line and the auxiliary word line;

상기 스티치 부분과 상기 스티치 부분의 양측상에 배치되어 있는 2개의 비트 라인들 중 하나와의 사이에 정렬되어 있고, 상기 2개의 비트 라인들 중 하나의 비트 라인으로부터, 상기 메모리 셀 어레이의 비트 라인들간의 피치와 동일한 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 1 더미 비트 라인; Interposed between the stitch portion and one of two bit lines disposed on both sides of the stitch portion, and from one bit line of the two bit lines, between the bit lines of the memory cell array A first dummy bit line having a width equal to the bit line, the first dummy bit line having a width equal to the bit line;

상기 스티치 부분과 상기 스티치 부분의 양측상에 배치되어 있는 2개의 비트 라인들 중 나머지 하나와의 사이에 정렬되어 있고, 상기 2개의 비트 라인들 중 나머지 하나의 비트 라인으로부터, 상기 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 2 더미 비트 라인; 및Arranged between the stitch portion and the other one of the two bit lines arranged on both sides of the stitch portion, and separated from the other one of the two bit lines at the intervals; A second dummy bit line having the same width as the bit line; And

제 10 항에 있어서,The method of claim 10,

상기 제 1 및 제 2 더미 비트 라인들의 전위들에 기초해, 신호를 감지하는 감지 증폭기 회로를 더 구비하고,And a sense amplifier circuit for sensing a signal based on the potentials of the first and second dummy bit lines,

상기 제 1 더미 메모리 셀로 전달되는 데이터에 대해 상보적인 데이터가 상기 제 2 더미 메모리 셀로 전달되는 강유전성 메모리 장치.And a data complementary to data transferred to the first dummy memory cell is transferred to the second dummy memory cell.

제 10 항에 있어서,The method of claim 10,

상기 스티치 부분과 상기 제 1 더미 비트 라인 사이에 정렬되어 있고, 상기 제 1 더미 비트 라인으로부터, 상기 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 3 더미 비트 라인;A third dummy bit line aligned between the stitch portion and the first dummy bit line, separated from the first dummy bit line by the gap, and having a width equal to the bit line;

상기 제 3 더미 비트 라인에 전기적으로 접속되어 있으며, 셀 트랜지스터 및 강유전성 커패시터를 포함하는 제 3 더미 메모리 셀; A third dummy memory cell electrically connected to the third dummy bit line, the third dummy memory cell including a cell transistor and a ferroelectric capacitor;

상기 스티치 부분과 상기 제 2 더미 비트 라인 사이에 정렬되어 있고, 상기 제 2 더미 비트 라인으로부터, 상기 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 4 더미 비트 라인; 및 A fourth dummy bit line aligned between the stitch portion and the second dummy bit line, separated from the second dummy bit line by the gap, and having a width equal to the bit line; And

상기 제 4 더미 비트 라인에 전기적으로 접속되어 있으며, 셀 트랜지스터 및 강유전성 커패시터를 포함하는 제 4 더미 메모리 셀을 더 구비하는 강유전성 메모리 장치. And a fourth dummy memory cell electrically connected to the fourth dummy bit line, the fourth dummy memory cell including a cell transistor and a ferroelectric capacitor.

제 12 항에 있어서,The method of claim 12,

상기 제 1 및 제 3 더미 비트 라인들의 전위들에 기초해, 신호를 감지하는 제 1 감지 증폭기 회로; 및A first sense amplifier circuit for sensing a signal based on the potentials of the first and third dummy bit lines; And

상기 제 2 및 제 4 더미 비트 라인들의 전위들에 기초해, 신호를 감지하는 제 2 감지 증폭기 회로를 더 구비하고,A second sense amplifier circuit for sensing a signal based on the potentials of the second and fourth dummy bit lines,

상기 제 1 더미 메모리 셀로 전달되는 데이터에 대해 상보적인 데이터가 상기 제 3 더미 메모리 셀로 전달되며, 상기 제 2 더미 메모리 셀로 전달되는 데이터에 대해 상보적인 데이터가 상기 제 4 더미 메모리 셀로 전달되는 강유전성 메모리 장치.A ferroelectric memory device in which data complementary to data transferred to the first dummy memory cell is transferred to the third dummy memory cell, and data complementary to data transferred to the second dummy memory cell is transferred to the fourth dummy memory cell. .

상기 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인 바깥에 정렬되어 있는 더미 비트 라인; A dummy bit line aligned outside the bit line aligned on an end of the memory cell array;

일 전극이 상기 더미 비트 라인에 전기적으로 접속되어 있는 커패시터; 및 A capacitor having one electrode electrically connected to the dummy bit line; And

상기 커패시터의 나머지 전극에 전기적으로 접속되어 있는 출력 터미널 및 상기 양극 라인들에, 각각, 전기적으로 접속되어 있는 입력 터미널들을 가지며, 상기 양극 라인들의 구동을 검출하는 더미 비트 라인 구동 회로를 구비하는 강유전성 메모리 장치. A ferroelectric memory having a dummy bit line driving circuit having output terminals electrically connected to the remaining electrodes of the capacitor and input terminals electrically connected to the anode lines, respectively, and detecting driving of the anode lines. Device.

각각이 셀 트랜지스터 및 강유전성 커패시터를 포함하는, 행렬 형태로 정렬되어 있는, 복수개 메모리 셀들을 가진 메모리 셀 어레이로서, 상기 셀 트랜지스터의 소스 및 드레인 영역들 중 하나는 비트 라인들 중 대응되는 하나에 전기적으로 접속되어 있고, 상기 셀 트랜지스터의 게이트는 워드 라인들 중 대응되는 하나에 전기적으로 접속되어 있으며, 상기 셀 트랜지스터의 상기 소스 및 드레인 영역들 중 나머지 하나는 상기 강유전성 커패시터의 일 전극에 전기적으로 접속되어 있고, 상기 강유전성 커패시터의 나머지 전극은 양극 라인들 중 대응되는 하나에 전기적 으로 접속되어 있는, 메모리 셀 어레이; 및A memory cell array having a plurality of memory cells, arranged in a matrix form, each comprising a cell transistor and a ferroelectric capacitor, wherein one of the source and drain regions of the cell transistor is electrically connected to a corresponding one of the bit lines. The gate of the cell transistor is electrically connected to a corresponding one of the word lines, the other of the source and drain regions of the cell transistor is electrically connected to one electrode of the ferroelectric capacitor, A memory cell array, the remaining electrode of the ferroelectric capacitor being electrically connected to a corresponding one of the anode lines; And

셀 트랜지스터 및 강유전성 커패시터를 포함하며, 상기 비트 라인에 전기적으로 접속되어 있지 않은 더미 메모리 셀을 구비하는 강유전성 메모리 장치.And a dummy memory cell comprising a cell transistor and a ferroelectric capacitor, the dummy memory cell being not electrically connected to the bit line.

각각이 제 1 터미널과 제 2 터미널 사이에 직렬로 접속되어 있는 복수개 메모리 셀들을 포함하는, 행렬 형태로 정렬되어 있는, 복수개 메모리 셀 블록들을 가진 메모리 셀 어레이로서, 상기 제 1 터미널은 블록 선택 트랜지스터를 경유하여 비트 라인들 중 대응되는 하나에 전기적으로 접속되어 있고, 상기 제 2 터미널은 양극 라인들 중 대응되는 하나에 접속되어 있으며, 상기 메모리 셀들 각각은 소스 영역, 드레인 영역, 및 워드 라인들 중 대응되는 하나에 전기적으로 접속되어 있는 게이트를 가진 셀 트랜지스터와 상기 소스 및 드레인 영역들에 전기적으로 접속되어 있는 전극들을 가진 강유전성 커패시터를 포함하는, 메모리 셀 어레이; A memory cell array having a plurality of memory cell blocks, arranged in a matrix, each comprising a plurality of memory cells connected in series between a first terminal and a second terminal, wherein the first terminal comprises a block select transistor. Electrically connected to a corresponding one of the bit lines via a second terminal connected to a corresponding one of the anode lines, each of the memory cells corresponding to a source region, a drain region, and a word line. A memory cell array comprising a ferroelectric capacitor having a cell transistor having a gate electrically connected to one of the at least one electrode and an electrode electrically connected to the source and drain regions;

상기 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인 바깥에 정렬되어 있고, 상기 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인으로부터, 상기 메모리 셀 어레이의 비트 라인들간의 피치와 동일한 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 1 더미 비트 라인; 및 Arranged outside the bit lines aligned on the ends of the memory cell array, separated from the bit lines aligned on the ends of the memory cell array, at intervals equal to the pitch between the bit lines of the memory cell array; A first dummy bit line having the same width as the bit line; And

상기 제 1 더미 비트 라인에 전기적으로 접속되어 있으며, 복수개 셀 트랜지스터들 및 복수개 강유전성 커패시터들을 포함하는 제 1 더미 메모리 셀 블록을 구비하는 강유전성 메모리 장치.And a first dummy memory cell block electrically connected to the first dummy bit line, the first dummy memory cell block including a plurality of cell transistors and a plurality of ferroelectric capacitors.

제 16 항에 있어서,The method of claim 16,

상기 제 1 더미 비트 라인 바깥에 정렬되어 있으며 소정 전위로 고정되어 있는 제 2 더미 비트 라인을 더 구비하는 강유전성 메모리 장치.0And a second dummy bit line aligned outside the first dummy bit line and fixed to a predetermined potential.

제 16 항에 있어서,The method of claim 16,

상기 제 1 더미 비트 라인 바깥에 정렬되어 있고, 상기 제 1 더미 비트 라인으로부터, 상기 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 2 더미 비트 라인; 및 A second dummy bit line aligned outside the first dummy bit line, separated from the first dummy bit line by the gap, and having a width equal to the bit line; And

상기 제 1 더미 메모리 셀 블록의 데이터에 대해 상보적인 데이터가 전달되고, 상기 제 2 더미 비트 라인에 전기적으로 접속되어 있으며, 복수개 셀 트랜지스터들 및 복수개 강유전성 커패시터들을 포함하는 제 2 더미 메모리 셀 블록을 더 구비하는 강유전성 메모리 장치.Data complementary to data in the first dummy memory cell block is transferred, is electrically connected to the second dummy bit line, and further includes a second dummy memory cell block including a plurality of cell transistors and a plurality of ferroelectric capacitors A ferroelectric memory device provided.

제 18 항에 있어서,The method of claim 18,

제 19 항에 있어서,The method of claim 19,

상기 제 2 더미 비트 라인 바깥에 정렬되어 있으며 소정 전위로 고정되어 있 는 강유전성 메모리 장치.And a ferroelectric memory device aligned outside the second dummy bit line and fixed to a predetermined potential.

제 1 터미널과 제 2 터미널 사이의 복수개 메모리 셀들을 전기적으로 직렬 접속시키고, 상기 제 1 터미널을 블록 선택 트랜지스터를 경유하여 비트 라인들 중 대응되는 하나에 전기적으로 접속시키며, 상기 제 2 터미널을 양극 라인들 중 대응되는 하나에 전기적으로 접속시키는 것에 의해 각각이 구성되는, 행렬 형태로 정렬되어 있는, 복수개 메모리 셀 블록들을 가진 제 1 메모리 셀 어레이로서, 상기 메모리 셀들 각각은 셀 트랜지스터의 소스 및 드레인 영역들을 강유전성 커패시터의 전극들에 전기적으로 접속시키고, 상기 셀 트랜지스터의 게이트를 워드 라인들 중 대응되는 하나에 전기적으로 접속시키는 것에 의해 구성되는, 제 1 메모리 셀 어레이; Electrically connecting a plurality of memory cells between the first terminal and the second terminal in series, electrically connecting the first terminal to a corresponding one of the bit lines via a block select transistor, and connecting the second terminal to a bipolar line A first memory cell array having a plurality of memory cell blocks, arranged in a matrix form, each of which is configured by electrically connecting to a corresponding one of the plurality of memory cells, each of which comprises source and drain regions of a cell transistor. A first memory cell array configured by electrically connecting to electrodes of a ferroelectric capacitor, and electrically connecting a gate of the cell transistor to a corresponding one of word lines;

상기 제 1 메모리 셀 어레이에 전기적으로 접속되어 있는 상기 비트 라인들을 공통적으로 사용하도록 상기 제 1 메모리 셀 어레이에 인접하게 정렬되어 있으며, 복수개 셀 트랜지스터들 및 복수개 강유전성 커패시터들을 각각 포함하는 복수개 메모리 셀 블록들을 포함하는 제 2 메모리 셀 어레이;A plurality of memory cell blocks arranged adjacent to the first memory cell array to commonly use the bit lines electrically connected to the first memory cell array, each of the plurality of memory cell blocks including a plurality of cell transistors and a plurality of ferroelectric capacitors A second memory cell array comprising;

상기 제 1 더미 비트 라인에 전기적으로 접속되어 있으며, 복수개 셀 트랜지 스터들 및 복수개 강유전성 커패시터들을 포함하는 제 1 더미 메모리 셀 블록; A first dummy memory cell block electrically connected to the first dummy bit line, the first dummy memory cell block including a plurality of cell transistors and a plurality of ferroelectric capacitors;

상기 제 2 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인 바깥에 정렬되어 있고, 상기 제 2 메모리 셀 어레이의 단부상에 정렬되어 있는 비트 라인으로부터, 상기 간격으로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 2 더미 비트 라인; 및Separated from the bit lines aligned on the ends of the second memory cell array and arranged on the ends of the second memory cell array, separated at the intervals, the same as the bit lines. A second dummy bit line having a width; And

상기 제 2 더미 비트 라인에 전기적으로 접속되어 있으며, 복수개 셀 트랜지스터들 및 복수개 강유전성 커패시터들을 포함하는 제 2 더미 메모리 셀 블록을 구비하는 강유전성 메모리 장치.And a second dummy memory cell block electrically connected to the second dummy bit line, the second dummy memory cell block including a plurality of cell transistors and a plurality of ferroelectric capacitors.

제 21 항에 있어서,The method of claim 21,

제 22 항에 있어서,The method of claim 22,

상기 제 1 및 제 2 더미 비트 라인들을 포함하는 한 쌍의 더미 비트 라인들은, 상기 제 1 더미 메모리 셀 블록은 상기 제 1 메모리 셀 어레이의 상기 워드 라인들에 접속되어 있고 상기 제 2 더미 메모리 셀 블록은 상기 제 2 메모리 셀 어레이의 상기 워드 라인들에 접속되어 있는, 오픈 비트-라인 형태(open bit-line form)를 가진 강유전성 메모리 장치.The pair of dummy bit lines including the first and second dummy bit lines includes the first dummy memory cell block connected to the word lines of the first memory cell array and the second dummy memory cell block. Is an open bit-line form connected to the word lines of the second memory cell array.

제 22 항에 있어서,The method of claim 22,

상기 제 1 및 제 2 더미 비트 라인들 바깥에 정렬되어 있으며 소정 전위로 고정되어 있는 제 3 더미 비트 라인을 더 구비하는 강유전성 메모리 장치.And a third dummy bit line aligned outside the first and second dummy bit lines and fixed to a predetermined potential.

제 1 터미널과 제 2 터미널 사이의 복수개 메모리 셀들을 전기적으로 직렬 접속시키고, 상기 제 1 터미널을 블록 선택 트랜지스터를 경유하여 비트 라인들 중 대응되는 하나에 전기적으로 접속시키며, 상기 제 2 터미널을 양극 라인들 중 대응되는 하나에 전기적으로 접속시키는 것에 의해 각각이 구성되는, 행렬 형태로 정렬되어 있는, 복수개 메모리 셀 블록들을 가진 메모리 셀 어레이로서, 상기 메모리 셀들 각각은 셀 트랜지스터의 소스 및 드레인 영역들을 강유전성 커패시터의 전극들에 전기적으로 접속시키고, 상기 셀 트랜지스터의 게이트를 워드 라인들 중 대응되는 하나에 전기적으로 접속시키는 것에 의해 구성되는, 메모리 셀 어레이; Electrically connecting a plurality of memory cells between the first terminal and the second terminal in series, electrically connecting the first terminal to a corresponding one of the bit lines via a block select transistor, and connecting the second terminal to a bipolar line A memory cell array having a plurality of memory cell blocks arranged in a matrix form, each of which is configured by electrically connecting to a corresponding one of the above, wherein each of the memory cells comprises ferroelectric capacitors for source and drain regions of a cell transistor. A memory cell array, configured to electrically connect electrodes of the plurality of electrodes and electrically connect the gate of the cell transistor to a corresponding one of word lines;

상기 메모리 셀 어레이상에 상기 워드 라인에 평행하게 정렬되어 있는 보조 워드 라인;An auxiliary word line arranged parallel to the word line on the memory cell array;

상기 스티치 부분과 상기 스티치 부분의 양측상에 배치되어 있는 2개의 비트 라인들 중 하나와의 사이에 정렬되어 있고, 상기 2개의 비트 라인들 중 하나의 비트 라인으로부터, 상기 메모리 셀 어레이의 비트 라인들간의 피치와 동일한 간격으 로 분리되어 있으며, 상기 비트 라인과 동일한 폭을 가진 제 1 더미 비트 라인; Interposed between the stitch portion and one of two bit lines disposed on both sides of the stitch portion, and from one bit line of the two bit lines, between the bit lines of the memory cell array A first dummy bit line having a width equal to the bit line and separated at intervals equal to a pitch of the bit line;

상기 제 1 더미 비트 라인에 전기적으로 접속되어 있으며, 복수개 셀 트랜지스터들 및 복수개 강유전성 커패시터들을 포함하는 제 1 더미 메모리 셀 블록; A first dummy memory cell block electrically connected to the first dummy bit line and including a plurality of cell transistors and a plurality of ferroelectric capacitors;

제 25 항에 있어서,The method of claim 25,

상기 제 1 더미 메모리 셀 블록으로 전달되는 데이터에 대해 상보적인 데이터가 상기 제 2 더미 메모리 셀 블록으로 전달되는 강유전성 메모리 장치.And a data complementary to data transferred to the first dummy memory cell block is transferred to the second dummy memory cell block.

제 25 항에 있어서,The method of claim 25,

상기 제 3 더미 비트 라인에 전기적으로 접속되어 있으며, 복수개 셀 트랜지스터들 및 복수개 강유전성 커패시터들을 포함하는 제 3 더미 메모리 셀 블록; A third dummy memory cell block electrically connected to the third dummy bit line and including a plurality of cell transistors and a plurality of ferroelectric capacitors;

상기 제 4 더미 비트 라인에 전기적으로 접속되어 있으며, 복수개 셀 트랜지스터들 및 복수개 강유전성 커패시터들을 포함하는 제 4 더미 메모리 셀 블록을 더 구비하는 강유전성 메모리 장치. And a fourth dummy memory cell block electrically connected to the fourth dummy bit line, the fourth dummy memory cell block including a plurality of cell transistors and a plurality of ferroelectric capacitors.

제 27 항에 있어서,The method of claim 27,

상기 제 1 더미 메모리 셀 블록으로 전달되는 데이터에 대해 상보적인 데이터가 상기 제 3 더미 메모리 셀 블록으로 전달되며, 상기 제 2 더미 메모리 셀 블록으로 전달되는 데이터에 대해 상보적인 데이터가 상기 제 4 더미 메모리 셀 블록으로 전달되는 강유전성 메모리 장치.Data complementary to data transferred to the first dummy memory cell block is transferred to the third dummy memory cell block, and data complementary to data transferred to the second dummy memory cell block is the fourth dummy memory. A ferroelectric memory device delivered to a cell block.

제 1 터미널과 제 2 터미널 사이의 복수개 메모리 셀들을 전기적으로 직렬 접속시키고, 상기 제 1 터미널을 블록 선택 트랜지스터를 경유하여 비트 라인들 중 대응되는 하나에 전기적으로 접속시키며, 상기 제 2 터미널을 양극 라인들 중 대응되는 하나에 전기적으로 접속시키는 것에 의해 각각이 구성되는, 행렬 형태로 정렬되어 있는, 복수개 메모리 셀 블록들을 가진 메모리 셀 어레이로서, 상기 메모리 셀들 각각은 셀 트랜지스터의 소스 및 드레인 영역들을 강유전성 커패시터의 전극들에 전기적으로 접속시키고, 상기 셀 트랜지스터의 게이트를 워드 라인들 중 대응되는 하나에 전기적으로 접속시키는 것에 의해 구성되는, 메모리 셀 어레이;Electrically connecting a plurality of memory cells between the first terminal and the second terminal in series, electrically connecting the first terminal to a corresponding one of the bit lines via a block select transistor, and connecting the second terminal to a bipolar line A memory cell array having a plurality of memory cell blocks arranged in a matrix form, each of which is configured by electrically connecting to a corresponding one of the above, wherein each of the memory cells comprises ferroelectric capacitors for source and drain regions of a cell transistor. A memory cell array, configured to electrically connect electrodes of the plurality of electrodes and electrically connect the gate of the cell transistor to a corresponding one of word lines;

제 1 터미널과 제 2 터미널 사이의 복수개 메모리 셀들을 전기적으로 직렬 접속시키고, 상기 제 1 터미널을 블록 선택 트랜지스터를 경유하여 비트 라인들 중 대응되는 하나에 전기적으로 접속시키며, 상기 제 2 터미널을 양극 라인들 중 대응되는 하나에 전기적으로 접속시키는 것에 의해 각각이 구성되는, 행렬 형태로 정렬 되어 있는, 복수개 메모리 셀 블록들을 가진 메모리 셀 어레이로서, 상기 메모리 셀들 각각은 셀 트랜지스터의 소스 및 드레인 영역들을 강유전성 커패시터의 전극들에 전기적으로 접속시키고, 상기 셀 트랜지스터의 게이트를 워드 라인들 중 대응되는 하나에 전기적으로 접속시키는 것에 의해 구성되는, 메모리 셀 어레이; 및Electrically connecting a plurality of memory cells between the first terminal and the second terminal in series, electrically connecting the first terminal to a corresponding one of the bit lines via a block select transistor, and connecting the second terminal to a bipolar line A memory cell array having a plurality of memory cell blocks arranged in a matrix form, each of which is configured by electrically connecting to a corresponding one of the above, wherein each of the memory cells comprises ferroelectric capacitors for source and drain regions of a cell transistor. A memory cell array, configured to electrically connect electrodes of the plurality of electrodes and electrically connect the gate of the cell transistor to a corresponding one of word lines; And

복수개 셀 트랜지스터들 및 복수개 강유전성 커패시터들을 포함하며, 상기 비트 라인에 전기적으로 접속되어 있지 않은 더미 메모리 셀 블록을 구비하는 강유전성 메모리 장치.And a dummy memory cell block comprising a plurality of cell transistors and a plurality of ferroelectric capacitors and not electrically connected to the bit line.