JP2003332532A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、特にＤＲＡＭ混載プロセスにおける半導
体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device in a DRAM embedded process.
【０００２】[0002]
【従来の技術】図９は従来のＤＲＡＭ混載半導体装置の
構成を概略的に示した図である。図９において、ＤＲＡ
Ｍ混載半導体装置１は、ロジック部２及びＤＲＡＭ３を
備えている。ロジック部２及びＤＲＡＭ３は、内部電源
電圧安定化あるいは内部アナログ系回路動作のために、
それぞれの内部あるいは周囲に容量素子を配置してい
る。2. Description of the Related Art FIG. 9 is a diagram schematically showing a structure of a conventional DRAM embedded semiconductor device. In FIG. 9, DRA
The M-embedded semiconductor device 1 includes a logic unit 2 and a DRAM 3. The logic unit 2 and the DRAM 3 are provided to stabilize the internal power supply voltage or operate the internal analog system circuit.
Capacitive elements are arranged inside or around each of them.
【０００３】図１０は半導体装置１に配置される容量素
子の構成を示した図である。容量ＣはＮウェル中にＮＭ
ＯＳトランジスタを形成したもので、特にＤＲＡＭ３に
おいて、容量素子として頻繁に用いられる。容量Ｃは電
源安定化用の素子として使用する際にはゲート電位Ｇを
内部電源電位ＶＤＤとし、ソース電位Ｓ及びドレイン電
位Ｄを内部接地電位ＶＳＳとする。またアナログ系回路
に使用する際には、回路動作に応じてゲート電位Ｇ、ソ
ース電位Ｓ及びドレイン電位Ｄにかける電圧を変更す
る。FIG. 10 is a diagram showing a configuration of a capacitive element arranged in the semiconductor device 1. Capacity C is NM in N well
It is formed with an OS transistor and is frequently used as a capacitive element particularly in the DRAM 3. When the capacitor C is used as an element for stabilizing the power supply, the gate potential G is the internal power supply potential VDD, and the source potential S and the drain potential D are the internal ground potential VSS. When used in an analog circuit, the voltage applied to the gate potential G, the source potential S and the drain potential D is changed according to the circuit operation.
【０００４】[0004]
【発明が解決しようとする課題】従来、チップの電源電
位安定化のための平滑容量や、アナログ系回路に適用さ
れる容量には、Ｎウェル中に形成したＮＭＯＳトランジ
スタや、配線による層間容量が使用されているが、基本
的にこれらの容量値は小さいことや、特に高速化が進む
につれ、能力の大きいドライバによって電源電圧、接地
電圧が大きく変動するため、これらに対応するための容
量を確保するには非常に大きい面積を必要とした。また
ロジック部とＤＲＡＭの電源パッドや電源配線はノイズ
等の影響から通常分離されているため、ロジック部、Ｄ
ＲＡＭそれぞれが、電圧安定化のための平滑容量を確保
する必要があった。Conventionally, the smoothing capacitance for stabilizing the power supply potential of the chip and the capacitance applied to the analog circuit include the NMOS transistor formed in the N well and the interlayer capacitance due to the wiring. It is used, but basically the capacitance value is small, and especially as the speed increases, the power supply voltage and ground voltage fluctuate greatly due to the driver with large capacity, so secure the capacity to cope with these. Needed a very large area to do so. In addition, since the logic part and the power supply pad and power supply wiring of the DRAM are usually separated from the influence of noise, etc.
It is necessary for each RAM to secure a smoothing capacity for voltage stabilization.
【０００５】本発明の目的は、小面積で大規模な容量を
確保することが可能となる半導体装置を提供することで
ある。An object of the present invention is to provide a semiconductor device which can secure a large capacity in a small area.
【０００６】[0006]
【課題を解決するための手段】本発明の請求項１記載の
半導体装置は、列方向に並んで配置した複数のビット線
と、行方向に並んで配置した複数のワード線と、ビット
線とワード線との交差点に配置され、ビット線とプレー
ト配線との間に直列接続されたトランスファーゲートと
キャパシタを有し、トランスファーゲートの制御端子を
ワード線に接続した複数のメモリセルとからなる容量セ
ルアレイを備え、複数のビット線、複数のワード線、複
数のメモリセルのキャパシタに接続されるプレート配線
をそれぞれ共通に接続し、プレート配線とビット線にそ
れぞれの所定の電位を与え、複数のワード線にトランス
ファーゲートを導通状態にする電位を与えるようにした
ことを特徴とする。A semiconductor device according to claim 1 of the present invention comprises a plurality of bit lines arranged in the column direction, a plurality of word lines arranged in the row direction, and a bit line. A capacitive cell array having a transfer gate and a capacitor arranged at an intersection with a word line and connected in series between a bit line and a plate wiring, and a plurality of memory cells each having a transfer gate control terminal connected to the word line. A plurality of bit lines, a plurality of word lines, and plate wirings connected to capacitors of a plurality of memory cells are commonly connected to each other, and a predetermined potential is applied to the plate wirings and the bit lines. It is characterized in that a potential for making the transfer gate conductive is given to.
【０００７】この構成によれば、容量セルアレイを構成
するメモリセルのトランスファーゲートがＯＮ状態とな
るため、メモリセルのキャパシタがビット線の電位とプ
レート配線の電位間の容量として働くことになるので、
既存のアレイ状ＤＲＡＭセルを修正することなく用い
て、小面積で大規模な容量を容易に確保することが可能
となる。According to this structure, since the transfer gates of the memory cells forming the capacitive cell array are turned on, the capacitors of the memory cells act as a capacitance between the potential of the bit line and the potential of the plate wiring.
It is possible to easily secure a large capacity in a small area by using an existing arrayed DRAM cell without modification.
【０００８】本発明の請求項２記載の半導体装置は、請
求項１記載の半導体装置において、トランスファーゲー
トは１つのトランジスタからなることを特徴とする。A semiconductor device according to a second aspect of the present invention is the semiconductor device according to the first aspect, wherein the transfer gate comprises one transistor.
【０００９】この構成によれば、より小面積で大規模な
容量を確保することが可能となる。According to this structure, it is possible to secure a large capacity with a smaller area.
【００１０】本発明の請求項３記載の半導体装置は、請
求項２記載の半導体装置において、トランスファーゲー
トであるトランジスタはＮＭＯＳトランジスタであるこ
とを特徴とする。A semiconductor device according to a third aspect of the present invention is the semiconductor device according to the second aspect, wherein the transistor which is the transfer gate is an NMOS transistor.
【００１１】この構成によれば、ビット線の電位をすぐ
さまメモリセルのキャパシタに伝達することが可能とな
る。According to this structure, the potential of the bit line can be immediately transmitted to the capacitor of the memory cell.
【００１２】本発明の請求項４記載の半導体装置は、請
求項３記載の半導体装置において、ワード線に与える電
位は、ビット線の電位に対しトランスファーゲートであ
るＮＭＯＳトランジスタの閾値分以上高い電位であるこ
とを特徴とする。According to a fourth aspect of the present invention, in the semiconductor device according to the third aspect, the potential applied to the word line is higher than the potential of the bit line by a threshold value of the NMOS transistor which is a transfer gate. It is characterized by being.
【００１３】この構成によれば、ビット線の電位が低減
することなくメモリセルのキャパシタに伝えられること
が可能になり、メモリセルのキャパシタをビット線の容
量として使用することが可能となる。According to this structure, the potential of the bit line can be transmitted to the capacitor of the memory cell without being reduced, and the capacitor of the memory cell can be used as the capacitance of the bit line.
【００１４】本発明の請求項５記載の半導体装置は、請
求項１記載の半導体装置において、ワード線に与える電
位を発生するワード線電位発生回路を有することを特徴
とする。A semiconductor device according to a fifth aspect of the present invention is the semiconductor device according to the first aspect, further comprising a word line potential generation circuit for generating a potential applied to the word line.
【００１５】この構成によれば、ワード線の電位を外部
から入力する必要がないために、より少ない電源電圧で
設計されるため、検査工数の削減、歩留まりの向上を図
ることが可能となる。According to this structure, since it is not necessary to input the potential of the word line from the outside, the power source voltage is designed so that the number of inspection steps can be reduced and the yield can be improved.
【００１６】本発明の請求項６記載の半導体装置は、請
求項１記載の半導体装置において、複数の電位を用いる
他の回路を備え、他の回路で用いる複数の電位のうちの
２つの異なる電位をビット線とプレート配線に与え、ビ
ット線に与える電位をプレート配線に与える電位よりも
高電位とすることを特徴とする。A semiconductor device according to a sixth aspect of the present invention is the semiconductor device according to the first aspect, further comprising another circuit using a plurality of potentials, and two different potentials among the plurality of potentials used in the other circuit. Is applied to the bit line and the plate wiring, and the potential applied to the bit line is made higher than the potential applied to the plate wiring.
【００１７】この構成によれば、メモリセルのキャパシ
タを他の回路で用いる複数の電位に対する容量とするこ
とが可能となる。According to this structure, the capacitor of the memory cell can be used as a capacitance for a plurality of potentials used in other circuits.
【００１８】本発明の請求項７記載の半導体装置は、請
求項６記載の半導体装置において、ビット線の電位を電
源電位、プレート配線の電位を接地電位とすることを特
徴とする。A semiconductor device according to a seventh aspect of the present invention is the semiconductor device according to the sixth aspect, characterized in that the potential of the bit line is a power source potential and the potential of the plate wiring is a ground potential.
【００１９】この構成によれば、電源電位、接地電位に
対して、大規模な平滑容量を小面積で確保することが可
能となる。According to this structure, it is possible to secure a large-scale smoothing capacitor with a small area for the power supply potential and the ground potential.
【００２０】本発明の請求項８記載の半導体装置は、請
求項１記載の半導体装置において、複数の電位を用いる
他の回路を備え、他の回路で用いる複数の電位のうちの
２つの異なる電位をビット線とプレート配線に与え、ビ
ット線に与える電位をプレート配線に与える電位よりも
低電位とすることを特徴とする。A semiconductor device according to claim 8 of the present invention is the semiconductor device according to claim 1, further comprising another circuit using a plurality of potentials, wherein two different potentials among the plurality of potentials used in the other circuit are provided. Is applied to the bit line and the plate wiring, and the potential applied to the bit line is lower than the potential applied to the plate wiring.
【００２１】この構成によれば、メモリセルのキャパシ
タを他の回路で用いる複数の電位に対する容量とするこ
とが可能となると共に、メモリセルのワード線の電位を
低下させることができるので、半導体装置の内部に、高
電位の電位発生回路を備えずに、メモリセルのキャパシ
タにビット線の電位を充分に伝えることが可能となる。According to this structure, the capacitor of the memory cell can be made to have a capacity with respect to a plurality of potentials used in other circuits, and the potential of the word line of the memory cell can be lowered. It is possible to sufficiently transmit the potential of the bit line to the capacitor of the memory cell without providing a high potential generation circuit inside.
【００２２】本発明の請求項９記載の半導体装置は、請
求項８記載の半導体装置において、ビット線の電位を接
地電位、プレート配線の電位を電源電位とすることを特
徴とする。A semiconductor device according to a ninth aspect of the present invention is characterized in that, in the semiconductor device according to the eighth aspect, the potential of the bit line is a ground potential and the potential of the plate wiring is a power source potential.
【００２３】この構成によれば、メモリセルのキャパシ
タにビット線の電位を充分に伝えるためにはワード線の
電位をメモリセルのトランスファーゲートの閾値電圧以
上にすればよいので、電源電位以上の高電位を必要とせ
ずに、電源電位、接地電位に対して、大規模な平滑容量
を小面積で確保することが可能となる。According to this structure, in order to sufficiently transmit the potential of the bit line to the capacitor of the memory cell, the potential of the word line may be set higher than the threshold voltage of the transfer gate of the memory cell, so that the potential higher than the power supply potential can be achieved. It is possible to secure a large-scale smoothing capacitor in a small area with respect to the power supply potential and the ground potential without requiring a potential.
【００２４】本発明の請求項１０記載の半導体装置は、
記憶装置を内蔵した半導体装置であって、列方向に並ん
で配置した複数のビット線と、行方向に並んで配置した
複数のワード線と、ビット線とワード線との交差点に配
置され、ビット線とプレート配線との間に直列接続され
たトランスファーゲートとキャパシタを有し、トランス
ファーゲートの制御端子をワード線に接続した複数のメ
モリセルとからなるメモリセルアレイを備え、メモリセ
ルアレイの一部を容量セルアレイとして用いるととも
に、残りを記憶装置のメモリセルアレイとして用い、容
量セルアレイは、容量セルアレイ中のビット線、ワード
線、キャパシタに接続されるプレート配線をそれぞれ共
通に接続し、プレート配線とビット線のうちの一方に記
憶装置のセルプレート電位を与え、他方に電源電位また
は接地電位を与え、ワード線にトランスファーゲートを
導通状態にする電位を与えるようにしたことを特徴とす
る。A semiconductor device according to a tenth aspect of the present invention is
A semiconductor device having a built-in memory device, comprising: a plurality of bit lines arranged side by side in a column direction; a plurality of word lines arranged side by side in a row direction; and a plurality of word lines arranged at intersections of bit lines and word lines. A memory cell array including a transfer gate and a capacitor connected in series between a line and a plate wiring, and a plurality of memory cells each having a transfer gate control terminal connected to a word line is provided. The capacitor cell array is used as a cell array and the rest is used as a memory cell array of a memory device. In the capacitor cell array, plate lines connected to bit lines, word lines, and capacitors in the capacitor cell array are connected in common, and the plate line and the bit line are connected. The cell plate potential of the memory device is applied to one of them and the power supply potential or the ground potential is applied to the other, Characterized in that so as to provide a potential transfer gates in conductive state lead wire.
【００２５】この構成によれば、容量セルアレイのキャ
パシタにかかる電圧が記憶装置内部のメモリセルのキャ
パシタにかかる電圧と同一であるため、記憶装置のメモ
リセルアレイの一部をそのまま容量セルアレイに適用
し、セルプレート電位と電源電位または接地電位間の平
滑容量とすることが可能となり、大規模な平滑容量を小
面積で確保することが可能となる。According to this structure, since the voltage applied to the capacitor of the capacitor cell array is the same as the voltage applied to the capacitor of the memory cell inside the memory device, a part of the memory cell array of the memory device is directly applied to the capacitor cell array, A smoothing capacitance between the cell plate potential and the power supply potential or the ground potential can be obtained, and a large-scale smoothing capacitance can be secured in a small area.
【００２６】本発明の請求項１１記載の半導体装置は、
請求項１記載の半導体装置において、ビット線とワード
線とは異なる配線層で配線され、ビット線とワード線と
の交差部分をコンタクトによりショートさせたことを特
徴とする。A semiconductor device according to claim 11 of the present invention is
The semiconductor device according to claim 1, wherein the bit line and the word line are wired in different wiring layers, and the intersections of the bit line and the word line are short-circuited by a contact.
【００２７】この構成によれば、ＤＲＡＭセルアレイを
少ない工数により、容量セルアレイとして適用すること
が可能となる。According to this structure, the DRAM cell array can be applied as a capacitive cell array with a small number of steps.
【００２８】本発明の請求項１２記載の半導体装置は、
請求項１記載の半導体装置において、複数のワード線を
第１と第２のワード線に分け、第１のワード線と第２の
ワード線とを共通に接続せずにそれぞれを別々に共通に
接続したことを特徴とする。A semiconductor device according to claim 12 of the present invention is
2. The semiconductor device according to claim 1, wherein a plurality of word lines are divided into first and second word lines, and the first word line and the second word line are not commonly connected but are separately provided in common. It is characterized by being connected.
【００２９】この構成によれば、共通化された第２のワ
ード線を有することにより、第１のワード線、第２のワ
ード線に接続するメモリセルの用途を変更することが容
易に可能である。According to this structure, since the common second word line is provided, it is possible to easily change the application of the memory cell connected to the first word line and the second word line. is there.
【００３０】本発明の請求項１３記載の半導体装置は、
請求項１２記載の半導体装置において、第２のワード線
は第１のワード線とは異なる電位が与えられることを特
徴とする。A semiconductor device according to claim 13 of the present invention is
13. The semiconductor device according to claim 12, wherein the second word line is applied with a potential different from that of the first word line.
【００３１】この構成によれば、第２のワード線を第１
のワード線と異なる電位に設定することにより、異なる
ビット線の電位に対して平滑容量を設定することが可能
となる。According to this structure, the second word line is connected to the first word line.
By setting the potential different from that of the word line, it is possible to set the smoothing capacitance with respect to the potential of the different bit line.
【００３２】本発明の請求項１４記載の半導体装置は、
列方向に並んで配置した複数のビット線と、行方向に並
んで配置した複数のワード線と、ビット線とワード線と
の交差点に配置され、ビット線とプレート配線との間に
直列接続されたトランスファーゲートとキャパシタを有
し、トランスファーゲートの制御端子をワード線に接続
した複数のメモリセルとからなる容量セルアレイを備
え、複数のビット線を第１と第２のビット線に分け、第
１のビット線、第２のビット線、複数のメモリセルのキ
ャパシタに接続されるプレート配線をそれぞれ共通に接
続し、第１のビット線と第２のビット線とプレート配線
にそれぞれの所定の電位を与え、複数のワード線に第１
と第２のビット線に接続される全てのトランスファーゲ
ートを導通状態にする電位を与えるようにしたことを特
徴とする。A semiconductor device according to claim 14 of the present invention is
A plurality of bit lines arranged side by side in the column direction, a plurality of word lines arranged side by side in the row direction, arranged at the intersection of the bit lines and the word lines, and connected in series between the bit lines and the plate wiring. A capacitive cell array having a plurality of memory cells each having a transfer gate and a capacitor, and a control terminal of the transfer gate connected to a word line; and dividing the plurality of bit lines into a first bit line and a second bit line. Of the bit lines, the second bit line, and the plate wirings connected to the capacitors of the plurality of memory cells are connected in common, and predetermined potentials are applied to the first bit line, the second bit line, and the plate wiring, respectively. Give and first to multiple word lines
And a potential for making all the transfer gates connected to the second bit line conductive.
【００３３】この構成によれば、容量セルアレイを構成
するメモリセルのトランスファーゲートがＯＮ状態とな
るため、メモリセルのキャパシタが第１，第２ビット線
の電位とプレート配線の電位間の容量として働くことに
なるので、既存のアレイ状ＤＲＡＭセルを修正すること
なく用いて、小面積で大規模な容量を容易に確保するこ
とが可能となる。また、第１のビット線、第２のビット
線に接続する各メモリセルのキャパシタを異なる用途に
適用することが可能である。According to this structure, since the transfer gates of the memory cells forming the capacitive cell array are turned on, the capacitors of the memory cells act as a capacitance between the potentials of the first and second bit lines and the potential of the plate wiring. Therefore, it is possible to easily secure a large capacity in a small area by using the existing array DRAM cell without modification. Further, the capacitors of the memory cells connected to the first bit line and the second bit line can be applied to different uses.
【００３４】本発明の請求項１５記載の半導体装置は、
請求項１４記載の半導体装置において、第１のビット線
と第２のビット線に与える電位は異なることを特徴とす
る。A semiconductor device according to claim 15 of the present invention is
The semiconductor device according to claim 14 is characterized in that the potentials applied to the first bit line and the second bit line are different.
【００３５】この構成によれば、１つの容量セルアレイ
で第１のビット線、第２のビット線に接続するメモリセ
ルごとに異なる電圧の平滑容量として適用することや、
異なる用途に適用することが可能となる。According to this structure, one capacitance cell array is used as a smoothing capacitance of different voltage for each memory cell connected to the first bit line and the second bit line, and
It can be applied to different uses.
【００３６】本発明の請求項１６記載の半導体装置は、
記憶装置を内蔵した半導体装置であって、列方向に並ん
で配置した複数のビット線と、行方向に並んで配置した
複数のワード線と、ビット線とワード線との交差点に配
置され、ビット線とプレート配線との間に直列接続され
たトランスファーゲートとキャパシタを有し、トランス
ファーゲートの制御端子をワード線に接続した複数のメ
モリセルとからなるメモリセルアレイを備え、メモリセ
ルアレイの一部を容量セルアレイとして用いるととも
に、残りを記憶装置のメモリセルアレイとして用い、容
量セルアレイは、容量セルアレイ中のビット線を第１と
第２のビット線に分け、第１のビット線、第２のビット
線、キャパシタに接続されるプレート配線をそれぞれ共
通に接続し、プレート配線に記憶装置のセルプレート電
位を与え、第１のビット線に電源電位を与え、第２のビ
ット線に接地電位を与え、ワード線に第１と第２のビッ
ト線に接続される全てのトランスファーゲートを導通状
態にする電位を与えるようにしたことを特徴とする。A semiconductor device according to claim 16 of the present invention is
A semiconductor device having a built-in memory device, comprising: a plurality of bit lines arranged side by side in a column direction; a plurality of word lines arranged side by side in a row direction; and a plurality of word lines arranged at intersections of bit lines and word lines. A memory cell array including a transfer gate and a capacitor connected in series between a line and a plate wiring, and a plurality of memory cells each having a transfer gate control terminal connected to a word line is provided. The capacity cell array is used as a cell array and the rest is used as a memory cell array of a storage device. In the capacity cell array, the bit lines in the capacity cell array are divided into first and second bit lines, and a first bit line, a second bit line, and a capacitor. Are connected in common to each other, and the plate wiring is supplied with the cell plate potential of the memory device, and the first wiring is connected. A power supply potential is applied to the first bit line, a ground potential is applied to the second bit line, and a potential for making all the transfer gates connected to the first and second bit lines conductive is applied to the word line. Is characterized by.
【００３７】この構成によれば、容量セルアレイのキャ
パシタにかかる電圧が記憶装置内部のメモリセルのキャ
パシタにかかる電圧と同一であるため、記憶装置のメモ
リセルアレイの一部をそのまま容量セルアレイに適用
し、セルプレート電位と電源電位間の平滑容量およびセ
ルプレート電位と接地電位間の平滑容量とすることが可
能となり、大規模な平滑容量を小面積で確保することが
可能となる。According to this structure, since the voltage applied to the capacitor of the capacitor cell array is the same as the voltage applied to the capacitor of the memory cell inside the memory device, a part of the memory cell array of the memory device is directly applied to the capacitor cell array, The smoothing capacitance between the cell plate potential and the power supply potential and the smoothing capacitance between the cell plate potential and the ground potential can be used, and a large-scale smoothing capacitance can be secured in a small area.
【００３８】本発明の請求項１７記載の半導体装置は、
請求項１４、１５または１６記載の半導体装置におい
て、容量セルアレイ中のワード線にトランスファーゲー
トを導通状態にする電位を与えはじめるときに、電位を
与え始めるタイミングが容量セルアレイ中の全てのワー
ド線に対し同時とならないようにタイミングをずらして
与えることを特徴とする。A semiconductor device according to claim 17 of the present invention is
17. The semiconductor device according to claim 14, 15 or 16, wherein when the potential for making the transfer gate conductive is started to be applied to the word lines in the capacitor cell array, the timing at which the potential is started is applied to all the word lines in the capacitor cell array. The feature is that the timing is shifted so that they are not performed at the same time.
【００３９】この構成によれば、第１あるいは第２のビ
ット線の電位が電源電位であった場合でも、ワード線の
立ち上げタイミングをずらすことにより、大電流を流す
ことなく、平滑容量の設定が可能となる。According to this structure, even when the potential of the first or second bit line is the power source potential, the rising timing of the word line is shifted to set the smoothing capacitance without causing a large current to flow. Is possible.
【００４０】本発明の請求項１８記載の半導体装置は、
請求項１４、１５または１６記載の半導体装置におい
て、容量セルアレイ中のワード線にトランスファーゲー
トを導通状態にする電位を与えはじめるときに、１本ま
たは複数本のワード線毎に順次タイミングをずらして与
えることを特徴とする。A semiconductor device according to claim 18 of the present invention is
17. The semiconductor device according to claim 14, 15 or 16, wherein when a potential for making a transfer gate conductive is started to be applied to a word line in a capacitive cell array, the timing is sequentially shifted for each one or a plurality of word lines. It is characterized by
【００４１】この構成によれば、第１あるいは第２のビ
ット線の電位が電源電位であった場合でも、ワード線の
立ち上げタイミングをずらすことにより、大電流を流す
ことなく、平滑容量の設定が可能となる。According to this structure, even when the potential of the first or second bit line is the power source potential, the rising timing of the word line is shifted to set the smoothing capacitance without causing a large current to flow. Is possible.
【００４２】本発明の請求項１９記載の半導体装置は、
請求項１４、１５、１６、１７または１８記載の半導体
装置において、第１、第２のビット線はそれぞれ容量セ
ルアレイの両側の異なる端部から配線され、交互に容量
セルアレイ上に配置されることを特徴とする。A semiconductor device according to claim 19 of the present invention is
The semiconductor device according to claim 14, 15, 16, 17 or 18, wherein the first and second bit lines are respectively wired from different ends on both sides of the capacitive cell array and are alternately arranged on the capacitive cell array. Characterize.
【００４３】この構成によれば、より面積の小さな容量
セルアレイにより、平滑容量を構成することが可能とな
る。According to this structure, it is possible to form the smoothing capacitor by the capacitance cell array having a smaller area.
【００４４】本発明の請求項２０記載の半導体装置は、
列方向に交互に並んで配置した複数の第１および第２の
ビット線と、行方向に交互に並んで配置した複数の第１
および第２のワード線と、第１のビット線と第１のワー
ド線との交差点に配置され、第１のビット線とプレート
配線との間に直列接続されたトランスファーゲートとキ
ャパシタを有し、トランスファーゲートの制御端子を第
１のワード線に接続した複数の第１のメモリセルと、第
２のビット線と第２のワード線との交差点に配置され、
第２のビット線とプレート配線との間に直列接続された
トランスファーゲートとキャパシタを有し、トランスフ
ァーゲートの制御端子を第２のワード線に接続した複数
の第２のメモリセルとを有する第１および第２のメモリ
セルアレイと、第１と第２のメモリセルアレイの間に配
置され、第１のメモリセルアレイの第２のビット線と第
２のメモリセルアレイの第２のビット線とに接続したセ
ンスアンプとを備え、第１のメモリセルアレイを容量セ
ルアレイとして用いるとともに、第２のメモリセルアレ
イを記憶装置のメモリセルアレイとして用い、第１のメ
モリセルアレイ中の複数の第１のビット線、複数の第１
のワード線、複数の第１のメモリセルのキャパシタに接
続されるプレート配線をそれぞれ共通に接続し、プレー
ト配線と第１のビット線にそれぞれの所定の電位を与
え、複数の第１のワード線にトランスファーゲートを導
通状態にする電位を与えるようにしたことを特徴とす
る。A semiconductor device according to claim 20 of the present invention is
A plurality of first and second bit lines arranged alternately in the column direction and a plurality of first bit lines arranged alternately in the row direction
And a second word line, a transfer gate and a capacitor which are arranged at an intersection of the first bit line and the first word line and which are connected in series between the first bit line and the plate wiring, A plurality of first memory cells whose control terminals of the transfer gate are connected to the first word line and a second bit line and a second word line are arranged at the intersections,
A first gate having a transfer gate and a capacitor connected in series between the second bit line and the plate wiring, and a plurality of second memory cells having a control terminal of the transfer gate connected to the second word line; And a second memory cell array and a sense connected between the first and second memory cell arrays and connected to the second bit line of the first memory cell array and the second bit line of the second memory cell array. An amplifier, the first memory cell array is used as a capacitive cell array, the second memory cell array is used as a memory cell array of a storage device, and a plurality of first bit lines and a plurality of first bit lines in the first memory cell array are used.
Of the plurality of first word lines and the plate wirings connected to the capacitors of the plurality of first memory cells are commonly connected to each other, and a predetermined potential is applied to the plate wirings and the first bit lines. It is characterized in that a potential for making the transfer gate conductive is given to.
【００４５】この構成によれば、第１のメモリセルアレ
イの第１のビット線に接続するメモリセルを平滑容量と
して適用できる。第１のメモリセルアレイ中の第１のメ
モリセルのトランスファーゲートがＯＮ状態となるた
め、第１のメモリセルのキャパシタが第１のビット線の
電位とプレート配線の電位間の容量として働くことにな
るので、既存のアレイ状ＤＲＡＭセルを修正することな
く用いて、小面積で大規模な容量を容易に確保すること
が可能となる。また、第１のメモリセルアレイの第２の
ビット線は、センスアンプに接続する第２のメモリセル
アレイの第２のビット線に接続されるメモリセルからの
読み出し電圧に対する参照電圧用として適用することが
可能となる。According to this structure, the memory cell connected to the first bit line of the first memory cell array can be applied as the smoothing capacitor. Since the transfer gate of the first memory cell in the first memory cell array is turned on, the capacitor of the first memory cell acts as a capacitance between the potential of the first bit line and the potential of the plate wiring. Therefore, it is possible to easily secure a large-scale capacity in a small area by using an existing array DRAM cell without modification. Further, the second bit line of the first memory cell array may be used as a reference voltage for the read voltage from the memory cell connected to the second bit line of the second memory cell array connected to the sense amplifier. It will be possible.
【００４６】本発明の請求項２１記載の半導体装置は、
請求項２０記載の半導体装置において、第１のメモリセ
ルアレイ中の複数の第２のワード線を接地電位にするこ
とを特徴とする。A semiconductor device according to claim 21 of the present invention is
21. The semiconductor device according to claim 20, wherein the plurality of second word lines in the first memory cell array are set to the ground potential.
【００４７】この構成によれば、第１のメモリセルアレ
イの第２のビット線は、センスアンプに接続する第２の
メモリセルアレイの第２のビット線とビット線容量を同
じくすることが出来るから、第１のメモリセルアレイの
第２のビット線を参照電圧用として使用した場合の、増
幅動作での誤動作を防止することが可能となる。According to this structure, the second bit line of the first memory cell array can have the same bit line capacitance as the second bit line of the second memory cell array connected to the sense amplifier. When the second bit line of the first memory cell array is used for the reference voltage, it is possible to prevent malfunction in the amplification operation.
【００４８】本発明の請求項２２記載の半導体装置は、
請求項２１記載の半導体装置において、第１のメモリセ
ルアレイ中の第１のビット線の電位を記憶装置のプリチ
ャージ電位とし、プレート配線の電位を記憶装置のセル
プレート電位とすることを特徴とする。A semiconductor device according to claim 22 of the present invention is
22. The semiconductor device according to claim 21, wherein the potential of the first bit line in the first memory cell array is the precharge potential of the memory device, and the potential of the plate wiring is the cell plate potential of the memory device. .
【００４９】この構成によれば、第１のメモリセルアレ
イを記憶装置に用いる第２のメモリセルアレイと同様な
電圧配線にすることができるので、少ない工数により、
記憶装置のプリチャージ電位とセルプレート電位間の平
滑容量とすることが可能となる。According to this structure, the first memory cell array can have the same voltage wiring as the second memory cell array used for the memory device.
A smoothing capacitance between the precharge potential and the cell plate potential of the memory device can be obtained.
【００５０】本発明の請求項２３記載の半導体装置は、
請求項２１記載の半導体装置において、記憶装置は複数
の電位を用い、記憶装置で用いる複数の電位のうちの２
つの異なる電位を第１のメモリセルアレイ中の第１のビ
ット線とプレート配線に与え、第１のビット線に与える
電位をプレート配線に与える電位よりも高電位とするこ
とを特徴とする。A semiconductor device according to claim 23 of the present invention is
22. The semiconductor device according to claim 21, wherein the memory device uses a plurality of potentials and two of the plurality of potentials used in the memory device are used.
Two different potentials are applied to the first bit line and the plate wiring in the first memory cell array, and the potential applied to the first bit line is made higher than the potential applied to the plate wiring.
【００５１】この構成によれば、第１のメモリセルアレ
イ中の第１のメモリセルのキャパシタを記憶装置が有す
る電圧の平滑容量とすることが可能となる。According to this structure, the capacitor of the first memory cell in the first memory cell array can be used as the smoothing capacity of the voltage of the memory device.
【００５２】本発明の請求項２４記載の半導体装置は、
請求項２３記載の半導体装置において、第１のメモリセ
ルアレイ中のビット線の電位を記憶装置の電源電位、プ
レート配線の電位を記憶装置の接地電位とすることを特
徴とする。A semiconductor device according to claim 24 of the present invention is
The semiconductor device according to claim 23 is characterized in that the potential of the bit line in the first memory cell array is the power supply potential of the storage device and the potential of the plate wiring is the ground potential of the storage device.
【００５３】この構成によれば、第１のメモリセルアレ
イ中の第１のメモリセルのキャパシタが記憶装置の電源
電位、接地電位間の平滑容量となるので、電源電位、接
地電位に対する平滑容量を確保するための面積を削減す
ることが可能となる。According to this structure, the capacitor of the first memory cell in the first memory cell array serves as the smoothing capacitance between the power supply potential and the ground potential of the memory device, so that the smoothing capacitance for the power supply potential and the ground potential is secured. It is possible to reduce the area for doing so.
【００５４】本発明の請求項２５記載の半導体装置は、
請求項２２記載の半導体装置において、第１のメモリセ
ルアレイ中の第１のワード線の電位を記憶装置のワード
線昇圧電位とすることを特徴とする。A semiconductor device according to claim 25 of the present invention is
The semiconductor device according to claim 22, wherein the potential of the first word line in the first memory cell array is set to the word line boosted potential of the memory device.
【００５５】この構成によれば、第１のメモリセルアレ
イを記憶装置に用いる第２のメモリセルアレイとさらに
同様な電圧配線にすることができるので、さらに少ない
工数により、記憶装置のプリチャージ電位とセルプレー
ト電位間の平滑容量とすることが可能となる。According to this structure, the first memory cell array can be made to have the same voltage wiring as the second memory cell array used for the memory device. Therefore, the precharge potential and the cell of the memory device can be reduced with a smaller number of steps. A smoothing capacitance between plate potentials can be obtained.
【００５６】本発明の請求項２６記載の半導体装置は、
請求項２１記載の半導体装置において、記憶装置は複数
の電位を用い、記憶装置で用いる複数の電位のうちの２
つの異なる電位を第１のメモリセルアレイ中の第１のビ
ット線とプレート配線に与え、第１のビット線に与える
電位をプレート配線に与える電位よりも低電位とするこ
とを特徴とする。A semiconductor device according to claim 26 of the present invention is
22. The semiconductor device according to claim 21, wherein the memory device uses a plurality of potentials and two of the plurality of potentials used in the memory device are used.
Two different potentials are applied to the first bit line and the plate wiring in the first memory cell array, and the potential applied to the first bit line is lower than the potential applied to the plate wiring.
【００５７】この構成によれば、第１のメモリセルアレ
イ中の第１のメモリセルのキャパシタを記憶装置が有す
る電圧の平滑容量として少ない面積と工数により作成す
ることが可能となる。According to this structure, it is possible to form the capacitor of the first memory cell in the first memory cell array as a smoothing capacitor for the voltage of the memory device with a small area and man-hours.
【００５８】本発明の請求項２７記載の半導体装置は、
請求項２６記載の半導体装置において、第１のメモリセ
ルアレイ中のビット線の電位を記憶装置の接地電位、プ
レート配線の電位を記憶装置の電源電位とすることを特
徴とする。A semiconductor device according to claim 27 of the present invention is
The semiconductor device according to claim 26 is characterized in that the potential of the bit line in the first memory cell array is the ground potential of the storage device and the potential of the plate wiring is the power supply potential of the storage device.
【００５９】この構成によれば、記憶装置の電源電位と
接地電位間の平滑容量を、平滑容量となる第１のメモリ
セルに接続する第１のワード線の電位を電源電位よりも
高くすることなく、作成することができる。According to this structure, the smoothing capacitance between the power supply potential and the ground potential of the memory device is set so that the potential of the first word line connected to the first memory cell serving as the smoothing capacitance is higher than the power supply potential. Can be created without.
【００６０】本発明の請求項２８記載の半導体装置は、
請求項２１記載の半導体装置において、第１のメモリセ
ルアレイ中の第１のビット線とプレート配線のいずれか
一方を記憶装置のセルプレート電位とし、他方を記憶装
置の電源電位または接地電位とすることを特徴とする。A semiconductor device according to claim 28 of the present invention is
22. The semiconductor device according to claim 21, wherein one of the first bit line and the plate wiring in the first memory cell array is a cell plate potential of the memory device, and the other is a power supply potential or a ground potential of the memory device. Is characterized by.
【００６１】この構成によれば、平滑容量として使用す
る第１のメモリセルのキャパシタと記憶装置の有する第
２のメモリセルアレイ中のキャパシタが同じ耐圧になる
ので、平滑容量のための高耐圧なキャパシタを作成する
必要がないため、工数を削減することができる。According to this structure, the capacitor of the first memory cell used as the smoothing capacitor and the capacitor in the second memory cell array of the memory device have the same withstand voltage, so that the capacitor having a high withstand voltage for the smoothing capacitor is used. Since it is not necessary to create, it is possible to reduce man-hours.
【００６２】本発明の請求項２９記載の半導体装置は、
請求項２１記載の半導体装置において、第１のメモリセ
ルアレイ中の第１と第２のメモリセルのストレージノー
ドを共通に接続するとともに、第１と第２のメモリセル
のプレート配線を共通に接続したことを特徴とする。A semiconductor device according to claim 29 of the present invention is
22. The semiconductor device according to claim 21, wherein the storage nodes of the first and second memory cells in the first memory cell array are commonly connected, and the plate wirings of the first and second memory cells are commonly connected. It is characterized by
【００６３】この構成によれば、参照電圧として使用さ
れる第２のビット線に接続する第２のメモリセルのキャ
パシタも容量として使用することが可能となる。According to this structure, the capacitor of the second memory cell connected to the second bit line used as the reference voltage can also be used as the capacitance.
【００６４】本発明の請求項３０記載の半導体装置は、
列方向に並んで配置した複数のビット線と、行方向に並
んで配置した複数のワード線と、ビット線とワード線と
の交差点に配置され、ビット線とプレート配線との間に
直列接続されたトランスファーゲートとキャパシタを有
し、トランスファーゲートの制御端子をワード線に接続
した複数のメモリセルとからなる容量セルアレイと、複
数のビット線を共通に接続した共通ビット線と、共通ビ
ット線の電位を制御する制御回路と、共通ビット線の電
位に応じて制御信号を出力する出力回路とを備え、複数
のワード線を共通に接続し、複数のメモリセルのキャパ
シタに接続されるプレート配線を共通に接続したことを
特徴とする。A semiconductor device according to claim 30 of the present invention is
A plurality of bit lines arranged side by side in the column direction, a plurality of word lines arranged side by side in the row direction, arranged at the intersection of the bit lines and the word lines, and connected in series between the bit lines and the plate wiring. A capacitive cell array having a plurality of memory cells each having a transfer gate and a capacitor, the control terminal of the transfer gate being connected to a word line; a common bit line commonly connecting a plurality of bit lines; and a potential of the common bit line A control circuit for controlling the memory cell and an output circuit for outputting a control signal in accordance with the potential of the common bit line. The plurality of word lines are commonly connected and the plate wiring connected to the capacitors of the plurality of memory cells is commonly used. It is characterized by being connected to.
【００６５】この構成によれば、容量セルアレイを構成
するメモリセルのトランスファーゲートがＯＮ状態とな
ると、メモリセルのキャパシタが共通ビット線の電位と
プレート配線の電位間の容量として働くことになるの
で、既存のアレイ状ＤＲＡＭセルを修正することなく用
いて、小面積で大規模な容量を容易に確保することが可
能となる。このように容量セルアレイのキャパシタを容
量として使用して、ビット線電位を制御し、その電位に
応じて制御信号を出力することにより、半導体装置を制
御することが可能となる。According to this structure, when the transfer gate of the memory cell forming the capacitive cell array is turned on, the capacitor of the memory cell acts as a capacitance between the potential of the common bit line and the potential of the plate wiring. It is possible to easily secure a large capacity in a small area by using an existing arrayed DRAM cell without modification. As described above, the semiconductor device can be controlled by controlling the bit line potential by using the capacitor of the capacitive cell array as the capacitance and outputting the control signal according to the potential.
【００６６】本発明の請求項３１記載の半導体装置は、
請求項３０記載の半導体装置において、制御回路と出力
回路から構成される回路はパワーオンリセット回路であ
ることを特徴とする。A semiconductor device according to claim 31 of the present invention is
The semiconductor device according to claim 30 is characterized in that the circuit composed of the control circuit and the output circuit is a power-on reset circuit.
【００６７】この構成によれば、小規模な回路によりパ
ワーオンリセット回路を構成することが可能となる。According to this structure, the power-on reset circuit can be composed of a small-scale circuit.
【００６８】[0068]
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【００６９】（実施の形態１）図１は、本発明の実施の
形態１に係る半導体装置の構成例を示す図である。図１
において、半導体装置１はロジック部２、ＤＲＡＭ３、
容量セル部４、容量セル部４に電位ＶＰＰを供給する内
部電圧発生回路５を備えている。容量セル部４は外部端
子としてＶＷＬ、ＶＢＬ及びＶＭＰを有し、このうち端
子ＶＢＬは電源電位ＶＤＤと接続され、端子ＶＭＰは接
地電位ＶＳＳと接続され、端子ＶＷＬは内部電圧発生回
路５からの出力電位ＶＰＰと接続されている。(Embodiment 1) FIG. 1 is a diagram showing a configuration example of a semiconductor device according to Embodiment 1 of the present invention. Figure 1
In the semiconductor device 1, the logic unit 2, the DRAM 3,
The capacitor cell section 4 and the internal voltage generation circuit 5 for supplying the potential VPP to the capacitor cell section 4 are provided. The capacitance cell unit 4 has VWL, VBL and VMP as external terminals, of which the terminal VBL is connected to the power supply potential VDD, the terminal VMP is connected to the ground potential VSS, and the terminal VWL is an output from the internal voltage generation circuit 5. It is connected to the potential VPP.
【００７０】図２は容量セル部４の構成図を示したもの
である。容量セル部４はＤＲＡＭセル４１がアレイ上に
配置された構成をとる。ここでＤＲＡＭセル４１はＮＭ
ＯＳトランジスタ４１１（以下「ＮＭＯＳ４１１」とい
う）とキャパシタ４１２から構成されたいわゆる１Ｔｒ
１Ｃ型ＤＲＡＭメモリセルで、接続端子としてトランス
ファーゲートであるＮＭＯＳ４１１のゲート電極に接続
するＭＧと、キャパシタ４１２のプレート電極に接続す
るＭＰと、トランスファーゲートであるＮＭＯＳ４１１
のキャパシタ４１２に接続しない側のソース・ドレイン
電極であるＭＣを有する。FIG. 2 shows a configuration diagram of the capacitance cell section 4. The capacitance cell unit 4 has a structure in which DRAM cells 41 are arranged on the array. Here, the DRAM cell 41 is NM
A so-called 1Tr including an OS transistor 411 (hereinafter referred to as “NMOS 411”) and a capacitor 412
In the 1C type DRAM memory cell, MG connected to the gate electrode of the NMOS 411 which is the transfer gate as a connection terminal, MP connected to the plate electrode of the capacitor 412, and NMOS 411 which is the transfer gate.
Has a source / drain electrode MC on the side not connected to the capacitor 412.
【００７１】この容量セル部４のＤＲＡＭセルアレイ上
には紙面上下方向にＤＲＡＭセル４１の端子ＭＧと接続
する複数のワード線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、
・・・が配置され、ワード線ＷＬ１、ＷＬ２、ＷＬ３、
ＷＬ４、・・・は端部において共通化され、端子ＶＷＬ
と接続している。またＤＲＡＭセルアレイ上の横方向に
は、ＤＲＡＭセルアレイの一端から配線されＤＲＡＭセ
ル４１の端子ＭＣと接続するビット線ＢＬ１、ＢＬ２、
・・・と、同様にＤＲＡＭセルアレイの他端から配線さ
れ、ＤＲＡＭセル４１の端子ＭＣと接続するビット線Ｂ
ＬＸ１、ＢＬＸ２、・・・とが交互に配置され、それぞ
れ端部において共通ビット線ＭＢＬ、ＭＢＬＸとして共
通化され、端子ＶＢＬと接続している。またＤＲＡＭセ
ル４１の端子ＭＰと接続する複数のセルプレート配線も
ＤＲＡＭセルアレイ上を配線し、端子ＶＭＰと接続して
いる。A plurality of word lines WL1, WL2, WL3, WL4 connected to the terminal MG of the DRAM cell 41 are arranged on the DRAM cell array of the capacitance cell section 4 in the vertical direction of the drawing.
... are arranged and word lines WL1, WL2, WL3,
WL4, ... Are shared at the ends, and are connected to the terminal VWL.
Connected with. Further, in the horizontal direction on the DRAM cell array, bit lines BL1, BL2 connected from one end of the DRAM cell array and connected to the terminal MC of the DRAM cell 41,
Similarly, the bit line B connected from the other end of the DRAM cell array and connected to the terminal MC of the DRAM cell 41.
, LX1, BLX2, ... are alternately arranged, and are shared as common bit lines MBL, MBLX at their ends, respectively, and are connected to the terminal VBL. A plurality of cell plate wirings connected to the terminal MP of the DRAM cell 41 are also arranged on the DRAM cell array and connected to the terminal VMP.
【００７２】ここで、容量セル部４の端子ＶＷＬの入力
電位ＶＰＰは、電源電位ＶＤＤよりもＤＲＡＭセル４１
のトランスファーゲートであるＮＭＯＳ４１１の閾値電
圧分以上高電位に設定されており、容量セル部４内のＤ
ＲＡＭセル４１のトランスファーゲートであるＮＭＯＳ
４１１は常にＯＮ状態となる。このため、端子ＶＢＬか
ら入力された電源電位ＶＤＤがそのままキャパシタ４１
２に伝えられ、キャパシタ４１２は電位ＶＤＤ，ＶＳＳ
間の平滑容量として働く。Here, the input potential VPP of the terminal VWL of the capacitance cell section 4 is higher than the power supply potential VDD than the DRAM cell 41.
Is set to a high potential equal to or higher than the threshold voltage of the NMOS 411 which is the transfer gate of
NMOS that is the transfer gate of the RAM cell 41
411 is always on. Therefore, the power supply potential VDD input from the terminal VBL is directly applied to the capacitor 41.
2 and the capacitor 412 has the potentials VDD and VSS.
Acts as a smoothing capacity between.
【００７３】このように本実施の形態によれば、容量セ
ル部４にアレイ上に配置したＤＲＡＭセル４１を電源Ｖ
ＤＤ，ＶＳＳ間の平滑容量として用いることが可能とな
り、小面積で大規模な平滑容量を容易に確保することが
できる。ＤＲＡＭセルはトレンチ型あるいはスタック型
とよばれる構造のキャパシタを作製して容量値を大きく
しているのに対し、従来の図１０の構成の容量の場合、
トランジスタの酸化膜に対する容量分のみであり、面積
的に同じとすると、図２のＤＲＡＭセルは、図１０のト
ランジスタによる容量の１０倍程度の大きな容量とな
る。As described above, according to the present embodiment, the DRAM cells 41 arranged on the array in the capacitor cell section 4 are connected to the power source V.
It can be used as a smoothing capacitance between DD and VSS, and a large-scale smoothing capacitance can be easily secured with a small area. In the DRAM cell, a capacitor having a structure called a trench type or a stack type is manufactured to increase the capacitance value. On the other hand, in the case of the conventional capacitor having the configuration of FIG.
If the area of the transistor is the same as the capacity of the transistor with respect to the oxide film, and the area is the same, the DRAM cell of FIG. 2 has a capacity about 10 times as large as the capacity of the transistor of FIG.
【００７４】なお、本実施の形態において、容量セル部
４とＤＲＡＭ３内のセルは基本的には同じ構成である。
ＤＲＡＭセルは大きな容量を小面積で実現するため、Ｄ
ＲＡＭのメモリセルアレイを容量セル部４に容易に流用
する事が可能である。この場合、容量セルを、ＤＲＡＭ
ブロック内部の未使用のセルあるいはあき領域入れるケ
ースと、ＤＲＡＭを使用するチップのあき領域に入れる
ケースとが考えられる。本実施の形態では、後者のケー
スについて示している。In the present embodiment, the capacitance cell section 4 and the cells in the DRAM 3 have basically the same structure.
Since the DRAM cell realizes a large capacity in a small area, D
The memory cell array of RAM can be easily diverted to the capacitor cell unit 4. In this case, the capacity cell is
There are a case where an unused cell or an open area inside the block is inserted and a case where the DRAM is inserted into an open area of a chip. In this embodiment, the latter case is shown.
【００７５】なお、本実施の形態では、電源電位ＶＤＤ
よりもトランスファーゲートであるＮＭＯＳ４１１の閾
値電圧分以上高い電位ＶＰＰが必要であるが、容量セル
部４の端子に接続する電位を端子ＶＭＰにはＶＤＤ、端
子ＶＢＬにはＶＳＳ、端子ＶＷＬにはトランスファーゲ
ートであるＮＭＯＳ４１１の閾値分以上の電位を入力す
る構成とすることにより、電位ＶＰＰを必要とせずにＤ
ＲＡＭセル４１のキャパシタ４１２をＶＤＤ，ＶＳＳ間
の平滑容量とすることが可能である。In this embodiment, the power supply potential VDD
A potential VPP higher than the threshold voltage of the NMOS 411, which is a transfer gate, is required, but the potential connected to the terminal of the capacitance cell unit 4 is VDD for the terminal VMP, VSS for the terminal VBL, and the transfer gate for the terminal VWL. By inputting a potential equal to or higher than the threshold value of the NMOS 411, the potential VPP is not required and D
The capacitor 412 of the RAM cell 41 can be a smoothing capacitance between VDD and VSS.
【００７６】なお、本実施の形態では、容量セル部４の
接続端子ＶＷＬに入力される電圧を半導体装置１の内部
で発生したが、外部から供給しても構わない。またＤＲ
ＡＭセルアレイはいわゆる開放型ビット線構造となって
いるが、同一端からビット線を配線するいわゆる折り返
し型ビット線構造でもよいことは言うまでもない。In this embodiment, the voltage input to the connection terminal VWL of the capacitance cell section 4 is generated inside the semiconductor device 1, but it may be supplied from the outside. Also DR
The AM cell array has a so-called open bit line structure, but it goes without saying that a so-called folded bit line structure in which bit lines are wired from the same end may be used.
【００７７】また、容量セル部４のセルプレート配線を
接続した端子ＶＭＰと、ビット線を接続した端子ＶＢＬ
とのうち、一方にＤＲＡＭ３のセルプレート電位を入力
し、他方に電源電位ＶＤＤまたは接地電位ＶＳＳを入力
することで、ＤＲＡＭ３のセルプレート電位と電源電位
または接地電位間の平滑容量とすることが可能となる。
この場合、容量セル部４のキャパシタにかかる電圧がＤ
ＲＡＭ３内部のメモリセルのキャパシタにかかる電圧と
同一であるため、ＤＲＡＭ３のメモリセルアレイの一部
をそのまま容量セル部４に適用することが可能となる。Further, the terminal VMP connected to the cell plate wiring of the capacitance cell section 4 and the terminal VBL connected to the bit line.
By inputting the cell plate potential of the DRAM 3 to one of the above and the power supply potential VDD or the ground potential VSS to the other, it is possible to make a smoothing capacitance between the cell plate potential of the DRAM 3 and the power supply potential or the ground potential. Becomes
In this case, the voltage applied to the capacitor of the capacitive cell unit 4 is D
Since it is the same as the voltage applied to the capacitor of the memory cell inside the RAM 3, a part of the memory cell array of the DRAM 3 can be directly applied to the capacitance cell section 4.
【００７８】また本実施の形態では、ビット線とワード
線を異なる電圧構成としたが、異なる配線層で形成され
るビット線とワード線の交差点ごとに、ビット線とワー
ド線をコンタクト接続することにより、より少ない工数
により、アレイ状ＤＲＡＭセルを容量セルとして適用す
ることが可能となる。この場合、端子ＶＢＬとＶＷＬは
電気的に接続（ショート）され、同一電位（例えばＶＤ
Ｄ）に接続される。ビット線の電圧（ＶＢＬ）とセルプ
レート電圧（ＶＭＰ）間の容量が、ＤＲＡＭのメモリセ
ルアレイのビット線とワード線の交差点にコンタクトを
配置するだけで容易に作成できる（ただし、ＶＢＬはト
ランスファーゲートの閾値分だけ電圧が減る）。Further, in the present embodiment, the bit lines and the word lines have different voltage configurations, but the bit lines and the word lines are contact-connected at each intersection of the bit lines and the word lines formed in different wiring layers. As a result, the arrayed DRAM cell can be applied as a capacitance cell with a smaller number of steps. In this case, the terminals VBL and VWL are electrically connected (short-circuited), and the same potential (for example, VD
D). The capacitance between the bit line voltage (VBL) and the cell plate voltage (VMP) can be easily created by arranging a contact at the intersection of the bit line and the word line of the DRAM memory cell array (however, VBL is the voltage of the transfer gate). The voltage is reduced by the threshold value).
【００７９】また、各容量セルの用途を接続するワード
線ごとに変更した構成とすることもできる。この場合、
複数のワード線を第１と第２のワード線に分け、第１と
第２のワード線を共通に接続せずに、それぞれを別々に
共通に接続し、第１のワード線と第２のワード線に異な
る電位を与える。例えば第１のワード線は常にＶＤＤと
し、第１のワード線側の容量を平滑容量とし、第２のワ
ード線側の容量をアナログ系回路の容量として使用する
ため第２のワード線の電圧を適宜変更したりする。ある
いは、第１のワード線側の容量のみを平滑容量とし、第
２のワード線は常にＶＳＳとし、ビット線をセンスアン
プに接続して参照電圧用として使用する。これは実施の
形態３の構成において有効である。Also, the use of each capacitance cell may be changed for each connected word line. in this case,
The plurality of word lines are divided into first and second word lines, and the first and second word lines are not commonly connected but are separately and commonly connected to each other. Apply different potentials to the word lines. For example, the first word line is always VDD, the capacitance on the first word line side is the smoothing capacitance, and the capacitance on the second word line side is used as the capacitance of the analog system circuit. Change as appropriate. Alternatively, only the capacitance on the first word line side is used as the smoothing capacitance, the second word line is always set to VSS, and the bit line is connected to the sense amplifier and used as the reference voltage. This is effective in the configuration of the third embodiment.
【００８０】（実施の形態２）図３は、本発明の実施の
形態２に係る半導体装置の構成例を示す図である。図３
において、半導体装置１はロジック部２、ＤＲＡＭ３、
容量セル部４、容量セル部４に電圧を供給する内部電圧
発生回路５、６を備えている。(Second Embodiment) FIG. 3 is a diagram showing a configuration example of a semiconductor device according to a second embodiment of the present invention. Figure 3
In the semiconductor device 1, the logic unit 2, the DRAM 3,
The capacitor cell unit 4 and internal voltage generating circuits 5 and 6 for supplying a voltage to the capacitor cell unit 4 are provided.
【００８１】容量セル部４は外部端子としてＣＴＲＬ、
ＶＷＬ、ＶＢＬ、ＶＢＬＸ及びＶＭＰを有し、端子ＣＴ
ＲＬは電源立ち上げ後一定期間“Ｈ”（ハイレベル）に
設定されその後“Ｌ”（ローレベル）に変化するリセッ
ト信号ＲＳＴを入力とするインバータの出力信号と接続
され、ＶＢＬは電源電位ＶＤＤと接続され、ＶＢＬＸは
接地電位ＶＳＳと接続され、ＶＷＬ及びＶＭＰはそれぞ
れ内部電圧発生回路５、６からの出力電位ＶＰＰ、ＶＣ
Ｐと接続されている。ここで容量セル部４の端子ＶＷＬ
の入力電位ＶＰＰは、実施の形態１と同様に電源電位Ｖ
ＤＤよりもＤＲＡＭセル４１のトランスファーゲートで
あるＮＭＯＳ４１１の閾値電圧分以上高電位に、ＶＣＰ
はＤＲＡＭ３で使用されるセルプレート電位と同一レベ
ルの電位に設定されている。なお、リセット信号ＲＳＴ
はロジック部２から入力される信号で、ＤＲＡＭ３へも
入力される。The capacitor cell section 4 uses CTRL as an external terminal,
It has VWL, VBL, VBLX and VMP, and terminal CT
RL is connected to an output signal of an inverter that receives a reset signal RST that is set to “H” (high level) for a certain period after power-on and then changes to “L” (low level), and VBL is the power supply potential VDD. Connected, VBLX is connected to the ground potential VSS, VWL and VMP are output potentials VPP and VC from the internal voltage generation circuits 5 and 6, respectively.
It is connected to P. Here, the terminal VWL of the capacitance cell unit 4
The input potential VPP of the power supply potential VPP is the same as that of the first embodiment.
A potential higher than the threshold voltage of the NMOS 411, which is the transfer gate of the DRAM cell 41, is higher than that of the DD by VCP.
Is set to the same level as the cell plate potential used in the DRAM 3. The reset signal RST
Is a signal input from the logic unit 2 and is also input to the DRAM 3.
【００８２】図４は容量セル部４の構成図を示したもの
であり、実施の形態１と同様な構成をとるＤＲＡＭセル
４１がアレイ状に配置された構成をとる。この容量セル
部４のＤＲＡＭセルアレイ上は紙面上下方向にＤＲＡＭ
セル４１の端子ＭＧと接続する複数のワード線ＷＬ１、
ＷＬ２、ＷＬ３、ＷＬ４、・・・が配線され、各ワード
線ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、・・・は端子ＣＴ
ＲＬに入力されるリセット信号ＲＳＴが“Ｈ”から
“Ｌ”に変化すると、遅延回路４３により時間差τをお
いて、電圧ＶＤＤの信号を電圧ＶＰＰの信号に変更する
レベルシフタを含むワードドライバ４４により次々と
（図４の例では２本ずつ）順に端子ＶＷＬの入力電位Ｖ
ＰＰに立ち上がる。ワードドライバ４４には、前述のよ
うに電圧をＶＤＤからＶＰＰに変更するレベルシフタが
含まれており、端子ＶＷＬにはＶＰＰが供給され、端子
ＣＴＲＬの信号に応じて出力する。FIG. 4 is a diagram showing the configuration of the capacitance cell portion 4, which has a configuration in which DRAM cells 41 having the same configuration as in the first embodiment are arranged in an array. The DRAM cell array of the capacitance cell section 4 is arranged in the vertical direction on the paper surface of the DRAM.
A plurality of word lines WL1 connected to the terminal MG of the cell 41,
WL2, WL3, WL4, ... Are wired, and each word line WL1, WL2, WL3, WL4 ,.
When the reset signal RST input to the RL changes from “H” to “L”, the delay circuit 43 causes a time difference τ and the word driver 44 including a level shifter that changes the signal of the voltage VDD into the signal of the voltage VPP is successively applied. And (in the example of FIG. 4, two lines each) in sequence, the input potential V of the terminal VWL.
Get up on PP. The word driver 44 includes the level shifter for changing the voltage from VDD to VPP as described above, VPP is supplied to the terminal VWL, and it outputs according to the signal of the terminal CTRL.
【００８３】またＤＲＡＭセルアレイ上の横方向には、
ＤＲＡＭセルアレイの一端から配線されＤＲＡＭセル４
１の端子ＭＣと接続するビット線ＢＬ１、ＢＬ２、・・
・と、同様にＤＲＡＭセルアレイの他端から配線され、
ＤＲＡＭセル４１の端子ＭＣと接続するビット線ＢＬＸ
１、ＢＬＸ２、・・・とが交互に配置され、それぞれ端
部において共通ビット線ＭＢＬ、ＭＢＬＸとして共通化
され、端子ＶＢＬ、ＶＢＬＸと接続している。またＤＲ
ＡＭセル４１の端子ＭＰと接続する複数のセルプレート
配線もＤＲＡＭセルアレイ上を配線し、端子ＶＭＰと接
続している。In the horizontal direction on the DRAM cell array,
The DRAM cell 4 is wired from one end of the DRAM cell array
Bit lines BL1, BL2, ...
・, And similarly wired from the other end of the DRAM cell array,
Bit line BLX connected to terminal MC of DRAM cell 41
, BLX2, ... Are alternately arranged, and are shared as common bit lines MBL, MBLX at their ends, respectively, and are connected to terminals VBL, VBLX. Also DR
A plurality of cell plate wirings connected to the terminal MP of the AM cell 41 are also arranged on the DRAM cell array and connected to the terminal VMP.
【００８４】ここで、容量セル部４の端子ＶＷＬの入力
電位ＶＰＰは、電源電位ＶＤＤよりＮＭＯＳ４１１の閾
値電圧分以上高電位に設定されており、接続されている
ワード線が電位ＶＰＰに立ち上がるとＤＲＡＭセル４１
のＮＭＯＳ４１１は常にＯＮ状態となる。したがって、
端子ＶＢＬから入力された電源電位ＶＤＤがそのまま、
端子ＶＢＬと接続するＤＲＡＭセル４１のキャパシタ４
１２に伝えられ、そのキャパシタ４１２は電位ＶＤＤと
端子ＶＭＰから入力したＶＣＰ間の平滑容量として働
く。同様に端子ＶＢＬＸと接続するＤＲＡＭセル４１の
キャパシタ４１２は電位ＶＳＳとＶＣＰ間の平滑容量と
して働く。このようにＤＲＡＭセル４１のキャパシタ４
１２にかかる電圧はＤＲＡＭ３と同一であるため、ＤＲ
ＡＭ３内部で使用するアレイ状ＤＲＡＭセルをそのまま
電位ＶＤＤ，ＶＣＰ間、ＶＣＰ，ＶＳＳ間の平滑容量と
して適用することが可能となる。Here, the input potential VPP of the terminal VWL of the capacitance cell section 4 is set to a potential higher than the power supply potential VDD by the threshold voltage of the NMOS 411 or more, and when the connected word line rises to the potential VPP, the DRAM is activated. Cell 41
The NMOS 411 is always turned on. Therefore,
The power supply potential VDD input from the terminal VBL is as it is,
Capacitor 4 of DRAM cell 41 connected to terminal VBL
12 and the capacitor 412 acts as a smoothing capacitance between the potential VDD and VCP input from the terminal VMP. Similarly, the capacitor 412 of the DRAM cell 41 connected to the terminal VBLX works as a smoothing capacitance between the potentials VSS and VCP. In this way, the capacitor 4 of the DRAM cell 41
Since the voltage applied to 12 is the same as that of DRAM 3, DR
The arrayed DRAM cells used inside the AM3 can be directly applied as the smoothing capacitance between the potentials VDD and VCP and between the VCP and VSS.
【００８５】このように本実施の形態によれば、アレイ
上に配置したＤＲＡＭセル４１のキャパシタにかかる電
圧をＤＲＡＭ３と同一の電圧とできるので、ＤＲＡＭ３
のアレイ状ＤＲＡＭセルを電源ＶＤＤ，ＶＣＰ間、ＶＣ
Ｐ，ＶＳＳ間の平滑容量としてそのまま適用することが
可能となり、平滑容量を確保する上で小面積化を図るこ
とができる。As described above, according to the present embodiment, the voltage applied to the capacitors of the DRAM cells 41 arranged on the array can be the same as that of the DRAM 3, so that the DRAM 3
The arrayed DRAM cell of power supply between VDD and VCP, VC
It can be directly applied as the smoothing capacitance between P and VSS, and the area can be reduced in order to secure the smoothing capacitance.
【００８６】また、各ワード線ＷＬ１、ＷＬ２、ＷＬ
３、ＷＬ４、・・・は遅延回路４３により時間差τをお
いて、ワードドライバ４４により次々と電位ＶＰＰに立
ち上がるので、各ワード線ＷＬ１、ＷＬ２、ＷＬ３、Ｗ
Ｌ４、・・・に接続されるＤＲＡＭセル４１のＮＭＯＳ
４１１が大電流を流すことはない。In addition, each word line WL1, WL2, WL
, WL4, ... Are delayed by the delay circuit 43 with a time difference .tau., And are raised to the potential VPP one after another by the word driver 44. Therefore, each word line WL1, WL2, WL3, W.
NMOS of DRAM cell 41 connected to L4, ...
411 does not carry a large current.
【００８７】また本実施の形態では、ビット線を接続し
た端子ＶＢＬとＶＢＬＸにそれぞれ電位ＶＤＤ、ＶＳＳ
を入力したが、半導体装置１が有する複数の電圧をそれ
ぞれ入力することにより、容量セル部４を複数の電圧に
対する平滑容量とすることも可能である。Further, in this embodiment, the potentials VDD and VSS are respectively applied to the terminals VBL and VBLX to which the bit lines are connected.
However, by inputting each of the plurality of voltages that the semiconductor device 1 has, the capacitance cell unit 4 can be made to have a smoothing capacitance with respect to the plurality of voltages.
【００８８】なお、本実施の形態では容量セル部４の接
続端子ＶＷＬ、ＶＭＰに入力される電圧を半導体装置１
の内部電圧発生回路５、６で発生したが、外部から供
給、あるいは半導体装置１内部のＤＲＡＭ３から供給し
ても構わない。In the present embodiment, the voltage input to the connection terminals VWL and VMP of the capacitance cell section 4 is applied to the semiconductor device 1.
Although it is generated in the internal voltage generating circuits 5 and 6 of FIG. 1, it may be supplied from the outside or from the DRAM 3 inside the semiconductor device 1.
【００８９】またＤＲＡＭセルアレイはいわゆる開放型
ビット線構造となっているが、同一端からビット線を配
線するいわゆる折り返し型ビット線構造でもよいことは
言うまでもない。Although the DRAM cell array has a so-called open type bit line structure, it goes without saying that it may have a so-called folded bit line structure in which bit lines are wired from the same end.
【００９０】（実施の形態３）図５は、本発明の実施の
形態３に係る半導体装置の構成例を示す図である。半導
体装置１の内部に備えられた半導体記憶装置７は、メモ
リセルブロック８、制御ブロック９及びロウデコーダブ
ロック１０を有している。(Third Embodiment) FIG. 5 is a diagram showing a configuration example of a semiconductor device according to a third embodiment of the present invention. The semiconductor memory device 7 provided inside the semiconductor device 1 includes a memory cell block 8, a control block 9, and a row decoder block 10.
【００９１】図６はメモリセルブロック８の構成を示し
た図で、１１ａ、１１ｂはアレイ状にＤＲＡＭセル４２
が配置されたセルアレイである。ＤＲＡＭセル４２は、
ＤＲＡＭセル４１（図２，図４）同様にＮＭＯＳ４１１
とキャパシタ４１２からなるが、そのストレージノード
が接続端子ＭＳとして外部と接続できるようになってい
る。１２ａ、１２ｂはセンスアンプ１００を配列したセ
ンスアンプブロックである。FIG. 6 is a diagram showing the structure of the memory cell block 8. Reference numerals 11a and 11b denote arrayed DRAM cells 42.
Is a cell array in which is arranged. The DRAM cell 42 is
The NMOS 411 as well as the DRAM cell 41 (FIGS. 2 and 4)
And a capacitor 412, whose storage node can be connected to the outside as a connection terminal MS. Reference numerals 12a and 12b are sense amplifier blocks in which the sense amplifiers 100 are arranged.
【００９２】セルアレイ１１ａは、センスアンプ１００
とビット線ＢＬ１、ＢＬ２を介して接続し、センスアン
プ１００に接続しないビット線ＢＬＸ１、ＢＬＸ２は半
導体記憶装置７が有するプリチャージ電位ＶＢＰに、Ｄ
ＲＡＭセル４２のプレート配線の電圧ＭＣＰは、半導体
記憶装置７のセルプレート電位ＶＣＰに接続される。ま
たセルアレイ１１ａに配置されたＤＲＡＭセル４２は各
々の接続端子ＭＳ同士を接続し、共有化している。The cell array 11a includes the sense amplifier 100.
And the bit lines BLX1 and BLX2 which are connected to the sense amplifier 100 via the bit lines BL1 and BL2 to the precharge potential VBP of the semiconductor memory device 7,
The voltage MCP of the plate wiring of the RAM cell 42 is connected to the cell plate potential VCP of the semiconductor memory device 7. The DRAM cells 42 arranged in the cell array 11a connect the connection terminals MS to each other and share them.
【００９３】セルアレイ１１ｂは、２つのＤＲＡＭセル
４２の接続端子ＭＳを接続し、１つのキャパシタに対
し、２つのトランスファーゲートを有するメモリセル構
造をとり、選択されるワード線によって、読み出し電荷
がビット線ＢＬａ１、ＢＬａ２、あるいはビット線ＢＬ
ｂ１、ＢＬｂ２のいずれかに現れ、センスアンプブロッ
ク１２ａ、あるいは１２ｂに配置されたセンスアンプ１
００により増幅される構成となっている。The cell array 11b has a memory cell structure in which the connection terminals MS of two DRAM cells 42 are connected to each other and one transfer capacitor is connected to two transfer gates. BLa1, BLa2 or bit line BL
Sense amplifier 1 appearing in either b1 or BLb2 and arranged in sense amplifier block 12a or 12b
00 is used for amplification.
【００９４】センスアンプブロック１２ａ内に配置され
たセンスアンプ１００に接続するビット線の容量を等し
くするために、セルアレイ１１ａ、１１ｂのビット線Ｂ
Ｌ１、ＢＬ２及びＢＬａ１、ＢＬａ２には等しい数のＤ
ＲＡＭセル４２を接続している。またビット線ＢＬ１、
ＢＬ２は、セルアレイ１１ｂのＤＲＡＭセル４２からの
読み出し電圧に対する参照電圧用として使用するため、
ビット線ＢＬ１、ＢＬ２に接続されたＤＲＡＭセル４２
に接続するワード線ＤＷＬ２、ＤＷＬ４を常時接地電位
ＶＳＳに接続し、トランスファーゲートであるＮＭＯＳ
４１１は常時ＯＦＦ状態とする構成となっている。In order to equalize the capacities of the bit lines connected to the sense amplifiers 100 arranged in the sense amplifier block 12a, the bit lines B of the cell arrays 11a and 11b are arranged.
An equal number of D's for L1, BL2 and BLa1, BLa2
The RAM cell 42 is connected. Also, the bit line BL1,
BL2 is used as a reference voltage for the read voltage from the DRAM cell 42 of the cell array 11b.
DRAM cell 42 connected to bit lines BL1 and BL2
The word lines DWL2 and DWL4 connected to the gate are always connected to the ground potential VSS, and the NMOS which is the transfer gate is connected.
411 is always off.
【００９５】他方ビット線ＢＬＸ１、ＢＬＸ２と接続さ
れたＤＲＡＭセル４２に接続するワード線ＤＷＬ１、Ｄ
ＷＬ３はそれぞれ半導体記憶装置７が有するワード線昇
圧電位ＶＰＰに常時接続されており、トランスファーゲ
ートであるＮＭＯＳ４１１は常時ＯＮ状態であり、ビッ
ト線ＢＬＸ１、ＢＬＸ２から入力されたプリチャージ電
位ＶＢＰがそのままキャパシタ４１２に伝えられ、キャ
パシタ４１２は電位ＶＢＰ，ＶＣＰ間の平滑容量として
働く。さらにワード線ＤＷＬ１、ＤＷＬ３に接続された
ＤＲＡＭセル４２とワード線ＤＷＬ２、ＤＷＬ４に接続
されたＤＲＡＭセル４２の接続端子ＭＳが共有化される
ため、セルアレイ１１ａに配置された全てのＤＲＡＭセ
ル４２のキャパシタにビット線ＢＬＸ１、ＢＬＸ２の電
位ＶＢＰが伝えられ平滑容量として働くこととなる。な
お、半導体記憶装置７が有するワード線昇圧電位ＶＰＰ
は、実施の形態１，２におけるＶＰＰ、すなわち電源電
位ＶＤＤよりもＤＲＡＭセル４２のＮＭＯＳ４１１の閾
値電圧分以上高い電位と同じである。On the other hand, word lines DWL1 and DWL connected to the DRAM cell 42 connected to the bit lines BLX1 and BLX2.
WL3 is always connected to the word line boosted potential VPP of the semiconductor memory device 7, the NMOS 411 that is the transfer gate is always on, and the precharge potential VBP input from the bit lines BLX1 and BLX2 is the capacitor 412 as it is. And the capacitor 412 acts as a smoothing capacitance between the potentials VBP and VCP. Further, since the connection terminals MS of the DRAM cells 42 connected to the word lines DWL1 and DWL3 and the DRAM cells 42 connected to the word lines DWL2 and DWL4 are shared, the capacitors of all the DRAM cells 42 arranged in the cell array 11a. The potential VBP of the bit lines BLX1 and BLX2 is transmitted to and acts as a smoothing capacitor. The word line boosted potential VPP included in the semiconductor memory device 7
Is the same as VPP in the first and second embodiments, that is, a potential higher than the power supply potential VDD by the threshold voltage of the NMOS 411 of the DRAM cell 42 or more.
【００９６】このように本実施の形態によれば、半導体
記憶装置７のセルアレイ１１ａに配置され、センスアン
プと接続されないビット線に接続するＤＲＡＭセル４２
のワード線を高電圧にし、ＤＲＡＭセルのストレージノ
ード（ＭＳ）を接続することにより、キャパシタを電源
ＶＢＰ、ＶＣＰ間の平滑容量として適用することが可能
となり、この平滑容量を確保するための面積を削減でき
る。As described above, according to the present embodiment, the DRAM cell 42 arranged in the cell array 11a of the semiconductor memory device 7 and connected to the bit line not connected to the sense amplifier.
By setting the word line of the above to a high voltage and connecting the storage node (MS) of the DRAM cell, the capacitor can be applied as the smoothing capacitance between the power supplies VBP and VCP, and the area for securing this smoothing capacitance Can be reduced.
【００９７】また本実施の形態では、ビット線ＢＬＸ
１、ＢＬＸ２、及びプレート配線をそれぞれ電位ＶＢ
Ｐ、ＶＣＰに接続したが、代わりにいずれか一方に電源
電位ＶＤＤ、他方に接地電位ＶＳＳを接続することによ
りＤＲＡＭセル４２を電位ＶＤＤ，ＶＳＳに対する平滑
容量とすることも可能である。ここで、ビット線ＢＬＸ
１、ＢＬＸ２を接地電位ＶＳＳとし、プレート配線を電
源電位ＶＤＤとする場合には、ワード線ＤＷＬ１、ＤＷ
Ｌ３にＮＭＯＳ４１１の閾値分以上の電位を入力する構
成とすることができ、電源電位より高い電位ＶＰＰを必
要とせずにＤＲＡＭセル４２のキャパシタ４１２をＶＤ
Ｄ，ＶＳＳ間の平滑容量とすることが可能である。Further, in the present embodiment, the bit line BLX
1, BLX2, and the plate wiring are respectively at the potential VB.
Although it is connected to P and VCP, it is also possible to make the DRAM cell 42 a smoothing capacitor for the potentials VDD and VSS by connecting either one to the power supply potential VDD and the other to the ground potential VSS. Here, the bit line BLX
When 1 and BLX2 are set to the ground potential VSS and the plate wiring is set to the power supply potential VDD, the word lines DWL1 and DW
A potential equal to or higher than the threshold value of the NMOS 411 can be input to L3, and the capacitor 412 of the DRAM cell 42 can be VD without requiring the potential VPP higher than the power source potential.
It is possible to use a smoothing capacitance between D and VSS.
【００９８】またビット線ＢＬＸ１、ＢＬＸ２とプレー
ト配線とのどちらか一方をセルプレート電位、もう一方
を電源電位あるいは接地電位とすることにより、セルア
レイ１１ａ、１１ｂで配置するＤＲＡＭセル４２のキャ
パシタの耐圧を同一にすることができるので、セルアレ
イ１１ｂで使用するＤＲＡＭセルのキャパシタをそのま
まセルアレイ１１ａで平滑容量として適用することが可
能となる。その場合、プレート配線から参照電圧として
使用されるビット線ＢＬ１、ＢＬ２に対するノイズの影
響も考えると、プレート配線はセルプレート電位とし、
ビット線ＢＬＸ１、ＢＬＸ２を電源電位ＶＤＤまたは接
地電位ＶＳＳにすることが望ましい。By setting one of the bit lines BLX1 and BLX2 and the plate wiring to the cell plate potential and the other to the power supply potential or the ground potential, the withstand voltage of the capacitors of the DRAM cells 42 arranged in the cell arrays 11a and 11b is increased. Since they can be the same, the capacitors of the DRAM cells used in the cell array 11b can be used as they are as smoothing capacitors in the cell array 11a. In that case, considering the influence of noise on the bit lines BL1 and BL2 used as a reference voltage from the plate wiring, the plate wiring is set to the cell plate potential,
It is desirable to set the bit lines BLX1 and BLX2 to the power supply potential VDD or the ground potential VSS.
【００９９】また実施の形態１、２同様、ビット線ＢＬ
Ｘ１、ＢＬＸ２、及びプレート配線の電圧を半導体装置
が有する複数の電圧に変更することにより、容易に複数
の電圧に対する平滑容量とすることが可能である。As in the first and second embodiments, the bit line BL
By changing the voltages of X1, BLX2, and the plate wiring to a plurality of voltages included in the semiconductor device, it is possible to easily provide a smoothing capacitor for a plurality of voltages.
【０１００】なお、本実施の形態では、セルアレイ１１
ａに配置されたＤＲＡＭセル４２の複数の接続端子ＭＳ
を接続したが、セルアレイ１１ｂに配置されたものと同
様に２つのＤＲＡＭセルごとに、ストレージノードを共
有化する構成でもよい。その場合は、セルアレイ１１ｂ
をそのままセルアレイ１１ａとして適用することが出来
るので少ない工数により、容量を構成することが可能と
なる。In this embodiment, the cell array 11
a plurality of connection terminals MS of the DRAM cell 42 arranged in a
However, similar to the arrangement in the cell array 11b, a storage node may be shared for every two DRAM cells. In that case, the cell array 11b
Can be applied to the cell array 11a as it is, so that the capacitance can be configured with a small number of steps.
【０１０１】またセルアレイ１１ｂに配置されたＤＲＡ
Ｍセル４２のストレージノードを接続したメモリセル構
造としたが、配置構成が同様であれば１Ｔ１Ｃ型構造で
あってもよいことは言うまでもない。The DRA arranged in the cell array 11b
Although the memory cell structure is formed by connecting the storage nodes of the M cells 42, it is needless to say that the 1T1C type structure may be used as long as the arrangement configuration is the same.
【０１０２】（実施の形態４）本発明の実施の形態４に
係る半導体装置は、実施の形態３と同様の図５で示され
る。図７は本実施の形態の半導体装置１が有する半導体
記憶装置７のメモリセルブロック８の構成を示した図
で、１１ａは図２や図４と同じ構成のＤＲＡＭセル４１
がアレイ状に配置されたセルアレイである。１１ｂはＤ
ＲＡＭセル４２がアレイ状に配置されたセルアレイであ
り、図６のセルアレイ１１ｂと同じ構成である。セルア
レイ１１ａにおいて、センスアンプ１００に接続しない
ビット線ＢＬＸ１、ＢＬＸ２は共通化され、半導体記憶
装置７の有するＰＯＲ（パワーオンリセット）回路１３
の端子ＶＲＥＦに接続される。さらにビット線ＢＬＸ
１、ＢＬＸ２に接続するＤＲＡＭセル４１に接続するワ
ード線ＤＷＬ１、ＤＷＬ３が共通化され、電源電位ＶＤ
Ｄに接続される。またセルプレート配線（ＭＣＰ）は接
地電位ＶＳＳに接続されている。(Embodiment 4) A semiconductor device according to Embodiment 4 of the present invention is shown in FIG. 5, which is similar to that of Embodiment 3. FIG. 7 is a diagram showing the configuration of the memory cell block 8 of the semiconductor memory device 7 included in the semiconductor device 1 of the present embodiment, and 11a is a DRAM cell 41 having the same configuration as in FIG. 2 or FIG.
Is a cell array arranged in an array. 11b is D
The RAM cells 42 are a cell array arranged in an array and have the same configuration as the cell array 11b in FIG. In the cell array 11a, the bit lines BLX1 and BLX2 that are not connected to the sense amplifier 100 are shared, and the POR (power-on reset) circuit 13 included in the semiconductor memory device 7 is provided.
Connected to the terminal VREF of. Bit line BLX
1, word lines DWL1 and DWL3 connected to the DRAM cell 41 connected to BLX2 are shared, and the power supply potential VD
Connected to D. The cell plate wiring (MCP) is connected to the ground potential VSS.
【０１０３】図８はＰＯＲ回路１３の構成図を示したも
ので、ＤＲＡＭセル４１のトランスファーゲートである
ＮＭＯＳ４１１と同等な閾値を有するＮＭＯＳトランジ
スタ１３１のゲート及びソース電極に電位ＶＤＤが、ド
レイン電極に端子ＶＲＥＦが接続され、インバータ１３
３の入力信号となっている。１３４はドライバ（バッフ
ァ）である。ＮＭＯＳトランジスタ１３２は予備素子
で、１３１とは異なるゲート長、ゲート幅から構成さ
れ、メタル配線を変更することにより、ＶＲＥＦへの電
流を制御することができるようになっている。トランジ
スタのサイズを変更することにより電流特性が変化する
ため、ＰＯＲ回路がリセット信号を出力するタイミング
を変更できる。１３２等の予備のトランジスタとして、
ゲート長、ゲート幅の異なるトランジスタをいくつか配
置し、調整を行うことができる。FIG. 8 is a block diagram of the POR circuit 13. The potential VDD is applied to the gate and source electrodes of the NMOS transistor 131 having a threshold value equivalent to that of the NMOS 411 which is the transfer gate of the DRAM cell 41, and the drain electrode is connected to the terminal. VREF is connected and the inverter 13
3 input signals. Reference numeral 134 is a driver (buffer). The NMOS transistor 132 is a spare element and has a gate length and a gate width different from those of 131, and the current to VREF can be controlled by changing the metal wiring. Since the current characteristic changes by changing the size of the transistor, the timing at which the POR circuit outputs the reset signal can be changed. As a spare transistor such as 132,
Adjustment can be performed by arranging some transistors having different gate lengths and gate widths.
【０１０４】電源ＶＤＤが投入され、トランジスタ１３
１の閾値以上になると、ＤＲＡＭセル４１のキャパシタ
４１２に電荷が蓄積される。キャパシタ４１２に十分な
電荷が蓄積され、ＶＤＤに対してＶＲＥＦがインバータ
１３３のスイッチングレベルを越えると、ＰＯＲ信号が
出力される。When the power supply VDD is turned on, the transistor 13
When the threshold value is equal to or higher than 1, the charge is accumulated in the capacitor 412 of the DRAM cell 41. When sufficient charge is accumulated in the capacitor 412 and VREF exceeds the switching level of the inverter 133 with respect to VDD, the POR signal is output.
【０１０５】このように本実施の形態によれば、半導体
記憶装置７に配置され、センスアンプ１００と接続され
ないＤＲＡＭセル４１をＰＯＲ信号の発生に必要な電荷
蓄積用の容量として用いることが可能となり、この容量
を確保するための面積を削減できる。As described above, according to the present embodiment, the DRAM cell 41 arranged in the semiconductor memory device 7 and not connected to the sense amplifier 100 can be used as a charge storage capacitance necessary for generating the POR signal. , The area for securing this capacity can be reduced.
【０１０６】また、図２に示す構成の容量セル部を設け
ても、ＰＯＲ信号の発生に必要な電荷蓄積用の容量を小
面積で確保することができる。この場合、図２のビット
線の接続端子ＶＢＬをＰＯＲ回路１３の端子ＶＲＥＦに
接続し、図２の端子ＶＷＬを電源電位ＶＤＤに接続し、
図２の端子ＶＭＰを接地電位ＶＳＳに接続すればよい。Even if the capacitor cell portion having the structure shown in FIG. 2 is provided, the charge storage capacity necessary for generating the POR signal can be secured in a small area. In this case, the connection terminal VBL of the bit line in FIG. 2 is connected to the terminal VREF of the POR circuit 13, the terminal VWL in FIG. 2 is connected to the power supply potential VDD,
The terminal VMP of FIG. 2 may be connected to the ground potential VSS.
【０１０７】上記の実施の形態１〜４では、トランスフ
ァーゲートとする１つのＮＭＯＳトランジスタ４１１と
１つのキャパシタ４１２とからなるＤＲＡＭセルを用い
ているが、トランジスタのゲート容量よりも大きい容量
値を持つキャパシタとＰＭＯＳトランジスタなどＮＭＯ
Ｓトランジスタ以外のトランスファーゲートから構成さ
れるメモリセルを用いることもできる。In the above-described first to fourth embodiments, a DRAM cell including one NMOS transistor 411 serving as a transfer gate and one capacitor 412 is used, but a capacitor having a capacitance value larger than the gate capacitance of the transistor is used. And NMO such as PMOS transistor
A memory cell including a transfer gate other than the S transistor can also be used.
【０１０８】[0108]
【発明の効果】以上説明したように、本発明によれば、
アレイ上に配置されたＤＲＡＭセルを半導体装置の有す
る複数の電圧に対する平滑容量として適用することが可
能となる。またＤＲＡＭセルの共通化されたビット線、
ワード線の電圧を制御することにより、制御信号発生の
ための容量素子として適用できるという格別な効果を奏
する。As described above, according to the present invention,
It is possible to apply the DRAM cells arranged on the array as a smoothing capacitor for a plurality of voltages of the semiconductor device. Also, the common bit line of the DRAM cell,
By controlling the voltage of the word line, there is a particular effect that it can be applied as a capacitive element for generating a control signal.
【図１】本発明の実施の形態１における半導体装置の構
成図FIG. 1 is a configuration diagram of a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の実施の形態１における半導体装置に備
えられた容量セル部の構成図FIG. 2 is a configuration diagram of a capacitor cell portion included in the semiconductor device according to the first embodiment of the present invention.
【図３】本発明の実施の形態２における半導体装置の構
成図FIG. 3 is a configuration diagram of a semiconductor device according to a second embodiment of the present invention.
【図４】本発明の実施の形態２における半導体装置に備
えられた容量セル部の構成図FIG. 4 is a configuration diagram of a capacitor cell portion included in a semiconductor device according to a second embodiment of the present invention.
【図５】本発明の実施の形態３における半導体装置の構
成図FIG. 5 is a configuration diagram of a semiconductor device according to a third embodiment of the present invention.
【図６】本発明の実施の形態３における半導体装置に備
えられた半導体記憶装置のメモリセルブロックの構成図FIG. 6 is a configuration diagram of a memory cell block of a semiconductor memory device included in a semiconductor device according to a third embodiment of the present invention.
【図７】本発明の実施の形態４における半導体装置に備
えられた半導体記憶装置のメモリセルブロックの構成図FIG. 7 is a configuration diagram of a memory cell block of a semiconductor memory device included in a semiconductor device according to a fourth embodiment of the present invention.
【図８】本発明の実施の形態４における半導体装置に備
えられたＰＯＲ回路の構成図FIG. 8 is a configuration diagram of a POR circuit included in a semiconductor device according to a fourth embodiment of the present invention.
【図９】従来の半導体装置の構成図FIG. 9 is a configuration diagram of a conventional semiconductor device.
【図１０】従来の半導体装置に備えられた平滑容量の構
成図FIG. 10 is a configuration diagram of a smoothing capacitor provided in a conventional semiconductor device.
１ 半導体装置
２ ロジック部
３ ＤＲＡＭ
４ 容量セル部
５ 内部電圧（ＶＰＰ）発生回路
６ 内部電圧（ＶＣＰ）発生回路
７ 半導体記憶装置
８ メモリセルブロック
９ 制御ブロック
１０ ロウデコーダブロック
１１ａ，１１ｂ セルアレイ
１２ａ，１２ｂ センスアンプブロック
１３ ＰＯＲ回路
４１，４２ ＤＲＡＭセル
４３ 遅延回路
４４ ワードドライバ
１００ センスアンプ
１３１，１３２ ＮＭＯＳトランジスタ
１３３ インバータ
１３４ バッファ
４１１ ＮＭＯＳトランジスタ（トランスファーゲー
ト）
４１２ キャパシタ
Ｃ 容量素子
ＶＷＬ，ＶＢＬ，ＶＢＬＸ，ＶＭＰ，ＣＴＲＬ 容量セ
ル部の接続端子
ＶＤＤ 電源電位
ＶＳＳ 接地電位
ＶＰＰ ワード線昇圧電位
ＶＣＰ セルプレート電位
ＶＢＰ プリチャージ電位
ＲＳＴ リセット信号
ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４ ワード線
ＷＬａ１，ＷＬｂ１，ＷＬａ２，ＷＬｂ２ ワード線
ＤＷＬ１，ＤＷＬ２，ＤＷＬ３，ＤＷＬ４ ワード線
ＢＬ１，ＢＬ２，ＢＬＸ１，ＢＬＸ２ ビット線
ＢＬａ１，ＢＬｂ１，ＢＬａ２，ＢＬａ２ ビット線
ＭＢＬ，ＭＢＬＸ 共通化されたビット線
ＭＣＰ 共通化されたプレート配線
ＶＲＥＦ ＰＯＲ回路の接続端子DESCRIPTION OF SYMBOLS 1 semiconductor device 2 logic part 3 DRAM 4 capacitance cell part 5 internal voltage (VPP) generation circuit 6 internal voltage (VCP) generation circuit 7 semiconductor memory device 8 memory cell block 9 control block 10 row decoder block 11a, 11b cell array 12a, 12b Sense amplifier block 13 POR circuit 41, 42 DRAM cell 43 Delay circuit 44 Word driver 100 Sense amplifier 131, 132 NMOS transistor 133 Inverter 134 Buffer 411 NMOS transistor (transfer gate) 412 Capacitor C Capacitive element VWL, VBL, VBLX, VMP, CTRL Connection terminal VDD of the capacitive cell portion VDD power supply potential VSS ground potential VPP word line boosted potential VCP cell plate potential VBP precharge potential RST reset signals WL1, WL , WL3, WL4 Word lines WLa1, WLb1, WLa2, WLb2 Word lines DWL1, DWL2, DWL3, DWL4 Word lines BL1, BL2, BLX1, BLX2 Bit lines BLa1, BLb1, BLa2, BLa2 Bit lines MBL, MBLX Common bits Line MCP Common plate wiring VREF POR circuit connection terminal
フロントページの続き Ｆターム(参考） 5F038 AC20 AV06 CD05 CD14 DF05 DF11 DF14 EZ20 5F083 AD00 GA11 ZA12 ZA13 ZA28 5M024 AA70 BB02 BB12 BB13 BB29 CC12 FF20 GG12 HH11 KK35 LL02 LL04 LL05 PP01 PP03 PP05 Continued front page F term (reference) 5F038 AC20 AV06 CD05 CD14 DF05 DF11 DF14 EZ20 5F083 AD00 GA11 ZA12 ZA13 ZA28 5M024 AA70 BB02 BB12 BB13 BB29 CC12 FF20 GG12 HH11 KK35 LL02 LL04 LL05 PP01 PP03 PP05
Claims (31)
と、行方向に並んで配置した複数のワード線と、前記ビ
ット線とワード線との交差点に配置され、前記ビット線
とプレート配線との間に直列接続されたトランスファー
ゲートとキャパシタを有し、前記トランスファーゲート
の制御端子を前記ワード線に接続した複数のメモリセル
とからなる容量セルアレイを備え、 前記複数のビット線、前記複数のワード線、前記複数の
メモリセルのキャパシタに接続されるプレート配線をそ
れぞれ共通に接続し、前記プレート配線とビット線にそ
れぞれの所定の電位を与え、前記複数のワード線に前記
トランスファーゲートを導通状態にする電位を与えるよ
うにしたことを特徴とする半導体装置。1. A plurality of bit lines arranged side by side in a column direction, a plurality of word lines arranged side by side in a row direction, and a plurality of bit lines arranged at intersections of the bit lines and the word lines. A plurality of memory cells each having a transfer gate and a capacitor connected in series between and and a control terminal of the transfer gate connected to the word line, and the plurality of bit lines and the plurality of bit lines. A word line and a plate wiring connected to capacitors of the plurality of memory cells are commonly connected to each other, each predetermined potential is applied to the plate wiring and the bit line, and the transfer gate is brought into conduction in the plurality of word lines. A semiconductor device characterized in that a potential to be applied is applied.
スタからなることを特徴とする請求項１記載の半導体装
置。2. The semiconductor device according to claim 1, wherein the transfer gate comprises one transistor.
タはＮＭＯＳトランジスタであることを特徴とする請求
項２記載の半導体装置。3. The semiconductor device according to claim 2, wherein the transistor that is the transfer gate is an NMOS transistor.
位に対しトランスファーゲートであるＮＭＯＳトランジ
スタの閾値分以上高い電位であることを特徴とする請求
項３記載の半導体装置。4. The semiconductor device according to claim 3, wherein the potential applied to the word line is higher than the potential of the bit line by a threshold value or more of the NMOS transistor which is the transfer gate.
線電位発生回路を有することを特徴とする請求項１記載
の半導体装置。5. The semiconductor device according to claim 1, further comprising a word line potential generation circuit that generates a potential applied to the word line.
記他の回路で用いる複数の電位のうちの２つの異なる電
位をビット線とプレート配線に与え、前記ビット線に与
える電位を前記プレート配線に与える電位よりも高電位
とすることを特徴とする請求項１記載の半導体装置。6. Another circuit using a plurality of potentials is provided, two different potentials of a plurality of potentials used in the other circuit are applied to a bit line and a plate wiring, and a potential applied to the bit line is applied to the plate. The semiconductor device according to claim 1, wherein the potential is higher than the potential applied to the wiring.
線の電位を接地電位とすることを特徴とする請求項６記
載の半導体装置。7. The semiconductor device according to claim 6, wherein the potential of the bit line is a power source potential and the potential of the plate wiring is a ground potential.
記他の回路で用いる複数の電位のうちの２つの異なる電
位をビット線とプレート配線に与え、前記ビット線に与
える電位を前記プレート配線に与える電位よりも低電位
とすることを特徴とする請求項１記載の半導体装置。8. Another circuit using a plurality of potentials is provided, two different potentials of a plurality of potentials used in the other circuit are applied to a bit line and a plate wiring, and a potential applied to the bit line is applied to the plate. The semiconductor device according to claim 1, wherein the potential is lower than the potential applied to the wiring.
線の電位を電源電位とすることを特徴とする請求項８記
載の半導体装置。9. The semiconductor device according to claim 8, wherein the potential of the bit line is ground potential and the potential of the plate wiring is power source potential.
て、 列方向に並んで配置した複数のビット線と、行方向に並
んで配置した複数のワード線と、前記ビット線とワード
線との交差点に配置され、前記ビット線とプレート配線
との間に直列接続されたトランスファーゲートとキャパ
シタを有し、前記トランスファーゲートの制御端子を前
記ワード線に接続した複数のメモリセルとからなるメモ
リセルアレイを備え、 前記メモリセルアレイの一部を容量セルアレイとして用
いるとともに、残りを前記記憶装置のメモリセルアレイ
として用い、 前記容量セルアレイは、前記容量セルアレイ中の前記ビ
ット線、前記ワード線、前記キャパシタに接続されるプ
レート配線をそれぞれ共通に接続し、前記プレート配線
とビット線のうちの一方に前記記憶装置のセルプレート
電位を与え、他方に電源電位または接地電位を与え、前
記ワード線に前記トランスファーゲートを導通状態にす
る電位を与えるようにしたことを特徴とする半導体装
置。10. A semiconductor device having a built-in memory device, comprising a plurality of bit lines arranged in a column direction, a plurality of word lines arranged in a row direction, and the bit line and the word line. A memory cell array including a plurality of memory cells arranged at intersections, having transfer gates and capacitors connected in series between the bit lines and plate wirings, and having control terminals of the transfer gates connected to the word lines. A part of the memory cell array is used as a capacity cell array and the rest is used as a memory cell array of the storage device, and the capacity cell array is connected to the bit line, the word line, and the capacitor in the capacity cell array. Connect the plate wirings in common and connect the plate wiring and the bit line to the above The semiconductor device is characterized in that a cell plate potential of a storage device is applied, a power supply potential or a ground potential is applied to the other, and a potential for making the transfer gate conductive is applied to the word line.
で配線され、前記ビット線とワード線との交差部分をコ
ンタクトによりショートさせたことを特徴とする請求項
１記載の半導体装置。11. The semiconductor device according to claim 1, wherein the bit line and the word line are wired in different wiring layers, and the intersection of the bit line and the word line is short-circuited by a contact.
線に分け、前記第１のワード線と第２のワード線とを共
通に接続せずにそれぞれを別々に共通に接続したことを
特徴とする請求項１記載の半導体装置。12. A plurality of word lines are divided into a first word line and a second word line, and the first word line and the second word line are not commonly connected but are separately and commonly connected. The semiconductor device according to claim 1, wherein:
異なる電位が与えられることを特徴とする請求項１２記
載の半導体装置。13. The semiconductor device according to claim 12, wherein a potential different from that of the first word line is applied to the second word line.
線と、行方向に並んで配置した複数のワード線と、前記
ビット線とワード線との交差点に配置され、前記ビット
線とプレート配線との間に直列接続されたトランスファ
ーゲートとキャパシタを有し、前記トランスファーゲー
トの制御端子を前記ワード線に接続した複数のメモリセ
ルとからなる容量セルアレイを備え、 前記複数のビット線を第１と第２のビット線に分け、前
記第１のビット線、第２のビット線、前記複数のメモリ
セルのキャパシタに接続されるプレート配線をそれぞれ
共通に接続し、前記第１のビット線と第２のビット線と
プレート配線にそれぞれの所定の電位を与え、前記複数
のワード線に前記第１と第２のビット線に接続される全
ての前記トランスファーゲートを導通状態にする電位を
与えるようにしたことを特徴とする半導体装置。14. A plurality of bit lines arranged side by side in the column direction, a plurality of word lines arranged side by side in the row direction, and a plurality of bit lines arranged at the intersections of the bit lines and the word lines. A capacitor cell array having a transfer gate and a capacitor connected in series between and and a plurality of memory cells each having a control terminal of the transfer gate connected to the word line. The first bit line and the second bit line are commonly connected to the first bit line, the second bit line, and the plate wirings connected to the capacitors of the plurality of memory cells, respectively. Of the transfer gates connected to the first and second bit lines to the plurality of word lines by applying respective predetermined potentials to the bit lines and the plate wiring. The semiconductor device is characterized in that so as to provide a potential state.
える電位は異なることを特徴とする請求項１４記載の半
導体装置。15. The semiconductor device according to claim 14, wherein the potentials applied to the first bit line and the second bit line are different.
て、 列方向に並んで配置した複数のビット線と、行方向に並
んで配置した複数のワード線と、前記ビット線とワード
線との交差点に配置され、前記ビット線とプレート配線
との間に直列接続されたトランスファーゲートとキャパ
シタを有し、前記トランスファーゲートの制御端子を前
記ワード線に接続した複数のメモリセルとからなるメモ
リセルアレイを備え、 前記メモリセルアレイの一部を容量セルアレイとして用
いるとともに、残りを前記記憶装置のメモリセルアレイ
として用い、 前記容量セルアレイは、前記容量セルアレイ中の前記ビ
ット線を第１と第２のビット線に分け、前記第１のビッ
ト線、第２のビット線、前記キャパシタに接続されるプ
レート配線をそれぞれ共通に接続し、前記プレート配線
に前記記憶装置のセルプレート電位を与え、前記第１の
ビット線に電源電位を与え、前記第２のビット線に接地
電位を与え、前記ワード線に前記第１と第２のビット線
に接続される全ての前記トランスファーゲートを導通状
態にする電位を与えるようにしたことを特徴とする半導
体装置。16. A semiconductor device having a built-in memory device, comprising a plurality of bit lines arranged in a column direction, a plurality of word lines arranged in a row direction, and the bit line and the word line. A memory cell array including a plurality of memory cells arranged at intersections, having transfer gates and capacitors connected in series between the bit lines and plate wirings, and having control terminals of the transfer gates connected to the word lines. A part of the memory cell array is used as a capacity cell array, and the rest is used as a memory cell array of the storage device, wherein the capacity cell array divides the bit lines in the capacity cell array into first and second bit lines. , The first bit line, the second bit line, and the plate wiring connected to the capacitor are commonly connected. Then, a cell plate potential of the memory device is applied to the plate wiring, a power supply potential is applied to the first bit line, a ground potential is applied to the second bit line, and the first and second word lines are applied to the word line. The semiconductor device is characterized in that a potential for turning on all the transfer gates connected to the bit line is applied.
スファーゲートを導通状態にする電位を与えはじめると
きに、前記電位を与え始めるタイミングが前記容量セル
アレイ中の全てのワード線に対し同時とならないように
タイミングをずらして与えることを特徴とする請求項１
４、１５または１６記載の半導体装置。17. When starting to apply a potential for making a transfer gate conductive to a word line in a capacitive cell array, timing for starting applying the potential is not simultaneous for all word lines in the capacitive cell array. 3. The method according to claim 1, wherein
The semiconductor device according to 4, 15, or 16.
スファーゲートを導通状態にする電位を与えはじめると
きに、１本または複数本のワード線毎に順次タイミング
をずらして与えることを特徴とする請求項１４、１５ま
たは１６記載の半導体装置。18. The method according to claim 14, wherein when a potential for making a transfer gate conductive is started to be applied to a word line in the capacitive cell array, the timing is sequentially shifted for each one or a plurality of word lines. 15. The semiconductor device according to 15 or 16.
前記容量セルアレイの両側の異なる端部から配線され、
交互に前記容量セルアレイ上に配置されることを特徴と
する請求項１４、１５、１６、１７または１８記載の半
導体装置。19. The first and second bit lines are wired from different ends on both sides of the capacitive cell array, respectively.
19. The semiconductor device according to claim 14, 15, 16, 17 or 18, wherein the semiconductor devices are alternately arranged on the capacitance cell array.
第１および第２のビット線と、行方向に交互に並んで配
置した複数の第１および第２のワード線と、前記第１の
ビット線と第１のワード線との交差点に配置され、前記
第１のビット線とプレート配線との間に直列接続された
トランスファーゲートとキャパシタを有し、前記トラン
スファーゲートの制御端子を前記第１のワード線に接続
した複数の第１のメモリセルと、前記第２のビット線と
第２のワード線との交差点に配置され、前記第２のビッ
ト線とプレート配線との間に直列接続されたトランスフ
ァーゲートとキャパシタを有し、前記トランスファーゲ
ートの制御端子を前記第２のワード線に接続した複数の
第２のメモリセルとを有する第１および第２のメモリセ
ルアレイと、 前記第１と第２のメモリセルアレイの間に配置され、前
記第１のメモリセルアレイの第２のビット線と前記第２
のメモリセルアレイの第２のビット線とに接続したセン
スアンプとを備え、 前記第１のメモリセルアレイを容量セルアレイとして用
いるとともに、前記第２のメモリセルアレイを記憶装置
のメモリセルアレイとして用い、 前記第１のメモリセルアレイ中の前記複数の第１のビッ
ト線、前記複数の第１のワード線、前記複数の第１のメ
モリセルのキャパシタに接続されるプレート配線をそれ
ぞれ共通に接続し、前記プレート配線と第１のビット線
にそれぞれの所定の電位を与え、前記複数の第１のワー
ド線に前記トランスファーゲートを導通状態にする電位
を与えるようにしたことを特徴とする半導体装置。20. A plurality of first and second bit lines arranged alternately in a column direction, a plurality of first and second word lines arranged alternately in a row direction, and the first Has a transfer gate and a capacitor which are arranged at an intersection of the bit line and the first word line and which are connected in series between the first bit line and the plate wiring, and the control terminal of the transfer gate is provided with the transfer terminal. A plurality of first memory cells connected to one word line and an intersection of the second bit line and the second word line are arranged, and are connected in series between the second bit line and the plate wiring. First and second memory cell arrays having a transfer gate and a capacitor, and a plurality of second memory cells each having a control terminal of the transfer gate connected to the second word line; 1 and is disposed between the second memory cell array, wherein a second bit line of the first memory cell array and the second
A sense amplifier connected to a second bit line of the memory cell array, the first memory cell array is used as a capacitive cell array, and the second memory cell array is used as a memory cell array of a storage device. Of the plurality of first bit lines, the plurality of first word lines, and the plate wirings connected to the capacitors of the plurality of first memory cells in the memory cell array of FIG. A semiconductor device characterized in that a predetermined potential is applied to the first bit lines, and a potential for making the transfer gate conductive is applied to the plurality of first word lines.
２のワード線を接地電位にすることを特徴とする請求項
２０記載の半導体装置。21. The semiconductor device according to claim 20, wherein the plurality of second word lines in the first memory cell array are set to the ground potential.
ット線の電位を記憶装置のプリチャージ電位とし、プレ
ート配線の電位を前記記憶装置のセルプレート電位とす
ることを特徴とする請求項２１記載の半導体装置。22. The potential of the first bit line in the first memory cell array is the precharge potential of the memory device, and the potential of the plate wiring is the cell plate potential of the memory device. The semiconductor device described.
憶装置で用いる複数の電位のうちの２つの異なる電位を
第１のメモリセルアレイ中の第１のビット線とプレート
配線に与え、前記第１のビット線に与える電位を前記プ
レート配線に与える電位よりも高電位とすることを特徴
とする請求項２１記載の半導体装置。23. The memory device uses a plurality of potentials, and two different potentials of the plurality of potentials used in the memory device are applied to a first bit line and a plate wiring in a first memory cell array, 22. The semiconductor device according to claim 21, wherein the potential applied to one bit line is higher than the potential applied to the plate wiring.
の電位を記憶装置の電源電位、プレート配線の電位を前
記記憶装置の接地電位とすることを特徴とする請求項２
３記載の半導体装置。24. The potential of the bit line in the first memory cell array is set to the power supply potential of the storage device, and the potential of the plate wiring is set to the ground potential of the storage device.
3. The semiconductor device according to item 3.
ード線の電位を記憶装置のワード線昇圧電位とすること
を特徴とする請求項２２記載の半導体装置。25. The semiconductor device according to claim 22, wherein the potential of the first word line in the first memory cell array is set to the word line boosted potential of the memory device.
憶装置で用いる複数の電位のうちの２つの異なる電位を
第１のメモリセルアレイ中の第１のビット線とプレート
配線に与え、前記第１のビット線に与える電位を前記プ
レート配線に与える電位よりも低電位とすることを特徴
とする請求項２１記載の半導体装置。26. The memory device uses a plurality of potentials, and two different potentials of the plurality of potentials used in the memory device are applied to a first bit line and a plate wiring in a first memory cell array, 22. The semiconductor device according to claim 21, wherein the potential applied to one bit line is lower than the potential applied to the plate wiring.
の電位を記憶装置の接地電位、プレート配線の電位を前
記記憶装置の電源電位とすることを特徴とする請求項２
６記載の半導体装置。27. The potential of the bit line in the first memory cell array is set to the ground potential of the storage device, and the potential of the plate wiring is set to the power supply potential of the storage device.
6. The semiconductor device according to 6.
ット線とプレート配線のいずれか一方を記憶装置のセル
プレート電位とし、他方を前記記憶装置の電源電位また
は接地電位とすることを特徴とする請求項２１記載の半
導体装置。28. One of the first bit line and the plate wiring in the first memory cell array is a cell plate potential of the memory device, and the other is a power supply potential or a ground potential of the memory device. 22. The semiconductor device according to claim 21.
２のメモリセルのストレージノードを共通に接続すると
ともに、前記第１と第２のメモリセルのプレート配線を
共通に接続したことを特徴とする請求項２１記載の半導
体装置。29. The storage nodes of the first and second memory cells in the first memory cell array are commonly connected, and the plate wirings of the first and second memory cells are commonly connected. 22. The semiconductor device according to claim 21.
線と、行方向に並んで配置した複数のワード線と、前記
ビット線とワード線との交差点に配置され、前記ビット
線とプレート配線との間に直列接続されたトランスファ
ーゲートとキャパシタを有し、前記トランスファーゲー
トの制御端子を前記ワード線に接続した複数のメモリセ
ルとからなる容量セルアレイと、 前記複数のビット線を共通に接続した共通ビット線と、 前記共通ビット線の電位を制御する制御回路と、 前記共通ビット線の電位に応じて制御信号を出力する出
力回路とを備え、 前記複数のワード線を共通に接続し、前記複数のメモリ
セルのキャパシタに接続されるプレート配線を共通に接
続したことを特徴とする半導体装置。30. A plurality of bit lines arranged side by side in a column direction, a plurality of word lines arranged side by side in a row direction, and a plurality of word lines arranged at intersections of the bit lines and the word lines, the bit lines and plate wirings. And a capacitor cell array having a transfer gate and a capacitor connected in series between and and a control terminal of the transfer gate connected to the word line, and the bit line connected in common. A common bit line; a control circuit for controlling the potential of the common bit line; and an output circuit for outputting a control signal according to the potential of the common bit line, the plurality of word lines being connected in common, A semiconductor device in which plate wirings connected to capacitors of a plurality of memory cells are commonly connected.
路はパワーオンリセット回路であることを特徴とする請
求項３０記載の半導体装置。31. The semiconductor device according to claim 30, wherein the circuit composed of the control circuit and the output circuit is a power-on reset circuit.
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|---|---|
| JP2003332532A true JP2003332532A (en) | 2003-11-21 |
| JP4125540B2 JP4125540B2 (en) | 2008-07-30 |
Family
ID=29703325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002143252A Expired - Fee Related JP4125540B2 (en) | 2002-05-17 | 2002-05-17 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4125540B2 (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008010765A (en) * | 2006-06-30 | 2008-01-17 | Fujitsu Ltd | Semiconductor device, and its manufacturing method |
| JP2009059735A (en) * | 2007-08-29 | 2009-03-19 | Elpida Memory Inc | Semiconductor storage device |
| US7903449B2 (en) | 2008-06-26 | 2011-03-08 | Elpida Memory, Inc. | Semiconductor memory device |
| WO2011055492A1 (en) * | 2009-11-09 | 2011-05-12 | パナソニック株式会社 | Semiconductor storage device |
| JP2014232557A (en) * | 2013-05-29 | 2014-12-11 | スパンション エルエルシー | Memory circuit |
| KR20200024346A (en) * | 2017-07-27 | 2020-03-06 | 마이크론 테크놀로지, 인크 | Variable Filter Capacitance |
-
2002
- 2002-05-17 JP JP2002143252A patent/JP4125540B2/en not_active Expired - Fee Related
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| US8446751B2 (en) | 2009-11-09 | 2013-05-21 | Panasonic Corporation | Semiconductor memory device |
| JP5462863B2 (en) * | 2009-11-09 | 2014-04-02 | パナソニック株式会社 | Semiconductor memory device |
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| JP2014232557A (en) * | 2013-05-29 | 2014-12-11 | スパンション エルエルシー | Memory circuit |
| KR20200024346A (en) * | 2017-07-27 | 2020-03-06 | 마이크론 테크놀로지, 인크 | Variable Filter Capacitance |
| CN110945587A (en) * | 2017-07-27 | 2020-03-31 | 美光科技公司 | Variable filter capacitor |
| EP3659141A4 (en) * | 2017-07-27 | 2021-04-28 | Micron Technology, INC. | Variable filter capacitance |
| KR102408216B1 (en) * | 2017-07-27 | 2022-06-13 | 마이크론 테크놀로지, 인크 | variable filter capacitance |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4125540B2 (en) | 2008-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061003 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061201 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080415 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080508 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |