KR20060001196A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 셀 영역의 측벽 산화막은 얇게 형성하고 주변 회로 영역의 측벽 산화막은 두껍게 형성하여 반도체 소자의 리텐션 시간(retention time) 특성을 향상시키며, 핫 캐리어(Hot Carrier) 현상을 방지하고 스탠 바이 전류(Stand by Current)를 감소시킴으로써 반도체 소자의 특성을 향상시키는 기술이다.

Description

반도체 소자의 소자 분리막 형성 방법{METHOD FOR FORMONG ISOLATION FILM OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들.
< 도면의 주요 부분에 대한 부호 설명 >
10, 100 : 반도체 기판 20, 110 : 패드 산화막
30, 120 : 패드 질화막 40, 130 : 하드 마스크 패턴
50, 135 : 트렌치 60, 140 : 측벽 산화막
70, 170 : 라이너 질화막 80, 180 : 라이너 산화막
90, 190 : HDP 산화막 150 : 감광막 패턴
A : 셀 영역 B : 주변 회로 영역
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 셀 영역의 측벽 산화막은 얇게 형성하고 주변 회로 영역의 측벽 산화막은 두껍게 형성하여 반도체 소자의 리텐션 시간(retention time) 특성을 향상시키며, 핫 캐리어(Hot Carrier) 현상을 방지하고 스탠 바이 전류(Stand by Current)를 감소시킴으로써 반도체 소자의 특성을 향상시키는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 셀 영역과 주변 회로 영역으로 이루어진 반도체 기판(10) 상부에 패드 산화막(20) 및 패드 질화막(30)을 순차적으로 형성한다. 다음에 하드 마스크 패턴(40)을 식각 마스크로 트렌치(50)를 형성한다.
도 1b를 참조하면, 트렌치(50)의 측벽에 측벽 산화막(60)을 형성한다. 여기서, 셀 영역의 측벽 산화막(60)과 주변 회로 영역의 측벽 산화막(60)은 동일한 두께로 형성하는 것이 바람직하다.
도 1c를 참조하면, 트렌치(50)를 포함한 반도체 기판(10)의 전체 표면에 라이너 질화막(70) 및 라이너 산화막(80)을 순차적으로 형성한다.
도 1d를 참조하면, 트렌치(50)를 매립하는 HDP 산화막(90)을 형성한다. 다음에 패드 질화막(30)이 노출되도록 평탄화 식각 공정을 수행한 후 패드 질화막(30)을 제거하는 공정을 수행하여 반도체 소자의 소자 분리막을 형성한다.
상술한 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법에서, 트렌치 형성시 반도체 기판 경계면의 졀정 결함을 방지하기 위하여 측벽 산화막을 형성한 다. 다음에 소자 분리용 HDP 산화막을 형성한다. 여기서, 상기 소자 분리용 HDP 산화막은 후속 열공정에서 부피가 팽창되면서 상기 반도체 기판에 컴프레스 스트레스(Compress stress)를 주어 접합 누설전류(Junction leakage)를 발생시키며, 이로인해 반도체 소자의 데이터 리텐션 시간(Data retention time) 특성이 악화되는 문제점이 있다.
또한, 라이너 질화막을 상기 소자 분리용 HDP 산화막과 반도체 기판 사이에 형성함으로써 소자 분리용 HDP 산화막의 반도체 기판에 대한 스트레스가 억제되며 데이터 리텐션 시간 특성이 향상된다. 그러나, 상기 라이너 질화막의 형성은 상기 측벽 산화막과 라이너 질화막 사이에 핫 일렉트론(Hot eletron)이 쉽게 형성되어 채널 쇼트닝(Channel Shortening) 현상 및 핫 캐리어(Hot carrier) 현상이 발생되어 PMOS 트랜지스터의 누설전류 특성을 악화시키며 스탠 바이 전류(Stand by current)가 증가된다. 또한, 누설전류에 의한 히팅 현상으로 반도체 소자의 스피드 특성을 악화시키는 문제점이 있다.
이러한 문제점을 해결하기 위하여 음전하(Nagative charge)가 트래핑(Trapping)되는 채널 에지부에 게이트 탭(Gate tab)을 달아 채널 에지부의 핫 캐리어(Hot carrier)효과를 억제한다. 그러나, 상기 방법도 게이트 탭이 추가된 만큼 채널 폭이 감소되는 문제점이 있다.
상기 문제점을 해결하기 위하여, 셀 영역의 측벽 산화막은 얇게 형성하고 주변 회로 영역의 측벽 산화막은 두껍게 형성하여 후속 공정에서 형성된 라이너 질화 막이 측벽 산화막으로부터 반도체 기판에 가하는 스트레스(Stress)를 완화시키는 역할을 하여 상기 반도체 기판의 접합 누설 전류(junction leakage)에 의한 반도체 소자의 리텐션 시간(retention time) 특성을 향상시키는 효과가 있다.
또한, 주변 회로 영역의 측벽 산화막의 두께를 두껍게 형성하여 상기 라이너 질화막과 측벽 산화막의 접합 영역에 형성되는 음전하의 형성을 방지하여 PMOS 트랜지스터의 채널 쇼트닝(Channel Shortening) 현상에 의한 핫 캐리어(Hot Carrier)를 방지하며 이로 인한 스탠 바이 전류(Stand by Current)를 감소시킴으로써 반도체 소자의 특성을 향상시키는 반도체 소자의 소자 분리막 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 소자 분리막 제조 방법은,
셀 영역과 주변 회로 영역을 구비한 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계와,
소자 분리 영역으로 예정된 부분의 상기 패드 질화막, 패드 산화막 및 소정 두께의 반도체 기판을 식각하여 트렌치를 형성하는 단계와,
상기 트렌치의 측벽에 측벽 산화막을 형성하는 단계와,
상기 셀 영역의 측벽 산화막을 소정 두께 식각하는 단계와,
상기 트렌치를 포함한 전체 표면 상부에 라이너 질화막 및 라이너 산화막을 형성하는 단계와,
상기 트렌치를 매립하는 HDP 산화막을 증착시키는 단계와,
상기 패드 질화막이 노출되도록 평탄화 식각 공정을 수행하는 단계와,
상기 패드 질화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a를 참조하면, 셀 영역(A)과 주변 회로 영역(B)을 구비한 반도체 기판(100) 상부에 패드 산화막(110) 및 패드 질화막(120)을 순차적으로 형성한 후 소자 분리 영역을 정의하는 감광막 패턴(130)을 식각 마스크로 패드 질화막(120), 패드 산화막(110) 및 소정 두께의 반도체 기판(100)을 식각하여 트렌치(135)를 형성한다. 다음에 감광막 패턴(130)을 제거한다.
도 2b를 참조하면, 트렌치(135)의 측벽에 측벽 산화막(140)을 형성한다. 여기서, 측벽 산화막(140)은 200 내지 300Å의 두께로 형성하는 것이 바람직하다.
도 2c를 참조하면, 셀 영역(A)을 노출시키는 감광막 패턴(150)을 형성한다.
도 2d를 참조하면, 감광막 패턴(150)을 마스크로 셀 영역(A)의 측벽 산화막(140)을 소정 두께 식각한다. 이때, 셀 영역(A)의 측벽 산화막(140)을 100 내지 150Å의 두께로 식각하되, 습식 식각 공정으로 수행하는 것이 바람직하다.
또한, 셀 영역(A) 측벽 산화막(140)의 식각 공정은 건식 식각 공정을 수행하여 50 내지 80Å의 두께를 식각한 후 습식 식각 공정을 수행하여 50 내지 80Å의 두께를 더 식각하는 것이 바람직하다.
도 2e를 참조하면, 트렌치(135)를 포함한 전체 표면 상부에 라이너 질화막 (170)및 라이너 산화막(180)을 순차적으로 형성한다. 라이너 질화막(170) 및 라이 너 산화막(180)은 800 내지 900℃의 온도에서 형성하는 것이 바람직하다.
도 2f를 참조하면, 트렌치(135)를 매립하는 HDP 산화막(190)을 증착시킨 후패드 질화막(120)이 노출되도록 평탄화 식각 공정을 수행한다. 다음에 패드 질화막(120)을 제거하여 소자 분리막을 형성한다.
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 셀 영역에 형성된 측벽 산화막의 두께를 주변 회로 영역 보다 얇게 형성하여 후속 공정에서 형성된 라이너 질화막이 측벽 산화막으로부터의 반도체 기판에 가하는 스트레스(Stress)를 완화시키는 역할을 하여 상기 반도체 기판의 접합 누설 전류(junction leakage)에 의한 반도체 소자의 리텐션 시간(retention time) 특성을 향상시키는 효과가 있다. 또한, 주변 회로 영역의 측벽 산화막의 두께를 두껍게 형성하여 상기 라이너 질화막과 측벽 산화막의 접합 영역에 형성되는 음전하의 형성을 방지하여 PMOS 트랜지스터의 채널 쇼트닝(Channel Shortening) 현상에 의한 핫 캐리어(Hot Carrier)를 방지하며 이로 인한 스탠 바이 전류(Stand by Current)를 감소시킴으로써 반도체 소자의 특성을 향상시키는 효과가 있다.

Claims (7)

  1. 셀 영역과 주변 회로 영역을 구비한 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;
    소자 분리 영역으로 예정된 부분의 상기 패드 질화막, 패드 산화막 및 소정 두께의 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 측벽에 측벽 산화막을 형성하는 단계;
    상기 셀 영역의 측벽 산화막을 소정 두께 식각하는 단계;
    상기 트렌치를 포함한 전체 표면 상부에 라이너 질화막 및 라이너 산화막을 형성하는 단계;
    상기 트렌치를 매립하는 HDP 산화막을 증착시키는 단계;
    상기 패드 질화막이 노출되도록 평탄화 식각 공정을 수행하는 단계; 및
    상기 패드 질화막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 셀 영역을 노출시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 상기 셀 영역의 측벽 산화막을 소정 두께 식각하는 단계; 및
    상기 감광막 패턴을 제거하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 1 항에 있어서,
    상기 측벽 산화막은 200Å 내지 300 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 셀 영역의 측벽 산화막을 식각하는 단계는 습식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  5. 제 1 항에 있어서,
    상기 식각되는 셀 영역의 측벽 산화막의 두께는 100Å 내지 150Å인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  6. 제 1 항에 있어서,
    상기 셀 영역의 측벽 산화막을 식각하는 단계는 건식 식각 공정을 수행하여 50Å 내지 80Å의 두께를 식각하는 단계 및 습식 식각 공정을 수행하여 50Å 내지 80Å의 두께를 식각 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  7. 제 1 항에 있어서,
    상기 라이너 질화막 및 라이너 산화막은 800 내지 900℃의 온도에서 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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