CN1716565A - 半导体器件中形成器件隔离膜的方法 - Google Patents
半导体器件中形成器件隔离膜的方法 Download PDFInfo
- Publication number
- CN1716565A CN1716565A CNA2004100817837A CN200410081783A CN1716565A CN 1716565 A CN1716565 A CN 1716565A CN A2004100817837 A CNA2004100817837 A CN A2004100817837A CN 200410081783 A CN200410081783 A CN 200410081783A CN 1716565 A CN1716565 A CN 1716565A
- Authority
- CN
- China
- Prior art keywords
- film
- oxide film
- pad
- side wall
- pad nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000000034 method Methods 0.000 title claims abstract description 26
- 238000002955 isolation Methods 0.000 title claims abstract description 16
- 150000004767 nitrides Chemical class 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 18
- 230000002093 peripheral effect Effects 0.000 claims abstract description 11
- 239000011248 coating agent Substances 0.000 claims description 9
- 238000000576 coating method Methods 0.000 claims description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 238000004904 shortening Methods 0.000 description 3
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
本发明揭示一种半导体器件中形成器件隔离膜的方法，该方法包括：在具有一单元区域与一周边电路区域的一半导体衬底上依次形成一垫氧化物层与一垫氮化物层；蚀刻该垫氮化物层、该垫氧化物层以及该半导体衬底的一预定区域以形成一沟槽；在该沟槽的一表面上形成一侧壁氧化膜；蚀刻该单元区域中的该侧壁氧化膜的一预定厚度；在包括该沟槽与该垫氮化物层的半导体衬底上形成一衬垫氮化物膜与一衬垫氧化物膜；淀积一HDP氧化膜以填满该沟槽；进行一平面化工序以暴露该垫氮化物层；以及移除该垫氮化物层。
Description
技术领域
本发明一般性地涉及一种半导体器件中形成器件隔离膜的方法，更具体地讲，涉及一种半导体器件中形成器件隔离膜的方法，其中在一单元区域中形成一相对较薄的侧壁氧化膜，而在一周边电路区域中形成一相对较厚的侧壁氧化膜，以改善保持时间特征，防止热载流子现象，并减小维持电流。
背景技术
图1a至1d为说明依据一现有技术用以形成器件隔离膜的方法的横截面图。
参考图1a，在具有一单元区域与一周边电路区域的一半导体衬底10上依次形成一垫氧化物层20与一垫氮化物层30。将硬掩模层图案40用作蚀刻掩模，蚀刻该垫氮化物层30、该垫氧化物层20及该半导体衬底10的预定区域以形成沟槽50。
参考图1b，在该沟槽50的一表面上形成侧壁氧化膜60。一般地，该单元区域与周边电路区域中的侧壁氧化膜60的厚度相同。
参考图1c，在包括该沟槽50与该垫氮化物层30的半导体衬底10的整个表面上依次形成一衬垫氮化物膜70与一衬垫氧化物膜80。
参考图1d，淀积一HDP氧化膜90以填满该沟槽50。接下来，该HDP氧化膜90需经受一CMP工序直至暴露该垫氮化物层30。然后移除该垫氮化物层30以形成半导体器件的器件隔离膜。
依据半导体器件中形成器件隔离膜的传统方法，形成侧壁氧化膜60是为了防止在半导体衬底与HDP氧化膜的界面上产生晶体缺陷。在随后的热处理中，该HDP氧化膜的体积膨胀，在半导体衬底上施加压应力，从而产生结泄漏电流。结果，使得半导体器件的数据保持时间特征劣化。
此外，形成于该HDP氧化膜与该半导体衬底之间的衬垫氮化物膜减小了施加于该半导体衬底的压应力并改善了数据保持时间特征。但是，该衬垫氮化物膜在该侧壁氧化膜与该衬垫氮化物膜之间产生热电子陷阱从而引起沟道缩短与热载流子现象。结果，使得pMOS晶体管的泄漏电流特征退化而维持电流增大。泄漏电流造成的加热现象在半导体器件中造成工作速度降低。
为解决以上问题，在捕获负电荷的沟道边缘形成一栅极抽头(gate tap)以防止沟道边缘处的热载流子效应。然而，栅极抽头减小了沟道的宽度。
发明内容
因此，本发明的一个目的是提供一种半导体器件中形成器件隔离膜的方法，其中在单元区域中形成相对较薄的侧壁氧化膜，而在周边电路区域中形成相对较厚的侧壁氧化膜，以减小由衬垫氮化物膜施加于半导体衬底的应力并改善半导体器件的保持时间特征。
此外，本发明的另一目的是，通过在周边电路区域中形成厚的侧壁氧化膜，防止在衬垫氮化物膜与侧壁氧化膜的结区累积负电荷，从而防止在pMOS晶体管中因沟道缩短现象而产生的热载流子效应并减小维持电流。因此，改善半导体器件的特性。
为实现上述目的，提供一种半导体器件中形成器件隔离膜的方法，该方法包括以下步骤：
(a)在具有单元区域与周边电路区域的半导体衬底上依次形成垫氧化物层与垫氮化物层；
(b)蚀刻该垫氮化物层、垫氧化物层以及半导体衬底的预定区域以形成沟槽；
(c)在该沟槽的表面上形成侧壁氧化膜；
(d)蚀刻该单元区域中的侧壁氧化膜的一预定厚度；
(e)在包括沟槽与垫氮化物层的半导体衬底上形成衬垫氮化物膜与衬垫氧化物膜；
(f)淀积一HDP氧化膜以填满沟槽；
(g)进行平面化工序以暴露该垫氮化物层；以及
(h)移除该垫氮化物层。
附图说明
图1a至1d为说明半导体器件中形成器件隔离膜的传统方法的横截面图。
图2a至2f为说明依据本发明的半导体器件中形成器件隔离膜的方法的横截面图。
图中各元件符号说明
10、100：半导体衬底
20、110：垫氧化物层
30、120：垫氮化物层
40：硬掩模层图案
50、135：沟槽
60、140：侧壁氧化膜
70、170：衬垫氮化物膜
80、180：衬垫氧化物膜
90、190：HDP氧化膜
130、150：光刻胶膜图案
具体实施方式
现在，将参考附图来详细说明依据本发明的一实施例的半导体器件中形成器件隔离膜的方法。只要可能，在所有附图中都使用相同的参考编号来指代相同或类似的部分。
参考图2a，在具有一单元区域与一周边电路区域(分别表示为‘A’与‘B’)的半导体衬底100上依次形成垫氧化物层110与垫氮化物层120。接下来，将一光刻胶膜图案130用作蚀刻掩模来蚀刻该垫氮化物层120、垫氧化物层110及半导体衬底100的预定区域以形成沟槽135。然后移除该光刻胶膜图案130。
参考图2b，在该沟槽135的表面上形成侧壁氧化膜140。优选地，该侧壁氧化膜140具有200至300范围内的厚度。
参考图2c，形成暴露该单元区域A的光刻胶膜图案150。然后，将该光刻胶膜图案150用作蚀刻掩模来蚀刻该单元区域A中的侧壁氧化膜140的预定厚度。优选地，该侧壁氧化膜140被蚀刻的预定厚度在100至150的范围内。该蚀刻工序可包括一湿法蚀刻工序。
在本发明的一实施例中，进行一干法蚀刻工序与一湿法蚀刻工序的组合，以蚀刻该单元区域中的侧壁氧化膜140。优选地，由干法及湿法蚀刻工序来蚀刻的侧壁氧化膜的厚度分别在50至80的范围内。
参考图2e，在包括沟槽135与垫氮化物层120的半导体衬底的整个表面上依次形成衬垫氮化物膜170与衬垫氧化物膜180。优选地，在800℃至900℃的温度下形成该衬垫氮化物膜170与该衬垫氧化物膜180。
参考图2f，淀积一HDP氧化膜190以填满沟槽135，然后平面化该HDP氧化膜以暴露出垫氮化物层120。然后移除该垫氮化物层120以形成器件隔离膜190。
如上所述，依据本发明的半导体器件中形成器件隔离膜的方法，蚀刻单元区域中的侧壁氧化膜，使得该侧壁氧化膜的厚度小于周边电路区域中的侧壁氧化膜的厚度，以减小随后工序中形成的衬垫氮化物膜施加到半导体衬底100的应力，并改善半导体器件的保持时间特征。
同时，该方法还通过在周边电路区域中形成厚侧壁氧化膜防止了衬垫氮化物膜与侧壁氧化膜的结区处的负电荷，从而防止PMOS晶体管中由沟道缩短现象导致的热载流子效应并减小维持电流。从而，改善了器件的特性。
由于可以若干形式来实施本发明而不脱离其精神或范围，因此还应理解，上述实施例并不受前面说明中任何细节的限制。而应如随附权利要求中所定义的，对本发明作广义解释。属于权利要求的界限范围内或此类界限范围的等效物内的所有变化及修改都将包括在随附权利要求的范围内。
Claims (7)
1.一种半导体器件中形成器件隔离膜的方法，该方法包括以下步骤：
(a)在具有一单元区域与一周边电路区域的一半导体衬底上依次形成一垫氧化物层与一垫氮化物层；
(b)蚀刻所述垫氮化物层、垫氧化物层以及半导体衬底的一预定区域以形成一沟槽；
(c)在所述沟槽的一表面上形成一侧壁氧化膜；
(d)蚀刻所述单元区域中的该侧壁氧化膜的一预定厚度；
(e)在包括所述沟槽与垫氮化物层的该半导体衬底上形成一衬垫氮化物膜与一衬垫氧化物膜；
(f)淀积一HDP氧化膜以填满所述沟槽；
(g)进行一平面化工序以暴露所述垫氮化物层；以及
(h)移除所述垫氮化物层。
2.如权利要求1所述的方法，其中所述步骤(d)包括：
形成一光刻胶图案以暴露所述单元区域；
用所述光刻胶图案作为一掩模蚀刻所述单元区域中该侧壁氧化膜；以及移除所述光刻胶图案。
3.如权利要求1所述的方法，其中所述侧壁氧化膜的厚度在200至300的范围内。
4.如权利要求1所述的方法，其中所述步骤(d)包括一湿法蚀刻工序。
5.如权利要求1所述的方法，其中所述单元区域中该侧壁氧化膜在所述步骤(d)中受到蚀刻的预定厚度在100至150的范围内。
6.如权利要求1所述的方法，其中所述步骤(d)包括：
进行一干法蚀刻工序以蚀刻所述侧壁氧化膜；以及
进行一湿法蚀刻工序以蚀刻所述侧壁膜，
其中在所述干法及湿法蚀刻工序中蚀刻的所述侧壁氧化膜的厚度分别处于50至80的范围内。
7.如权利要求1所述的方法，其中所述衬垫氮化物膜与衬垫氧化物膜于800℃至900℃的温度范围内形成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040050253A KR20060001196A (ko) | 2004-06-30 | 2004-06-30 | 반도체 소자의 소자 분리막 형성 방법 |
| KR0050253/04 | 2004-06-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1716565A true CN1716565A (zh) | 2006-01-04 |
Family
ID=35514543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2004100817837A Pending CN1716565A (zh) | 2004-06-30 | 2004-12-31 | 半导体器件中形成器件隔离膜的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20060003541A1 (zh) |
| KR (1) | KR20060001196A (zh) |
| CN (1) | CN1716565A (zh) |
| TW (1) | TW200601486A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108110008A (zh) * | 2016-11-25 | 2018-06-01 | 旺宏电子股份有限公司 | 半导体元件及其制造方法与存储器的制造方法 |
| CN112786552A (zh) * | 2019-11-05 | 2021-05-11 | 南亚科技股份有限公司 | 半导体元件及其制备方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546161B1 (ko) * | 2004-07-13 | 2006-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 제조 방법 |
| JP2009266944A (ja) | 2008-04-23 | 2009-11-12 | Toshiba Corp | 三次元積層不揮発性半導体メモリ |
| JP2009266946A (ja) | 2008-04-23 | 2009-11-12 | Toshiba Corp | 三次元積層不揮発性半導体メモリ |
| JP5259242B2 (ja) | 2008-04-23 | 2013-08-07 | 株式会社東芝 | 三次元積層不揮発性半導体メモリ |
| KR101053647B1 (ko) * | 2009-12-29 | 2011-08-02 | 주식회사 하이닉스반도체 | 반도체 장치 제조 방법 |
| JP2013058276A (ja) | 2011-09-07 | 2013-03-28 | Toshiba Corp | 半導体記憶装置 |
| US8962474B2 (en) * | 2011-11-07 | 2015-02-24 | Globalfoundries Singapore Pte. Ltd. | Method for forming an air gap around a through-silicon via |
| US9006080B2 (en) * | 2013-03-12 | 2015-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Varied STI liners for isolation structures in image sensing devices |
| TWI647828B (zh) * | 2017-07-10 | 2019-01-11 | 海華科技股份有限公司 | 可攜式電子裝置及其影像擷取模組與影像感測組件 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5981356A (en) * | 1997-07-28 | 1999-11-09 | Integrated Device Technology, Inc. | Isolation trenches with protected corners |
| KR100346842B1 (ko) * | 2000-12-01 | 2002-08-03 | 삼성전자 주식회사 | 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법 |
-
2004
- 2004-06-30 KR KR1020040050253A patent/KR20060001196A/ko not_active Application Discontinuation
- 2004-11-30 US US10/998,806 patent/US20060003541A1/en not_active Abandoned
- 2004-12-07 TW TW093137686A patent/TW200601486A/zh unknown
- 2004-12-31 CN CNA2004100817837A patent/CN1716565A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108110008A (zh) * | 2016-11-25 | 2018-06-01 | 旺宏电子股份有限公司 | 半导体元件及其制造方法与存储器的制造方法 |
| CN112786552A (zh) * | 2019-11-05 | 2021-05-11 | 南亚科技股份有限公司 | 半导体元件及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060001196A (ko) | 2006-01-06 |
| US20060003541A1 (en) | 2006-01-05 |
| TW200601486A (en) | 2006-01-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1722403A (zh) | 制造半导体器件的器件隔离膜的方法 | |
| CN1716565A (zh) | 半导体器件中形成器件隔离膜的方法 | |
| CN1868069A (zh) | 用于减少短沟道效应的凹陷沟道快闪架构 | |
| US20180315857A1 (en) | Device and method to improve fin top corner rounding for finfet | |
| CN1725470A (zh) | 制造快闪存储器元件的方法 | |
| CN1713395A (zh) | 能够调整阈值电压的半导体器件及其制造方法 | |
| US7687388B2 (en) | Method of fabricating semiconductor high-voltage device comprising the steps of using photolithographic processes to form nitride spacer regions and dry etch process to form deep trench regions | |
| CN1819198A (zh) | 半导体装置及其制造方法 | |
| CN1726586A (zh) | 沟槽－栅半导体器件的制作方法 | |
| CN1913121A (zh) | 半导体结构的制造方法及相应的半导体结构 | |
| KR20070058116A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| US20090170313A1 (en) | Method for Manufacturing Semiconductor Device | |
| CN1270361C (zh) | Mos晶体管及其制造方法 | |
| KR100417461B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100707678B1 (ko) | 반도체 소자의 게이트 구조 및 그 제조 방법 | |
| KR100427441B1 (ko) | 반도체소자의 제조방법 | |
| CN113964036B (zh) | 半导体结构的制作方法及电子设备 | |
| US7378322B2 (en) | Semiconductor device having non-uniformly thick gate oxide layer for improving refresh characteristics | |
| KR100302612B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR101038306B1 (ko) | 반도체 소자의 제조방법 | |
| CN117012701A (zh) | 填充沟槽的方法 | |
| CN1285119C (zh) | 动态随机存取存储器的结构及其制作方法 | |
| KR100755124B1 (ko) | Ｇｏｉ 특성을 개선하는 반도체 소자의 게이트 형성 방법 | |
| KR101030298B1 (ko) | 스택 게이트형 플래쉬 메모리 소자의 제조 방법 | |
| KR100329792B1 (ko) | 박막트랜지스터제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |