KR100645177B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 반도체 기판과 라이너 질화막 사이에 형성하는 산화막을 트렌치 버텀부에서는 두껍게 형성하고 트렌치 탑부에서는 얇게 형성함으로써, 대기 전류(stand by current)와 누설(leakage)을 동시에 줄일 수 있다.
STI, 대기 전류, 누설, 버퍼 산화막, 라이너 질화막

Description

플래쉬 메모리 소자의 제조방법{Method for fabricating flash memory device}
도 1a 내지 도 1h는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 패드 산화막
12 : 패드 질화막 13 : 트렌치
14 : 제 1 산화막 15 : 버퍼 산화막
16 : 라이너 질화막 17 : 제 2 산화막
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 대기 전류(stand by current)와 누설(leakage)을 줄이기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
플래쉬 메모리 소자에서 STI 구조의 소자분리막과 반도체 기판 사이에 버퍼 산화막(buffer oxide)을 형성하고, 상기 버퍼 산화막에 의한 누설(leakage) 감소를 위하여 상기 버퍼 산화막과 소자분리막 사이에 라이너 질화막(liner nitride)을 형성하고 있다.
그러나, 상기 라이너 질화막으로 인하여 페리 영역의 트랜지스터(Peri Transistor)의 대기 전류(stand by current)가 증가하는 문제가 발생된다.
이러한 대기 전류를 줄이기 위하여 버퍼 산화막의 두께를 증가시키면 반대로 누설이 증가되는 문제가 발생된다.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 대기 전류 및 누설(leakage)을 동시에 줄일 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 (a)반도체 기판에 트렌치를 형성하는 단계와, (b)상기 트렌치 하부에 제 1 산화막을 형성하는 단계와, (c)상기 트렌치를 포함한 반도체 기판 표면상에 버퍼 산화막과 라이너 질화막을 차례로 형성하는 단계와, (d)상기 트렌치를 포함한 전면에 제 2 산화막을 형성하여 상기 트렌치를 완전히 매립하는 단계와, (e) 상기 트렌치를 제외한 영역에 형성된 제 2 산화막과, 라이너 질화막과 버퍼 산화막을 제거하여 상기 트렌치 내에 소자분리막을 형성하는 단계를 포함하여 형성한다.
바람직하게, 상기 (a) 단계는 상기 반도체 기판상에 패드 산화막과 패드 질화막을 형성하는 단계와, 상기 패드 질화막과 패드 산화막을 선택적으로 제거하는 단계와, 상기 선택적으로 제거된 패드 질화막과 패드 산화막을 마스크로 반도체 기판을 식각하여 트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 상기 (b) 단계는 상기 트렌치를 포함한 반도체 기판상에 제 1 산화막을 형성하여 상기 트렌치를 완전히 매립하는 단계와, 상기 CMP 공정으로 제 1 산화막을 식각하여 제 1 산화막을 트렌치 내부에만 남기는 단계와, 상기 제 1 산화막을 습식 식각하여 트렌치 하부에만 제 1 산화막을 남기는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 상기 라이너 질화막을 형성한 다음에 어닐링 하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게, 상기 제 1, 제 2 산화막은 HDP 산화막인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.
먼저, 도 1a에 도시하는 바와 같이 반도체 기판(10)상에 패드 산화막(11)과 패드 질화막(12)을 차례로 형성한다.
어어, 도 1b에 도시하는 바와 같이, 포토 및 식각 공정으로 패드 질화막(12)과 패드 산화막(11)을 선택적으로 제거하고, 상기 선택적으로 제거된 패드 질화막(12)과 패드 산화막(11)을 마스크로 반도체 기판(10)을 식각하여 STI(Shallow Trench Isolation)용 트렌치(13)를 형성한다.
그런 다음, 도 1c에 도시하는 바와 같이 상기 트렌치(13)를 포함한 전면에 제 1 산화막(14)을 증착하여 상기 트렌치(13)를 매립한다.
이때, 상기 제 1 산화막(14)은 HDP(High Density Plasma) 산화막을 이용하여 형성한다.
이어서, 도 1d에 도시하는 바와 같이 상기 패드 질화막(12)이 노출되도록 상기 제 1 산화막(14)을 CMP(Chemical Mechanical Polishing)하여 상기 제 1 산화막(14)이 트렌치(13) 내부에만 남게 되도록 한다.
그러고 나서, 도 1e에 도시하는 바와 같이 산화막에 대한 선택적인 습식 식각(selective wet etch) 공정으로 트렌치(13) 내에 형성된 제 1 산화막(14)을 상부에서부터 일정두께 제거하여 상기 제 1 산화막(14)을 상기 트렌치(13) 하부에 잔류시킨다.
따라서, 상기 트렌치(13)의 상부가 드러나게 된다.
이때, 차후에 형성하는 라이너 질화막의 저부가 소오스/드레인 접합보다 낮게 될 수 있도록 상기 제 1 산화막(14)이 제거되는 두께를 제어한다.
그런 다음에, 도 1f에 도시하는 바와 같이 상기 드러난 트렌치(13)를 포함한 전 표면상에 버퍼 산화막(15)과 라이너 질화막(16)을 차례로 형성하고, 어닐링(annealing) 공정을 실시한다.
이어서, 상기 트렌치(13)를 포함한 반도체 기판(10)상에 제 2 산화막(17)을 형성하여 상기 트렌치(13)를 매립한다.
여기서, 상기 제 2 산화막(17)은 HDP 산화막으로 형성한다.
이어, 상기 패드 질화막(12)이 노출되도록 상기 제 2 산화막(17)과 라이너 질화막(16)과 버퍼 산화막(15)을 CMP한다.
그런 다음, 도 1h에 도시하는 바와 같이 HF와 H3PO4를 사용한 습식식각 공정으로 상기 패드 질화막(12)과 패드 산화막(11)을 제거한다.
이로써, 제 1 산화막(14), 버퍼 산화막(15), 라이너 질화막(16), 제 2 산화막(17)으로 구성되는 본 발명에 따른 STI 구조의 소자분리막을 완성한다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
반도체 기판과 라이너 질화막 사이에 형성하는 산화막을 트렌치 버텀부에서는 두껍게 형성하고, 트렌치 탑부에서는 얇게 형성할 수 있으므로 대기 전류(stand by current)와 누설(leakage) 동시에 줄일 수 있다.

Claims (5)

  1. (a) 반도체 기판에 트렌치를 형성하는 단계;
    (b) 상기 트렌치 하부에 제 1 산화막을 형성하는 단계;
    (c) 상기 트렌치를 포함한 반도체 기판 표면상에 버퍼 산화막과 라이너 질화막을 차례로 형성하는 단계;
    (d) 상기 트렌치를 포함한 전면에 제 2 산화막을 형성하여 상기 트렌치를 완전히 매립하는 단계; 및
    (e) 상기 트렌치를 제외한 영역에 형성된 제 2 산화막과, 라이너 질화막과 버퍼 산화막을 제거하여 상기 트렌치 내에 소자분리막을 형성하는 단계를 포함하여 형성하는 플래쉬 메모리 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 (a) 단계는 상기 반도체 기판상에 패드 산화막과 패드 질화막을 형성하는 단계;
    상기 패드 질화막과 패드 산화막을 선택적으로 제거하는 단계; 및
    상기 선택적으로 제거된 패드 질화막과 패드 산화막을 마스크로 반도체 기판을 식각하여 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 (b) 단계는 상기 트렌치를 포함한 반도체 기판상에 제 1 산화막을 형성하여 상기 트렌치를 완전히 매립하는 단계;
    상기 CMP 공정으로 제 1 산화막을 식각하여 제 1 산화막을 트렌치 내부에만 남기는 단계; 및
    상기 제 1 산화막을 습식 식각하여 트렌치 하부에만 제 1 산화막을 남기는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 라이너 질화막을 형성한 다음에 어닐링 하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  5. 제 1항에 있어서,
    상기 제 1, 제 2 산화막은 HDP 산화막인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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