KR20050121860A - 프로그램 동작시 비트라인의 전압을 조절하는 비트라인전압 클램프 회로를 구비하는 플래쉬 메모리장치 및 이의비트라인 전압 제어방법 - Google Patents

프로그램 동작시 비트라인의 전압을 조절하는 비트라인전압 클램프 회로를 구비하는 플래쉬 메모리장치 및 이의비트라인 전압 제어방법 Download PDF

Info

Publication number
KR20050121860A
KR20050121860A KR1020040046952A KR20040046952A KR20050121860A KR 20050121860 A KR20050121860 A KR 20050121860A KR 1020040046952 A KR1020040046952 A KR 1020040046952A KR 20040046952 A KR20040046952 A KR 20040046952A KR 20050121860 A KR20050121860 A KR 20050121860A
Authority
KR
South Korea
Prior art keywords
voltage
bit line
word line
line
current
Prior art date
Application number
KR1020040046952A
Other languages
English (en)
Other versions
KR100594280B1 (ko
Inventor
오세은
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040046952A priority Critical patent/KR100594280B1/ko
Priority to TW094117965A priority patent/TWI279809B/zh
Priority to US11/146,740 priority patent/US7251163B2/en
Priority to JP2005179885A priority patent/JP4746360B2/ja
Priority to CNB2005100794295A priority patent/CN100550207C/zh
Publication of KR20050121860A publication Critical patent/KR20050121860A/ko
Application granted granted Critical
Publication of KR100594280B1 publication Critical patent/KR100594280B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)

Abstract

프로그램 동작시 비트라인 전압의 변화를 줄일 수 있는 회로를 구비하는 플래쉬 메모리장치 및 이의 비트라인 전압 제어방법이 개시된다. 플래쉬 메모리셀은 소오스라인에 소오스가 연결되고 비트라인에 드레인이 연결되며 워드라인에 게이트가 연결된다. 워드라인 전압 발생회로는 상기 워드라인에 연결되고 워드라인 전압을 발생하여 상기 워드라인에 제공한다. 프로그램 전류 발생회로는 상기 비트라인에 연결되고 프로그램 전류를 발생하여 상기 비트라인에 제공한다. 특히 비트라인 전압 클램프 회로는 상기 비트라인과 상기 워드라인에 연결되고, 프로그램 동작시 상기 비트라인의 전압을 감지하여 상기 워드라인 전압 발생회로의 바이어스 전류를 조절함으로써 상기 비트라인의 전압을 조절한다. 따라서 프로그램시 상기 비트라인 전압 클램프 회로에 의해 비트라인 전압이 소정의 목표전압보다 높아지거나 낮아지는 것이 억제되고 소정의 목표전압으로 거의 일정하게 유지된다. 그 결과 프로그램 효율(Program Efficiency)이 향상되고 또한 프로그램 교란(Program Disturbance)이 감소된다.

Description

프로그램 동작시 비트라인의 전압을 조절하는 비트라인 전압 클램프 회로를 구비하는 플래쉬 메모리장치 및 이의 비트라인 전압 제어방법{Flash memory device including bitline voltage clamp circuit for controlling bitline voltage during program operation and bitline voltage control method thereof}
본 발명은 플래쉬 메모리장치에 관한 것으로, 특히 플래쉬 메모리장치에서 프로그램 동작시 비트라인의 전압을 조절하는 비트라인 전압 클램프 회로 및 방법에 관한 것이다.
모바일(Mobile) 시스템과 같은 여러 가지 응응 시스템의 개발에 따라 비휘발성 메모리장치(non-volitile memory device)인 플래쉬 메모리장치의 요구가 증가되고 있다. 도 1은 종래의 플래쉬 메모리장치에서 프로그램 동작과 관련된 부분을 나타내는 도면이다. 도 1을 참조하면, 플래쉬 메모리셀 어레이(11)는 복수개의 플래쉬 메모리셀들(MCELL)을 포함한다. 각각의 플래쉬 메모리셀(MCELL)은 소오스라인(SL)에 소오스가 연결되고 비트라인(BL)에 드레인이 연결되며 워드라인(WL)에 게이트가 연결된다.
워드라인(WL)에는 워드라인 전압 발생회로(13)가 연결되고, 워드라인 전압 발생회로(13)는 워드라인 전압(VWL)을 발생하여 워드라인(WL)에 제공한다. 비트라인(BL)에는 프로그램 전류 발생회로(15)가 연결되고, 프로그램 전류 발생회로(15)는 프로그램 전류(IPGM)를 발생하여 비트라인(BL)에 제공한다.
상기와 같이 구성되는 플래쉬 메모리장치에서는, 프로그램 동작을 수행하고자 할 때 소오스라인(SL)에 약 9볼트 정도를 인가하고 선택된 메모리셀(MCELL)에 연결된 워드라인(WL)에 워드라인 전압 발생회로(13)에 의해 메모리셀(MCELL)의 문턱전압 정도의 워드라인 전압(VWL)을 인가한다. 이 상태에서, 선택된 메모리셀(MCELL)에 연결된 비트라인(BL)에서 소정의 프로그램 전류(IPGM)가 흐르도록 프로그램 전류 발생회로(15)에 의해 제어하면 선택된 메모리셀(MCELL)에서 핫 캐리어(Hot Carrier)가 발생하여 프로그램 동작이 수행된다.
한편 선택되지 않은 메모리셀에 연결된 워드라인(WLx)에는 0볼트가 인가되고 선택되지 않은 메모리셀에 연결된 비트라인(BLx)에는 전원전압(VCCH)이 인가된다.
선택된 메모리셀(MCELL)에 연결된 비트라인(BL)의 전압(VBL)은 다음 수학식 1에서와 같이 워드라인 전압(VWL)에서 메모리셀(MCELL)의 문턱전압(VTH(MCELL))을 뺀 값으로 결정된다.
VBL = VWL - VTH(MCELL)
여기에서 워드라인 전압(VWL)은 워드라인 전압 발생회로(13)에 의해 다음 수학식 2로 주어진다.
VWL = VTH(NM)+VTH(RCELL)
여기에서 VTH(NM)은 워드라인 전압 발생회로(13) 내의 엔모스 트랜지스터(NM)의 문턱전압을 나타내고 VTH(RCELL)은 워드라인 전압 발생회로(13) 내의 기준 메모리셀(RCELL)의 문턱전압을 나타낸다.
그런데 상기와 같이 구성되는 플래쉬 메모리장치에서, 비트라인 전압(VBL)이 소정의 목표전압보다 높아질 경우에는 메모리셀(MCELL)의 소오스와 드레인 사이의 전압차가 작아져서 프로그램 효율(Program Efficiency)가 떨어진다. 반면에 비트라인 전압(VBL)이 소정의 목표전압보다 낮아질 경우에는 메모리셀(MCELL)과 인접하여 비트라인과 소오스라인을 공유하는 메모리셀의 소오스와 드레인 사이의 전압차가 커져서 프로그램 교란(Program Disturbance)이 증가된다.
따라서, 프로그램시 비트라인 전압(VBL)을 일정하게 유지하는 것이 프로그램 효율(Program Efficiency)을 향상시키고 프로그램 교란(Program Disturbance)을 감소시키는 데 있어서 매우 중요하다.
그러나, 도 1에 도시된 종래의 플래쉬 메모리장치에서는 프로그램시 비트라인 전압(VBL)이 워드라인 전압 발생회로(13) 내의 엔모스 트랜지스터(NM)의 문턱전압의 변화 및 메인(Main) 메모리셀(MCELL)과 워드라인 전압 발생회로(13) 내의 리던던트 메모리셀(RCELL) 사이의 문턱전압 불일치에 의해 영향을 받게 된다.
이로 인하여 프로그램시 비트라인 전압(VBL)이 일정하게 유지되지 못하고 변화될 수 있으며, 그 결과 프로그램 효율(Program Efficiency)이 떨어지거나 또는 프로그램 교란(Program Disturbance)이 증가될 수 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 프로그램 동작시 비트라인 전압의 변화를 줄일 수 있는 회로를 구비하는 플래쉬 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 플래쉬 메모리장치에서 프로그램 동작시 비트라인 전압의 변화를 줄일 수 있는 비트라인 전압 제어방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 플래쉬 메모리장치는, 플래쉬 메모리셀, 워드라인 전압 발생회로, 프로그램 전류 발생회로, 및 비트라인 전압 클램프 회로를 구비하는 것을 특징으로 한다.
상기 플래쉬 메모리셀은 소오스라인에 소오스가 연결되고 비트라인에 드레인이 연결되며 워드라인에 게이트가 연결된다. 상기 워드라인 전압 발생회로는 상기 워드라인에 연결되고 워드라인 전압을 발생하여 상기 워드라인에 제공한다. 상기 프로그램 전류 발생회로는 상기 비트라인에 연결되고 프로그램 전류를 발생하여 상기 비트라인에 제공한다.
상기 비트라인 전압 클램프 회로는 상기 비트라인과 상기 워드라인에 연결되고, 프로그램 동작시 상기 비트라인의 전압을 감지하여 상기 워드라인 전압 발생회로의 바이어스 전류를 조절함으로써 상기 비트라인의 전압을 조절한다. 즉 상기 비트라인 전압 클램프 회로는, 프로그램 동작시, 상기 비트라인의 전압이 증가할 때는 상기 워드라인의 전압을 감소시켜 상기 감소된 워드라인 전압에 의해 상기 비트라인의 전압을 감소시키고, 상기 비트라인의 전압이 감소할 때는 상기 워드라인의 전압을 증가시켜 상기 증가된 워드라인 전압에 의해 상기 비트라인의 전압을 증가시킨다.
바람직한 일실시예에 따르면 상기 비트라인 전압 클램프 회로는, 상기 비트라인의 전압변화에 비례하는 전류를 생성하여 상기 워드라인으로부터 기준전압 노드로 흐르도록 제어하는 전류미러를 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 플래쉬 메모리장치의 비트라인 전압 조절방법은, 소오스라인에 소오스가 연결되고 비트라인에 드레인이 연결되며 워드라인에 게이트가 연결되는 플래쉬 메모리셀, 상기 워드라인에 연결되고 워드라인 전압을 발생하여 상기 워드라인에 제공하는 워드라인 전압 발생회로, 및 상기 비트라인에 연결되고 프로그램 전류를 발생하여 상기 비트라인에 제공하는 프로그램 전류 발생회로를 구비하는 플래쉬 메모리장치의 비트라인 전압 조절방법에 있어서, 상기 플래쉬 메모리장치의 프로그램 동작시, 상기 비트라인의 전압을 감지하여 상기 워드라인 전압 발생회로의 바이어스 전류를 조절함으로써 상기 비트라인의 전압을 조절하는 단계를 구비하는 것을 특징으로 한다.
상기 단계는, 상기 비트라인의 전압이 증가할 때는 상기 워드라인의 전압을 감소시키는 단계, 상기 감소된 워드라인 전압에 의해 상기 비트라인의 전압을 감소시키는 단계, 상기 비트라인의 전압이 감소할 때는 상기 워드라인의 전압을 증가시키는 단계, 및 상기 증가된 워드라인 전압에 의해 상기 비트라인의 전압을 증가시키는 단계를 구비한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 플래쉬 메모리장치를 나타내는 회로도이다.
도 2를 참조하면, 본 발명의 일실시예에 따른 플래쉬 메모리장치는, 플래쉬 메모리셀 어레이(21), 워드라인 전압 발생회로(23), 프로그램 전류 발생회로(25), 및 비트라인 전압 클램프(clamp) 회로(27)를 구비한다.
플래쉬 메모리셀 어레이(21)는 복수개의 플래쉬 메모리셀들(MCELL)을 포함한다. 각각의 플래쉬 메모리셀(MCELL)은 소오스라인(SL)에 소오스가 연결되고 비트라인(BL)에 드레인이 연결되며 워드라인(WL)에 게이트가 연결된다.
워드라인(WL)에는 워드라인 전압 발생회로(23)가 연결되고, 워드라인 전압 발생회로(23)는 워드라인 전압(VWL)을 발생하여 워드라인(WL)에 제공한다. 워드라인 전압 발생회로(23)는 일정한 바이어스 전류를 이용하여 기준전압, 즉 워드라인 전압(VWL)을 발생하는 일종의 기준전압 발생회로로서 피모스 트랜지스터들(PM1,PM2), 기준 메모리셀(RCELL), 엔모스 트랜지스터(NM1), 및 기준 전류원(REF1)을 포함한다.
비트라인(BL)에는 프로그램 전류 발생회로(25)가 연결되고, 프로그램 전류 발생회로(25)는 프로그램 전류(IPGM)를 발생하여 비트라인(BL)에 제공한다. 프로그램 전류 발생회로(25)는 피모스 트랜지스터들(PM3,PM4), 엔모스 트랜지스터들(NM2,NM3), 및 기준 전류원(REF2)을 포함한다.
워드라인 전압 발생회로(23) 및 프로그램 전류 발생회로(25)는 통상적인 것이므로 여기에서 상세한 동작은 생략된다.
특히 비트라인 전압 클램프 회로(27)는 비트라인(BL)과 워드라인(WL)에 연결되고, 프로그램 동작시 비트라인의 전압(VBL)을 감지하여 워드라인 전압 발생회로(23)의 바이어스 전류를 조절함으로써 비트라인의 전압(VBL)을 조절한다.
비트라인 전압 클램프 회로(27)는 비트라인(BL)의 전압변화에 비례하는 전류(ICOMP)를 생성하여 워드라인(WL)으로부터 기준전압 노드, 즉 접지전압 노드(VSS)로 흐르도록 제어하는 전류미러(Current mirror)로 구성된다.
이 전류미러는, 비트라인(BL)에 드레인과 게이트가 공통 연결되고 기준전압 노드(VSS)에 소오스가 연결되는 엔모스 트랜지스터(NM5), 및 워드라인(WL)에 드레인이 연결되고 엔모스 트랜지스터(NM5)의 게이트에 게이트가 연결되고 기준전압 노드(VSS)에 소오스가 연결되는 엔모스 트랜지스터(NM4)를 구비한다.
좀더 설명하면, 프로그램시 비트라인 전압 클램프 회로(27)에 의해 비트라인 전압 변화(△VBL)에 비례하는 전류(ICOMP)가 워드라인(WL)으로부터 접지전압 노드(VSS)로 흐르게 된다. 이에 따라 비트라인의 전압(VBL)이 증가할 때는 전류(ICOMP)가 증가하여 워드라인의 전압(VWL)이 감소되고 그 결과 상기 수학식 1에 따라 감소된 워드라인 전압에 의해 비트라인의 전압(VBL)이 감소된다.
그리고 비트라인의 전압(VBL)이 감소할 때는 전류(ICOMP)가 감소하여 워드라인의 전압(VWL)이 증가되고 그 결과 상기 수학식 1에 따라 증가된 워드라인 전압에 의해 비트라인의 전압(VBL)이 증가된다.
실제 동작을 자세히 설명하면, 프로그램시, 워드라인 전압 발생회로(23) 내의 엔모스 트랜지스터(NM1)의 문턱전압의 변화 및 메인(Main) 메모리셀(MCELL)과 워드라인 전압 발생회로(23) 내의 리던던트 메모리셀(RCELL) 사이의 문턱전압 불일치로 인해 비트라인 전압(VBL)이 소정의 목표전압보다 높아질 경우에는, 비트라인 전압 클램프 회로(27) 내의 Diode-connected 엔모스 트랜지스터(NM5)를 통해 흐르는 전류는 증가되고 이 전류를 미러링(Mirroring)하여 생성되는 전류(ICOMP)도 증가된다.
이 증가된 전류(ICOMP)는 워드라인 전압 발생회로(23)의 바이어스 전류를 감소시키게 되고 이에 따라 워드라인의 전압(VWL)이 감소되며, 그 결과 상기 수학식 1에 따라 비트라인의 전압(VBL)도 감소된다.
프로그램시, 워드라인 전압 발생회로(23) 내의 엔모스 트랜지스터(NM1)의 문턱전압의 변화 및 메인(Main) 메모리셀(MCELL)과 워드라인 전압 발생회로(23) 내의 리던던트 메모리셀(RCELL) 사이의 문턱전압 불일치로 인해 비트라인 전압(VBL)이 소정의 목표전압보다 낮아질 경우에는, 비트라인 전압 클램프 회로(27) 내의 Diode-connected 엔모스 트랜지스터(NM5)를 통해 흐르는 전류는 감소되고 이 전류를 미러링(Mirroring)하여 생성되는 전류(ICOMP)도 감소된다.
이 감소된 전류(ICOMP)는 워드라인 전압 발생회로(23)의 바이어스 전류를 증가시키게 되고 이에 따라 워드라인의 전압(VWL)이 증가되며, 그 결과 상기 수학식 1에 따라 비트라인의 전압(VBL)도 증가된다.
이상에서와 같이 본 발명에 따른 플래쉬 메모리장치에서는, 프로그램시 비트라인 전압 클램프 회로(27)에 의해 비트라인 전압(VBL)이 소정의 목표전압보다 높아지거나 낮아지는 것이 억제되고 소정의 목표전압으로 거의 일정하게 유지된다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 플래쉬 메모리장치에서는, 프로그램시 비트라인 전압(VBL)이 소정의 목표전압으로 거의 일정하게 유지됨으로써 프로그램 효율(Program Efficiency)이 향상되고 또한 프로그램 교란(Program Disturbance)이 감소되는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 플래쉬 메모리장치를 나타내는 회로도이다.
도 2는 본 발명의 일실시예에 따른 플래쉬 메모리장치를 나타내는 회로도이다.

Claims (11)

  1. 소오스라인에 소오스가 연결되고 비트라인에 드레인이 연결되며 워드라인에 게이트가 연결되는 플래쉬 메모리셀;
    상기 워드라인에 연결되고, 워드라인 전압을 발생하여 상기 워드라인에 제공하는 워드라인 전압 발생회로;
    상기 비트라인에 연결되고, 프로그램 전류를 발생하여 상기 비트라인에 제공하는 프로그램 전류 발생회로; 및
    상기 비트라인과 상기 워드라인에 연결되고, 프로그램 동작시 상기 비트라인의 전압을 감지하여 상기 워드라인 전압 발생회로의 바이어스 전류를 조절함으로써 상기 비트라인의 전압을 조절하는 비트라인 전압 클램프 회로를 구비하는 것을 특징으로 하는 플래쉬 메모리장치.
  2. 제1항에 있어서, 상기 비트라인 전압 클램프 회로는,
    상기 비트라인의 전압변화에 비례하는 전류를 생성하여 상기 워드라인으로부터 기준전압 노드로 흐르도록 제어하는 전류미러를 구비하는 것을 특징으로 하는 플래쉬 메모리장치.
  3. 제2항에 있어서, 상기 전류미러는,
    상기 비트라인에 드레인과 게이트가 공통 연결되고 상기 기준전압 노드에 소오스가 연결되는 제1모스 트랜지스터; 및
    상기 워드라인에 드레인이 연결되고 상기 제1모스 트랜지스터의 게이트에 게이트가 연결되고 상기 기준전압 노드에 소오스가 연결되는 제2모스 트랜지스터를 구비하는 것을 특징으로 하는 플래쉬 메모리장치.
  4. 제1항에 있어서, 상기 비트라인 전압 클램프 회로는,
    상기 비트라인에 드레인과 게이트가 공통 연결되고 기준전압 노드에 소오스가 연결되는 제1모스 트랜지스터; 및
    상기 워드라인에 드레인이 연결되고 상기 제1모스 트랜지스터의 게이트에 게이트가 연결되고 상기 기준전압 노드에 소오스가 연결되는 제2모스 트랜지스터를 구비하는 것을 특징으로 하는 플래쉬 메모리장치.
  5. 소오스라인에 소오스가 연결되고 비트라인에 드레인이 연결되며 워드라인에 게이트가 연결되는 플래쉬 메모리셀;
    상기 워드라인에 연결되고, 워드라인 전압을 발생하여 상기 워드라인에 제공하는 워드라인 전압 발생회로;
    상기 비트라인에 연결되고, 프로그램 전류를 발생하여 상기 비트라인에 제공하는 프로그램 전류 발생회로; 및
    상기 비트라인과 상기 워드라인에 연결되고, 프로그램 동작시, 상기 비트라인의 전압이 증가할 때는 상기 워드라인의 전압을 감소시켜 상기 감소된 워드라인 전압에 의해 상기 비트라인의 전압을 감소시키고, 상기 비트라인의 전압이 감소할 때는 상기 워드라인의 전압을 증가시켜 상기 증가된 워드라인 전압에 의해 상기 비트라인의 전압을 증가시키는 비트라인 전압 클램프 회로를 구비하는 것을 특징으로 하는 플래쉬 메모리장치.
  6. 제5항에 있어서, 상기 비트라인 전압 클램프 회로는,
    상기 비트라인에 흐르는 상기 프로그램 전류에 비례하는 전류를 생성하여 상기 워드라인으로부터 기준전압 노드로 흐르도록 제어하는 전류미러를 구비하는 것을 특징으로 하는 플래쉬 메모리장치.
  7. 제6항에 있어서, 상기 전류미러는,
    상기 비트라인에 드레인과 게이트가 공통 연결되고 상기 기준전압 노드에 소오스가 연결되는 제1모스 트랜지스터; 및
    상기 워드라인에 드레인이 연결되고 상기 제1모스 트랜지스터의 게이트에 게이트가 연결되고 상기 기준전압 노드에 소오스가 연결되는 제2모스 트랜지스터를 구비하는 것을 특징으로 하는 플래쉬 메모리장치.
  8. 제5항에 있어서, 상기 비트라인 전압 클램프 회로는,
    상기 비트라인에 드레인과 게이트가 공통 연결되고 기준전압 노드에 소오스가 연결되는 제1모스 트랜지스터; 및
    상기 워드라인에 드레인이 연결되고 상기 제1모스 트랜지스터의 게이트에 게이트가 연결되고 상기 기준전압 노드에 소오스가 연결되는 제2모스 트랜지스터를 구비하는 것을 특징으로 하는 플래쉬 메모리장치.
  9. 소오스라인에 소오스가 연결되고 비트라인에 드레인이 연결되며 워드라인에 게이트가 연결되는 플래쉬 메모리셀, 상기 워드라인에 연결되고 워드라인 전압을 발생하여 상기 워드라인에 제공하는 워드라인 전압 발생회로, 및 상기 비트라인에 연결되고 프로그램 전류를 발생하여 상기 비트라인에 제공하는 프로그램 전류 발생회로를 구비하는 플래쉬 메모리장치의 비트라인 전압 조절방법에 있어서,
    상기 플래쉬 메모리장치의 프로그램 동작시, 상기 비트라인의 전압을 감지하여 상기 워드라인 전압 발생회로의 바이어스 전류를 조절함으로써 상기 비트라인의 전압을 조절하는 단계를 구비하는 것을 특징으로 하는 플래쉬 메모리장치의 비트라인 전압 조절방법.
  10. 제9항에 있어서, 상기 단계는,
    상기 비트라인의 상기 프로그램 전류에 비례하는 전류를 생성하여 상기 워드라인으로부터 기준전압 노드로 흐르도록 제어하는 단계를 구비하는 것을 특징으로 하는 플래쉬 메모리장치의 비트라인 전압 조절방법.
  11. 소오스라인에 소오스가 연결되고 비트라인에 드레인이 연결되며 워드라인에 게이트가 연결되는 플래쉬 메모리셀, 상기 워드라인에 연결되고 워드라인 전압을 발생하여 상기 워드라인에 제공하는 워드라인 전압 발생회로, 및 상기 비트라인에 연결되고 프로그램 전류를 발생하여 상기 비트라인에 제공하는 프로그램 전류 발생회로를 구비하는 플래쉬 메모리장치의 비트라인 전압 조절방법에 있어서,
    상기 비트라인의 전압이 증가할 때는 상기 워드라인의 전압을 감소시키는 단계;
    상기 감소된 워드라인 전압에 의해 상기 비트라인의 전압을 감소시키는 단계;
    상기 비트라인의 전압이 감소할 때는 상기 워드라인의 전압을 증가시키는 단계; 및
    상기 증가된 워드라인 전압에 의해 상기 비트라인의 전압을 증가시키는 단계를 구비하는 것을 특징으로 하는 플래쉬 메모리장치의 비트라인 전압 조절방법.
KR1020040046952A 2004-06-23 2004-06-23 프로그램 동작시 비트라인의 전압을 조절하는 비트라인전압 클램프 회로를 구비하는 플래쉬 메모리장치 및 이의비트라인 전압 제어방법 KR100594280B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020040046952A KR100594280B1 (ko) 2004-06-23 2004-06-23 프로그램 동작시 비트라인의 전압을 조절하는 비트라인전압 클램프 회로를 구비하는 플래쉬 메모리장치 및 이의비트라인 전압 제어방법
TW094117965A TWI279809B (en) 2004-06-23 2005-06-01 Flash memory device including bit line voltage clamp circuit for controlling bit line voltage during programming, and bit line voltage control method thereof
US11/146,740 US7251163B2 (en) 2004-06-23 2005-06-07 Flash memory device including bit line voltage clamp circuit for controlling bit line voltage during programming, and bit line voltage control method thereof
JP2005179885A JP4746360B2 (ja) 2004-06-23 2005-06-20 フラッシュメモリ装置及びそのビットライン電圧制御方法
CNB2005100794295A CN100550207C (zh) 2004-06-23 2005-06-21 包括位线电压箝位电路的闪存装置及其位线电压控制方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040046952A KR100594280B1 (ko) 2004-06-23 2004-06-23 프로그램 동작시 비트라인의 전압을 조절하는 비트라인전압 클램프 회로를 구비하는 플래쉬 메모리장치 및 이의비트라인 전압 제어방법

Publications (2)

Publication Number Publication Date
KR20050121860A true KR20050121860A (ko) 2005-12-28
KR100594280B1 KR100594280B1 (ko) 2006-06-30

Family

ID=35505492

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040046952A KR100594280B1 (ko) 2004-06-23 2004-06-23 프로그램 동작시 비트라인의 전압을 조절하는 비트라인전압 클램프 회로를 구비하는 플래쉬 메모리장치 및 이의비트라인 전압 제어방법

Country Status (5)

Country Link
US (1) US7251163B2 (ko)
JP (1) JP4746360B2 (ko)
KR (1) KR100594280B1 (ko)
CN (1) CN100550207C (ko)
TW (1) TWI279809B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100861190B1 (ko) * 2007-07-04 2008-09-30 주식회사 하이닉스반도체 1-트랜지스터형 디램
KR100861187B1 (ko) * 2007-07-04 2008-09-30 주식회사 하이닉스반도체 1-트랜지스터형 디램
US8295092B2 (en) 2008-07-22 2012-10-23 Samsung Electronics Co., Ltd. Non-volatile memory device and memory system

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4519612B2 (ja) * 2004-11-16 2010-08-04 株式会社東芝 不揮発性半導体記憶装置
EP1826766B1 (en) * 2006-02-28 2009-09-30 STMicroelectronics S.r.l. Circuit and method for generating a controlled current and suppressing disturbance thereof
US7532522B2 (en) * 2006-10-20 2009-05-12 Macronix International Co., Ltd. Memory and low offset clamp bias circuit thereof
US7539062B2 (en) * 2006-12-20 2009-05-26 Micron Technology, Inc. Interleaved memory program and verify method, device and system
US7630262B2 (en) * 2007-07-04 2009-12-08 Hynix Semiconductor, Inc. One-transistor type dram
US7733718B2 (en) * 2007-07-04 2010-06-08 Hynix Semiconductor, Inc. One-transistor type DRAM
JP2009060386A (ja) * 2007-08-31 2009-03-19 Samsung Electronics Co Ltd ディスチャージ回路
US7843246B2 (en) 2008-11-12 2010-11-30 Texas Instruments Incorporated Clamp control circuit having current feedback
KR101626084B1 (ko) * 2009-11-25 2016-06-01 삼성전자주식회사 멀티 칩 메모리 시스템 및 그것의 데이터 전송 방법
US8467245B2 (en) * 2010-03-24 2013-06-18 Ememory Technology Inc. Non-volatile memory device with program current clamp and related method
US8369154B2 (en) * 2010-03-24 2013-02-05 Ememory Technology Inc. Channel hot electron injection programming method and related device
KR101735586B1 (ko) 2010-07-29 2017-05-15 삼성전자 주식회사 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
EP2498258B1 (en) * 2011-03-11 2016-01-13 eMemory Technology Inc. Non-volatile memory device with program current clamp and related method
CN102184745B (zh) * 2011-03-15 2015-12-02 上海华虹宏力半导体制造有限公司 闪存及其编程方法
CN102270507B (zh) * 2011-06-28 2016-08-10 上海华虹宏力半导体制造有限公司 可自调节字线电压的闪存
US8817543B2 (en) * 2012-07-11 2014-08-26 Ememory Technology Inc. Flash memory
US10134475B2 (en) * 2015-03-31 2018-11-20 Silicon Storage Technology, Inc. Method and apparatus for inhibiting the programming of unselected bitlines in a flash memory system
CN106486161B (zh) * 2015-08-24 2019-12-13 北京兆易创新科技股份有限公司 一种nandflash编程的防干扰方法
WO2017146692A1 (en) * 2016-02-24 2017-08-31 Hewlett Packard Enterprise Development Lp Memristive control circuits with current control components
KR102657562B1 (ko) 2016-12-02 2024-04-17 에스케이하이닉스 주식회사 비휘발성 메모리 장치
CN106682352B (zh) * 2017-01-11 2020-02-21 南方电网科学研究院有限责任公司 一种箝位双子模块等效仿真方法
KR102132196B1 (ko) * 2018-09-05 2020-07-09 고려대학교 산학협력단 피드백 루프 동작을 이용하는 피드백 전계효과 전자소자 및 이를 이용한 배열 회로
CN113517008B (zh) * 2020-04-10 2024-06-11 中国科学院微电子研究所 一种动态钳位存内计算电路、存储器以及电子设备

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6139299A (ja) * 1984-07-30 1986-02-25 Nec Corp 不揮発性半導体記憶装置
JPH0736276B2 (ja) * 1985-12-23 1995-04-19 日本電気株式会社 不揮発性半導体記憶装置
US5991221A (en) * 1998-01-30 1999-11-23 Hitachi, Ltd. Microcomputer and microprocessor having flash memory operable from single external power supply
US6128221A (en) 1998-09-10 2000-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Circuit and programming method for the operation of flash memories to prevent programming disturbances
JP2000251487A (ja) 1999-02-24 2000-09-14 Hitachi Ltd 半導体集積回路装置
KR100474196B1 (ko) 2002-07-18 2005-03-10 주식회사 하이닉스반도체 클램프 회로 및 이를 이용한 부스팅 회로
US7158408B2 (en) * 2004-02-25 2007-01-02 Id Solutions, Inc. Current source control in RFID memory
US7042765B2 (en) * 2004-08-06 2006-05-09 Freescale Semiconductor, Inc. Memory bit line segment isolation

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100861190B1 (ko) * 2007-07-04 2008-09-30 주식회사 하이닉스반도체 1-트랜지스터형 디램
KR100861187B1 (ko) * 2007-07-04 2008-09-30 주식회사 하이닉스반도체 1-트랜지스터형 디램
US8295092B2 (en) 2008-07-22 2012-10-23 Samsung Electronics Co., Ltd. Non-volatile memory device and memory system

Also Published As

Publication number Publication date
US20050286302A1 (en) 2005-12-29
JP2006012401A (ja) 2006-01-12
JP4746360B2 (ja) 2011-08-10
KR100594280B1 (ko) 2006-06-30
TW200603165A (en) 2006-01-16
CN1716454A (zh) 2006-01-04
TWI279809B (en) 2007-04-21
US7251163B2 (en) 2007-07-31
CN100550207C (zh) 2009-10-14

Similar Documents

Publication Publication Date Title
KR100594280B1 (ko) 프로그램 동작시 비트라인의 전압을 조절하는 비트라인전압 클램프 회로를 구비하는 플래쉬 메모리장치 및 이의비트라인 전압 제어방법
US7719891B2 (en) Non-volatile memory device
JP4707841B2 (ja) 電圧レギュレータ回路および半導体メモリ装置
US20110222355A1 (en) Control voltage generation circuit and nonvolatile storage device having the same
KR100809071B1 (ko) 고전압 발생 회로를 구비하는 반도체 장치 및 그 전압 발생방법
KR100725373B1 (ko) 플래쉬 메모리 장치
KR100366011B1 (ko) 제어된 셀 임계 전압 분포를 갖는 불휘발성 반도체 기억장치
US6928000B2 (en) Semiconductor memory device having a resistance adjustment unit
KR20010088007A (ko) 바이어스 라인이 분리된 비휘발성 메모리 장치의 워드라인 드라이버 및 워드 라인 드라이빙 방법
KR20150050880A (ko) 전압 레귤레이터 및 바이어스 전류 조절 장치
JP2007293545A (ja) 電圧発生回路及びこれを備える半導体記憶装置
US7315475B2 (en) Non-volatile semiconductor memory device
JP2010123155A (ja) 不揮発性半導体メモリ装置
KR100699824B1 (ko) 프로그램 효율을 향상시키고 메모리셀 스트레스를감소시키는 플래쉬 메모리장치의 승압전압 발생회로 및 방법
KR20210147202A (ko) 반도체 장치와 반도체 메모리 장치
JP4284343B2 (ja) 半導体集積回路
US6865110B1 (en) Program voltage generation circuit for stably programming flash memory cell and method of programming flash memory cell
KR20050006892A (ko) 플래시 메모리 장치
KR20120037187A (ko) 반도체 메모리 장치 및 그의 동작 방법
KR20160106990A (ko) 전원 공급 회로 및 이를 포함하는 반도체 메모리 장치
JP2007334925A (ja) 不揮発性半導体記憶装置
JP2012203931A (ja) 半導体記憶装置
KR100885789B1 (ko) 불휘발성 메모리 장치
KR100525917B1 (ko) 센싱 수단을 이용한 워드라인 전압 발생 회로
CN115346588A (zh) 电压调节装置及采用其的存储器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160531

Year of fee payment: 11