KR100809071B1 - 고전압 발생 회로를 구비하는 반도체 장치 및 그 전압 발생방법 - Google Patents

고전압 발생 회로를 구비하는 반도체 장치 및 그 전압 발생방법 Download PDF

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Abstract

고전압 발생 회로를 구비하는 반도체 장치 및 그 전압 발생 방법이 개시된다. 상기 반도체 장치는 제1 펌프 클럭 발생부; 제1 전하 펌프부; 제2 펌프 클럭 발생부; 제2 전하 펌프부; 제3 펌프 클럭 발생부; 및 제3 전하 펌프부를 구비하며, 상기 제2 펌프 클럭 발생부의 스위치 제어부는 상기 제1 전하 펌프부의 출력 전압을 전용으로 사용함으로써 상기 제2 펌프 클럭 발생부 및 제2 전하 펌프부의 오동작 및 오버슈트 현상을 방지할 수 있는 효과가 있다.
전압 발생기, 오버슈트

Description

고전압 발생 회로를 구비하는 반도체 장치 및 그 전압 발생 방법{Semiconductor device having high voltage generation circuit and method there-of}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1a와 도 1b는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 구성 블록도이다.
도 2는 도 1a와 도 1b에 도시된 반도체 장치의 펌프 클럭 발생부의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 로우 디코더 및 메모리셀 어레이의 일 예를 나타내는 도면이다.
도 4는 도 1a와 도 1b에 도시된 반도체 장치의 출력 전압의 레벨을 도시한 그래프이다.
도 5는 본 발명의 비교예에 따른 반도체 장치를 나타내는 구성 블록도이다.
도 6은 도 5에 도시된 반도체 장치의 출력 전압의 레벨을 도시한 그래프이다.
도 7은 본 발명의 일 실시예에 따른 전압 발생 방법을 나타내는 흐름도이다.
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 고전압 발생 회로를 구비하는 반도체 장치 및 그 전압 발생 방법에 관한 것이다.
일반적으로 반도체 메모리 장치에 공급되는 전원은 단일 전원이지만, 플래시 메모리 등과 같은 반도체 메모리 장치는 내부에 구현된 다수의 회로들을 구동시키기 위해서 다수의 레벨을 갖는 전압을 필요로 한다.
예컨대, 플래시 메모리 장치는 불휘발성 메모리 장치로서 전원이 공급되지 않아도 셀에 기록된 데이터가 소멸되지 않고 남아있다.
따라서, 상기 플래시 메모리 장치는 셀에 데이터를 프로그램하기 위한 프로그램(program) 전압 및 셀에 저장된 데이터를 소거하기 위한 소거(erase) 전압을 필요로 한다. 이들 전압은 전원 전압보다 높은 고전압(예컨대, 20V)이다. 또한, 읽기 동작을 수행할 때에도 상기의 고전압(예컨대, 20V)보다는 낮지만 어느 정도의 전압(약, 5V~8V)이 필요하다.
이와 같은 고전압 또는 읽기 동작시의 필요한 전압을 얻기 위해 플래쉬 메모리 장치는 내부적으로 고전압 발생 회로를 구비한다. 고전압 발생 회로는, 정 전압을 발생하는 회로로서 레귤레이터 회로(regulator circuit)라 칭하기도 하며, 통상적으로 차지펌프(Charge pump)를 사용하여 구현된다.
따라서, 반도체 장치는 단일 전원(예컨대, 제1 전원전압)을 수신하고 적어도 한 개의 레귤레이터 회로를 이용하여 다수의 레벨을 갖는 전원 전압을 발생시킨다.
통상적으로 레귤레이터 회로는 저항 분배기를 이용하여 출력 전압의 증감을 조절하며, 상기 저항 분배기에 분배되는 전류 경로(path)는 스위치에 의해서 조절된다.
예컨대, 상기 스위치는 상기 저항 분배기에 병렬로 연결되고, 고전압 발생기에서 발생된 스위칭 전압과 스위치 인에이블 신호에 의해서 온/ 또는 오프되며, 상기 스위칭 전압은 반도체 장치를 구성하는 적어도 하나의 회로를 구동하기 위한 전원 전압으로도 쓰인다.
그러나, 상기 스위칭 전압이 목표 값에 도달하지 못하여 상기 스위치를 정상적으로 온/ 또는 오프 시키지 못한다면 레귤레이터 회로의 출력전압은 불안정해져서 상기 레귤레이터 회로의 출력 전압이 급격하게 상승하는 오버슈트(overshoot)현상이 발생할 수 있다.
특히, 플래시 메모리 장치는 셀에 데이터를 프로그램 후 프로그램된 데이터를 검증하기 위한 리드(read)의 동작시, 상기 스위칭 전압을 낮추어 상기 리드 동작중에 발생할 수 있는 기생 효과(parasitic effect)를 방지하도록 한다.
그러나 상기 스위칭 전압이 낮아지는 경우, 레귤레이터 회로는 상기 스위칭 전압의 변동으로 인하여 오동작을 일으켜 상기 레귤레이터 회로의 출력 전압이 급격하게 상승하는 오버슈트 현상이 발생할 수 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 고전압 발생 회로에서 발 생할 수 있는 오버슈트 현상을 감소하거나 방지할 수 있는 반도체 장치 및 그 전압 발생 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 반도체 장치는 제1 전원 전압에 기초하여 제1 펌프 클럭 신호를 발생하는 제1 펌프 클럭 발생부; 상기 제1 펌프 클럭 신호에 응답하여 제1 펌프 출력 전압을 발생하는 제1 전하 펌프부; 상기 제1 펌프 출력 전압에 기초하여 제2 펌프 클럭 신호를 발생하는 제2 펌프 클럭 발생부; 상기 제2 펌프 클럭 신호에 응답하여 제2 펌프 출력 전압을 발생하는 제2 전하 펌프부; 상기 제1 전원 전압에 기초하여 제3 펌프 클럭 신호를 발생하는 제3 펌프 클럭 발생부; 및 상기 제3 펌프 클럭 신호에 응답하여 제3 펌프 출력 전압을 발생하는 제3 전하 펌프부를 구비한다.
상기 제2 펌프 클럭 발생부는 상기 제1 펌프 출력 전압에 기초하여 상기 제1 전원 전압, 상기 제2 펌프 출력 전압 또는 상기 제2 펌프 출력 전압을 분배된 전압을 출력하는 분배 전압 출력부; 상기 분배 전압 출력부의 출력 전압을 기준 전압과 비교하여 비교신호를 발생하는 비교부; 및 상기 제2 펌프 출력 전압 발생시키는 인에이블 신호 및 상기 비교신호에 응답하여 소정의 주기를 가지는 상기 제2 펌프 클럭 신호를 발생하는 로직부를 구비한다.
상기 분배 전압 출력부는 상기 인에이블 신호에 기초하여 상기 제2 펌프 출력 전압을 분배하여 분배된 전압을 출력하는 분배기; 및 상기 인에이블 신호에 응답하여 상기 제2 전하 펌프부의 출력노드와 제2 전원 전압을 접속시키는 스위치를 구비할 수 있다.
상기 반도체 장치는 상기 인에이블 신호가 비활성화된 경우 상기 제2 전하 펌프부의 출력노드의 전압을 제1 전원 전압 레벨로 바이어스시키는 전원 전압 제어 회로부를 더 구비할 수 있다.
상기 반도체 장치는 메모리 셀 어레이와 복수의 로우 라인(row line)들을 통해 접속되고, 상기 제2 및 제3 펌프 출력 전압 및 어드레스 신호를 수신하며, 상기 어드레스 신호에 기초하여 상기 제2 펌프 출력 전압을 적어도 하나의 로우라인으로 출력하는 로우 디코더 회로를 더 구비할 수 있다.
상기 반도체 장치는 플래시(flash) 메모리 장치일 수 있고, 이 경우, 상기 제2 펌프 출력 전압은 상기 메모리 셀 어레이의 적어도 하나의 메모리 셀에 데이터를 기록하기 위한 프로그램 전압 또는 상기 메모리 셀에 기록된 데이터를 소거하기 위한 소거 전압일 수 있다.
상기 기술적 과제를 달성하기 위한 전압 발생 방법은 제1 전원 전압에 기초하여 제1 펌프 클럭 신호를 발생하는 단계; 상기 제1 펌프 클럭 신호에 응답하여 제1 펌프 출력 전압을 발생하는 단계; 상기 제1 펌프 출력 전압에 기초하여 제2 펌프 클럭 신호를 발생하는 단계; 상기 제2 펌프 클럭 신호에 응답하여 제2 펌프 출력 전압을 발생하는 단계; 상기 제1 전원 전압에 기초하여 제3 펌프 클럭 신호를 발생하는 단계; 및 상기 제3 펌프 클럭 신호에 응답하여 제3 펌프 출력 전압을 발생하는 단계를 구비한다.
상기 제2 펌프 클럭 신호를 발생하는 단계는 상기 제1 전원 전압, 상기 제2 펌프 출력 전압 또는 상기 제2 펌프 출력 전압을 분배하여 분배된 전압을 출력하는 단계; 상기 분배된 전압을 기준 전압과 비교하여 비교 신호를 발생하는 단계; 및 상기 제2 펌프 출력 전압을 발생시키는 인에이블 신호 및 상기 비교 신호에 응답하여 소정의 주기를 가지는 상기 제2 펌프 클럭 신호를 발생하는 단계를 구비한다.
상기 분배된 전압을 출력하는 단계는 상기 인에이블 신호가 활성화된 경우 상기 제1 펌프 출력 전압에 기초하여 상기 제2 펌프 출력 전압을 분배하여 분배된 전압을 출력하는 단계; 및 상기 인에이블 신호에 응답하여 상기 제2 펌프 출력 전압을 발생하는 출력 노드와 제2 전원 전압을 접속시키는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1a와 도 1b는 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 구성 블록도이다. 도 1a와 도 1b를 참조하면, 반도체 장치(10)는 제1 전압 발생부(20), 제2 전압 발생부(30), 제3 전압 발생부(40), 및 로우 디코더 회로(X-decoder, 50)를 구비한다.
상기 제1 전압 발생부(20)는 제1 전압발생 인에이블 신호(Vswitch_En)와 제1 전원 전압(Vcc)에 기초하여 제1 펌프 출력 전압(Vswitch)을 발생한다.
상기 제1 전압 발생부(20)는 제1 펌프 클럭 발생부(22)와 제1 전하 펌프부(24)를 구비한다.
상기 제1 펌프 클럭 발생부(22)는 제1 전압발생 인에이블 신호(Vswitch_En)에 응답하여 제1 전하 펌프부(24)의 동작을 제어하기 위한 제1 펌프 클럭 신호(PUMP_clock1)를 발생한다.
상기 제1 전하 펌프부(24)는 상기 제1 펌프 클럭 신호(PUMP_clock1)에 응답하여, 펌핑 동작을 수행하여 제1 펌프 출력 전압(Vswitch)을 발생한다.
상기 제2 전압 발생부(30)는 제2 전압발생 인에이블 신호(Vpgm_En)와 제1 펌프 출력 전압(Vswitch)에 기초하여 제2 펌프 출력 전압(Vpgm)을 발생한다.
상기 제2 전압 발생부(30)는 제2 펌프 클럭 발생부(32)와 제2 전하 펌프부(34)를 구비한다.
상기 제2 펌프 클럭 발생부(32)는 상기 제1 펌프 출력 전압(Vswitch)에 기초하여 제2 전하 펌프부(34)의 동작을 제어하기 위한 제2 펌프 클럭 신호(PUMP_clock3)를 발생한다.
상기 제2 전하 펌프부(34)는 상기 제2 펌프 클럭 신호(PUMP_clock3)에 응답하여, 펌핑 동작을 수행하여 제2 펌프 출력 전압(Vpgm)을 발생한다.
상기 제2 펌프 클럭 발생부(32)는 상기 제2 전하 펌프부(34)에서 출력되는 제2 펌프 출력 전압(Vpgm)이 소정의 목표 전압 레벨이 되면 상기 제2 펌프 클럭 발생부(32)의 동작을 중단시키기 위하여, 상기 제2 전하 펌프부(34) 출력 노드(NO5)와 연결되어, 출력 노드(NO5)의 전압 혹은 이 전압을 분배한 전압이 소정의 기준 전압(Vref)보다 높으면, 제2 펌프 클럭 신호(PUMP_clock3)의 출력을 중단한다.
제2 전하 펌프부(34)가 인에이블된 상태에서는 출력 노드(NO5)의 전압은 제2 펌프 출력 전압(Vpgm)이 된다. 반면에, 제2 펌프 클럭 신호(PUMP_clock3)의 출력이 중단되면, 제2 전하 펌프부(34)는 디스에이블 상태가 되고, 출력 노드(NO5)의 전압은 전원 전압 제어회로부(322)에 의하여 제1 전원 전압(Vcc)으로 바이어스된다.
상기 제3 전압 발생부(40)는 제3 전압발생 인에이블 신호(Vpp_En)와 제1 전원 전압(Vcc)에 기초하여 제3 펌프 출력 전압(Vpp)을 발생한다.
상기 제3 전압 발생부(40)는 제3 펌프 클럭 발생부(42)와 제3 전하 펌프부(44)를 구비한다.
상기 제3 펌프 클럭 발생부(42)는 제1 전원 전압(Vcc)에 기초하여 제3 펌프 클럭 신호(PUMP_clock5)를 발생한다.
상기 제3 전하 펌프부(44)는 제3 펌프 클럭 신호(PUMP_clock5)에 응답하여 제3 펌프 출력 전압(Vpp)을 발생한다
상기 로우 디코더 회로(50)는 메모리 셀 어레이(도 3의 60)와 접속되어 어드레스 신호(Address coding signal), 상기 제2 펌프 출력 전압(Vpgm) 또는 상기 제3 펌프 출력 전압(Vpp)에 기초하여 적어도 하나의 로우라인 선택 전압(Vsel)을 출력한다. 이에 대해서는 도 3을 참조하여 후술한다.
상기 로우라인 선택 전압(Vsel)은 읽기 전압(Vread), 패스전압(Vpass), 또는 소거전압(Vers) 중에서 어느 하나가 될 수 있다.
또한, 상기 읽기 전압(Vread), 패스전압(Vpass), 또는 소거전압(Vers)은 도 1a 및 도 1b에 도시된 전압 발생부(20, 30, 40)와 동일 또는 유사한 구조를 가지는 회로에서 발생될 수 있다.
도 2는 도 1a와 도 1b에 도시된 반도체 장치의 펌프 클럭 발생부의 회로도이다. 도 1a 내지 도 2를 참조하면, 제2 펌프 클럭 발생부(32)는 분배 전압 출력부(320), 비교부(330), 및 로직부(340)를 구비한다.
상기 분배 전압 출력부(320)는 제2 전하 펌프부(34)와 접속되어 상기 제1 전원 전압(Vcc), 상기 제2 펌프 출력 전압(Vpgm) 또는 상기 제2 펌프 출력 전압(Vpgm)을 분배한 전압을 출력한다.
상기 분배 전압 출력부(320)는 전원 전압 제어 회로부(322), 분배기(324), 및 스위치(N3)를 구비한다.
상기 전원 전압 제어 회로부(322)는 제2 전압발생 인에이블 신호(Vpgm_En)가 비활성화된 경우 상기 제2 전하 펌프부(34)의 출력 노드(NO5)의 전압(Vpgm)을 제1 전원 전압(Vcc) 레벨로 바이어스시킨다.
예컨대, 상기 전원 전압 제어 회로부(322)는 제2 전압발생 인에이블 신호(Vpgm_En)가 로우레벨("0")로 비활성화된 경우, 출력 노드(NO5)를 제1 전원 전압(Vcc) 레벨이 되도록 한다.
상기 전원 전압 제어 회로부(322)는 PMOS 트랜지스터(P11)와 디플리션 트랜지스터(depletion transistor; N11)를 구비한다.
상기 PMOS 트랜지스터(P11)와 상기 디플리션 트랜지스터(N11)는 각각이 제1 인버터(I1)와 제2 인버터(I3)를 통하여 입력된 제2 전압발생 인에이블 신 호(Vpgm_En) 또는 반전된 제2 전압발생 인에이블 신호(/Vpgm_En)에 의해 턴온/턴오프된다.
구체적으로는, 제2 전압발생 인에이블 신호(Vpgm_En)가 활성화된 경우에는 상기 PMOS 트랜지스터(P11)와 상기 디플리션 트랜지스터(N11)는 모두 턴오프되어, 출력 노드(NO5)는 제1 전원 전압(Vcc) 노드와는 분리된다.
반면, 제2 전압발생 인에이블 신호(Vpgm_En)가 비활성화된 경우에는 상기 PMOS 트랜지스터(P11)와 상기 디플리션 트랜지스터(N11)는 모두 턴온되어, 출력 노드(NO5)는 제1 전원 전압(Vcc) 노드와 전기적으로 연결된다. 따라서, 출력 노드(NO5)는 상기 제1 전원 전압(Vcc) 레벨로 바이어스된다.
상기 분배기(324)는 상기 제1 펌프 출력 전압(Vswitch)과 적어도 하나의 분배 제어신호(Vpgm_En1 또는 Vpgm_En2)에 기초하여 상기 제2 펌프 출력 전압(Vpgm)을 분배하여 분배된 전압을 출력한다.
상기 제1 분배 제어신호(Vpgm_En1)는 분배기(324)의 제1 스위치(T1)를 활성화시키는 신호이고, 상기 제2 분배 제어신호(Vpgm_En2)는 제2 스위치(T3)를 활성화시키는 신호로서, 반도체 장치(10)의 컨트롤러(미도시)에서 발생된 신호일 수 있다.
상기 분배기(324)는 제1 스위치 제어부(324-1), 제1 스위치(T1), 제2 스위치 제어부(324-3), 제2 스위치(T3), 및 직렬로 연결되는 제1 내지 제4 저항들(R1 내지 R4)을 구비한다. 제1 스위치(T1) 및 제2 스위치(T3)는 각각 제1 내지 제4 저항들(R1 내지 R4)중 적어도 하나의 저항에 병렬로 연결되며, 트랜지스터로 구현될 수 있다.
상기 제1 스위치 제어부(324-1)는 제1 펌프 출력 전압(Vswitch)과 제1 분배 제어신호(Vpgm_En1)에 기초하여 제1 스위치 제어전압(Vg1)을 출력한다.
예컨대, 제1 분배 제어신호(Vpgm_En1)가 하이레벨("1")로 활성화된 경우, 제1 스위치 제어전압(Vg1)은 제1 펌프 출력 전압(Vswitch)과 상응하는 전압레벨이 되어 제1 스위치(T1)는 턴온된다.
따라서, 제2 저항(R2)으로 전류가 흐르는 대신 제1 스위치(T1)로 전류가 흐름으로써, 제2 저항(R2)으로의 전류 유입이 차단되어 제2 저항(R2)은 디스에이블 상태가 된다.
반면에, 제1 분배 제어신호(Vpgm_En1)가 로우레벨("0")로 비활성화된 경우, 제1 스위치 제어전압(Vg1)은 제2 전원전압(Vss)과 상응하는 전압레벨이 되어 제1 스위치(T1)는 턴오프된다.
따라서, 제2 저항(R2)으로 전류가 유입되어 제2 저항(R2)은 인에이블 상태가 된다.
상기 제2 스위치 제어부(324-3)는 제1 펌프 출력 전압(Vswitch)과 제2 분배 제어신호(Vpgm_En2)에 기초하여 제2 스위치 제어전압(Vg3)을 출력한다.
상기 제2 스위치(T3)는 제3 저항(R3)의 양단 사이에 접속되며 상기 제2 스위치 제어전압(Vg3)에 응답하여 상기 제3 저항(R4)에 흐르는 전류를 차단한다.
상기 제2 스위치 제어부(324-3)는 제1 펌프 출력 전압(Vswitch)과 제2 분배 제어신호(Vpgm_En2)에 기초하여 제2 스위치 제어전압(Vg3)을 출력한다.
예컨대, 제2 분배 제어신호(Vpgm_En2)가 하이레벨("1")로 활성화된 경우, 제2 스위치 제어전압(Vg3)은 제1 펌프 출력 전압(Vswitch)과 상응하는 전압레벨이 되어 제2 스위치(T3)는 턴온된다.
따라서, 제3 저항(R3)으로의 전류 유입이 차단되어 제3 저항(R3)은 디스에이블 상태가 된다.
반면에, 제2 분배 제어신호(Vpgm_En2)가 로우레벨("0")로 비활성화된 경우, 제2 스위치 제어전압(Vg3)은 제2 전원전압(Vss)과 상응하는 전압레벨이 되어 제2 스위치(T3)는 턴오프된다.
따라서, 제3 저항(R3)에 흐르는 전류는 유입되어 제3 저항(R3)은 인에이블 상태가 된다.
즉, 상기 제1 내지 제4 저항들(R1 내지 R4)은 제2 전하 펌프부(34)의 출력 노드와 제2 전원 전압(Vss) 사이에 직렬로 연결되며 상기 제1 스위치(T1)와 상기 제2 스위치(T3) 각각의 온/ 또는 오프에 의해서 제2 펌프 출력 전압(Vpgm)을 분배한다.
상기 스위치(N3)는 제2 전압발생 인에이블 신호(Vpgm_En)에 응답하여 턴온/오프됨으로써, 상기 제2 전하 펌프부(34)의 출력 노드(NO5)와 제2 전원 전압(Vss) 사이의 전기적 경로를 선택적으로 형성하는 역할을 한다.
상기 비교부(330)는 상기 분배 전압 출력부(320)의 출력 전압(VD1)을 기준 전압(Vref)과 비교하여 비교 신호(Vcom)를 발생한다.
예컨대, 출력 전압(VD1)이 기준 전압(Vref)보다 높은 경우에는 로우레 벨("0")의 비교 신호(Vcom)를 출력하고, 출력 전압(VD1)이 기준 전압(Vref)보다 낮은 경우에는 하이레벨("1")의 비교 신호(Vcom)를 출력한다.
상기 로직부(340)는 제2 전압발생 인에이블 신호(Vpgm_En), 상기 비교신호(Vcom) 및 클럭 신호(clock)에 응답하여 소정의 주기를 가지는 상기 제2 펌프 클럭 신호(PUMP_clock3)를 발생한다.
상기 로직부(340)는 제2 전압발생 인에이블 신호(Vpgm_En)와 비교 신호(Vcom)를 논리곱하고, 이 논리곱 신호와 클럭 신호(clock)를 논리곱하여 제2 펌프 클럭 신호(PUMP_clock3)를 발생한다.
예컨대, 제2 전압발생 인에이블 신호(Vpgm_En)가 하이레벨("1")로 활성화되고 비교 신호(Vcom)가 하이레벨("1")인 경우(즉, 분배 전압(VD1)이 기준 전압(Vref) 보다 낮은 경우)에는, 클럭 신호(clock)가 제2 펌프 클럭 신호(PUMP_clock3)로서 출력된다.
따라서, 제2 전하 펌프부(34)는 제2 펌프 클럭 신호(PUMP_clock3)에 응답하여 전하 펌핑을 수행하여 제2 펌프 출력 전압(Vpgm)의 레벨을 기준 전압(Vref) 레벨로 증가시킨다.
반면에, 제2 전압발생 인에이블 신호(Vpgm_En)가 비활성화된 상태이거나 비교 신호(Vcom)가 로우레벨("0")인 경우(즉, 분배 전압(VD1)이 기준 전압(Vref) 보다 높은 경우)에는, 제2 펌프 클럭 신호(PUMP_clock3)는 로우레벨("0") 상태로 유지된다.
따라서, 제2 전하 펌프부(34)는 전하 펌핑을 중단하여 제2 펌프 출력 전 압(Vpgm)의 레벨을 기준 전압(Vref) 레벨로 유지하거나 감소시킨다.
도 1a와 도 1b에 도시된 제1 펌프 클럭 발생부(22)는 제2 전압발생 인에이블 신호(Vpgm_En), 제1 펌프 출력 전압(Vswitch), 제1 분배 제어신호(Vpgm_En1), 및 제2 분배 제어신호(Vpgm_En2) 대신에 제1 전압발생 인에이블 신호(Vswitch_En), 제1 전원 전압(Vcc), 제3 분배 제어신호(Vswi_En1), 및 제4 분배 제어신호(Vswi_En2)에 응답하여 동작한다는 차이점 외에는 제2 펌프 클럭 발생부(32)와 그 구성 및 동작이 동일 또는 유사하여 이에 대한 상세한 설명은 생략한다.
또한, 도 1a와 도 1b에 도시된 제3 펌프 클럭 발생부(42)는 제2 전압발생 인에이블 신호(Vpgm_En), 제1 펌프 출력 전압(Vswitch), 제1 분배 제어신호(Vpgm_En1), 및 제2 분배 제어신호(Vpgm_En2) 대신에 제3 전압발생 인에이블 신호(Vpp_En), 제1 전원 전압(Vcc), 제5 분배 제어신호(Vpp_En1), 및 제6 분배 제어신호(Vpp_En2)에 응답하여 동작한다는 차이점 외에는 제2 펌프 클럭 발생부(32)와 그 구성 및 동작이 동일 또는 유사하여 이에 대한 상세한 설명은 생략한다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 로우 디코더 회로 및 메모리셀 어레이의 일 예를 나타내는 도면이다. 도 3에 도시된 반도체 장치는 플래시 메모리 장치의 일 예이다.
도 3을 참조하면, 메모리 셀 어레이(60)는 복수의 로우 라인들(SSL, WL32~WL1, GSL)을 통해 로우 디코더 회로(50)에 접속되고, 복수의 비트 라인들(BL1,BL2, ..., BLi)을 통하여 페이지 버퍼(70)에 접속될 수 있다.
로우 디코더 회로(50)는 상기 제2 및 제3 펌프 출력 전압(Vpgm, Vpp), 읽기 전압(Vread), 패스전압(Vpass), 소거전압(Vers) 및 어드레스 신호(address coding signals)를 수신하며, 상기 어드레스 신호에 기초하여 상기 제2 펌프 출력 전압(Vpgm, 예컨대, 프로그램 전압), 읽기 전압(Vread), 패스전압(Vpass) 또는 소거전압(Vers)을 대응하는 로우라인(SSL, WL32~WL1, GSL)으로 출력한다.
로우 디코더 회로(50)는 로우라인 전압 선택부(51)와 다수의 트랜지스터들(PG0~PG33)을 구비할 수 있다. 로우라인 전압 선택부(51)는 다수의 생성 전압들, 즉 상기 제2 펌프 출력 전압(Vpgm, 예컨대, 프로그램 전압), 읽기 전압(Vread), 패스전압(Vpass) 및 소거전압(Vers)을 이용하여 각 로우 라인들(도 2의 SSL, WL32~WL1, GSL)에 인가될 선택 전압(SS, S32, S31, ..., S1, GS)을 선택하여 출력한다. 다수의 트랜지스터들(PG0~PG33)은 제3 펌프 출력 전압(Vpp)에 응답하여 턴온/오프됨으로써, 상기 로우라인 선택 전압(SS, S32, S31, ..., S1, GS)이 대응하는 로우라인(SSL, WL32~WL1, GSL)으로 출력되도록 한다.
메모리 셀 어레이(60)는 복수의 비트 라인들(BL1,BL2, ..., BLi)과, 각 비트라인들(BL1,BL2, ..., BLi)에 접속되는 메모리 셀 스트링들(MCS)을 포함한다.
각 메모리 셀 스트링(MCS)은 직렬로 연결되는 복수(여기서는, 32개)의 셀 트랜지스터들(M1~M32)을 포함한다. 셀 트랜지스터들(M1~M32)은, 스트링 선택 트랜지스터(SST)의 소오스와 그라운드 선택 트랜지스터(GST)의 드레인 사이에 직렬로 연결된다. 각 스트링 선택 트랜지스터(SST)의 드레인은 대응하는 비트 라인(BLj, j=1~i)에 연결되고, 그라운드 선택 트랜지스터(GST)의 소오스는 공통 소오스 라인(common source line; CSL)에 연결된다. 스트링 선택 트랜지스터들(SST)의 각 게 이트들은 스트링 선택 라인(SSL)에 공통으로 연결되고, 그라운드 선택 트랜지스터들(GST)의 게이트들은 그라운드 선택 라인(GSL)에 공통으로 연결된다. 각 스트링(MCS)의 셀 트랜지스터들(M1~M32)의 컨트롤 게이트들은 워드 라인들(WL1-WL32) 중 대응하는 워드 라인에 공통으로 연결된다. 메모리셀 어레이(60) 내의 로우 라인들, 즉, 스트링 선택 라인(SSL), 그라운드 선택 라인(GSL) 및 워드라인들(WL1~WL32)은, 제3 펌프 출력 전압(Vpp)에 응답하여 턴온/오프되는 트랜지스터들(PG0~PG33)을 통하여, 로우라인 선택 전압들(SS, S32, S31,..., S1, GS)을 수신한다.
도 4는 도 1a와 도 1b에 도시된 반도체 장치의 출력 전압의 레벨을 도시한 그래프이다. 도 1a, 도 1b, 및 도 4를 참조하면, 메모리 셀 어레이(미도시)가 프로그램 상태(t1 및 t5)인 경우, 즉 프로그램 동작 구간(t1 및 t5)에서는, 제3 펌프 출력 전압(Vpp; L1)은 제2 펌프 출력 전압(Vpgm; L3) 보다 고전압을 유지한다.
반면에, 메모리 셀 어레이(미도시)의 셀에 데이터를 프로그램 후 프로그램된 데이터를 검증하기 위한 리드의 동작(t3 및 t7)시, 제3 펌프 출력 전압(Vpp; L1)은 제2 펌프 출력 전압(Vpgm; L3) 보다 저전압을 유지한다.
즉, 데이터 검증 동작(t3 및 t7)시, 로우 디코더 회로(50)에 인가되는 제3 펌프 출력 전압(Vpp; L1)이 저전압 상태를 유지하여, 상기 제3 펌프 출력 전압(Vpp; L1)에 의해서 발생 될 수 있는 기생 효과(parasitic effect)가 방지되어 상기 데이터 검증 동작이 안정적으로 이루어질 수 있다.
본 발명의 실시예에 의하면, 제2 전압 발생부(30)는 제1 전압 발생부(20)에 서 발생된 제1 펌프 출력 전압(Vswitch)을 스위치 제어부(324-1, 324-3)의 입력 전압으로 사용한다. 제1 펌프 출력 전압(Vswitch)은 프로그램 구간(t1 및 t5) 및 상기 프로그램 데이터의 검증을 위한 리드 구간(t3 및 t7)에서 상기 제2 펌프 출력 전압(Vpgm)보다 높거나 같은 것이 바람직하다.
따라서, 본 발명의 실시예에 의하면, 프로그램 데이터의 검증을 위한 리드 구간(t3 및 t7)에서 상기 제3 펌프 출력 전압(Vpp)이 상기 제2 펌프 출력 전압(Vpgm)보다 낮더라도 상기 제3 펌프 출력 전압(Vpp)과 무관하게 제2 펌프 출력 전압(Vpgm)은 오버슈트 현상없이 안정적으로 발생될 수 있다.
즉, 제2 전압 발생부(30)에서 발생된 제2 펌프 출력 전압(Vpgm; L3)은 제3 전압 발생부(40)에서 발생된 제3 펌프 출력 전압(Vpp; L1)의 영향을 받지 않으며, 제2 펌프 출력 전압(Vpgm)의 오버 슈트 현상은 방지될 수 있다.
도 5는 본 발명의 비교예에 따른 반도체 장치를 나타내는 구성 블록도이고, 도 6는 도 5에 도시된 반도체 장치의 출력 전압의 레벨을 도시한 그래프이다. 도 1a 내지 도 6를 참조하면, 도 5의 반도체 장치(100)는 제1 전압 발생부(20)를 구비하지 않고, 제2 전압 발생부(30＇)는 제1 전압 발생부(20)에서 발생되는 제1 펌프 출력 전압(Vswitch) 대신에 제3 전압 발생부(40)에서 발생되는 제3 펌프 출력 전압(Vpp)에 응답하여 동작한다는 차이점 외에는 도 1a와 도 1b에 도시된 반도체 장치(10)와 그 구성 및 동작이 동일 또는 유사하다.
메모리 셀 어레이(미도시)의 프로그램 동작 구간(t1 및 t5)인 경우, 제3 펌프 출력 전압(Vpp; L1)은 제2 펌프 출력 전압(Vpgm; L3) 보다 고전압을 유지한다.
반면에, 메모리 셀 어레이(미도시)의 셀에 데이터를 프로그램 후 프로그램된 데이터를 검증하기 위한 리드의 동작(t3 및 t7)시, 제3 펌프 출력 전압(Vpp; L1)은 제2 펌프 출력 전압(Vpgm; L3) 보다 저전압을 유지한다.
즉, 데이터 검증 동작(t3 및 t7)시, 로우 디코더 회로(50)에 인가되는 제3 펌프 출력 전압(Vpp; L1)이 저전압 상태를 유지하여, 상기 제3 펌프 출력 전압(Vpp; L1)에 의해서 발생 될 수 있는 기생 효과(parasitic effect)가 방지될 수 있다.
그러나, 데이터 검증 동작(t3 및 t7)시, 상기 제2 펌프 출력 전압(Vpgm; L5)은 스위치 제어부(324-1, 324-3)에 입력되는 제3 펌프 출력 전압(Vpp)의 불안정으로 인한 제2 전압 발생부(30＇)의 비정상적인 동작으로 제2 펌프 출력 전압(Vpgm)이 불안정해져서 목표 전압 레벨(L3)보다 갑자기 증가하는 오버 슈트 현상으로 인하여 상기 데이터 검증 동작은 불안정해질 수 있다.
반면에, 본 발명의 실시예에 따른 반도체 장치(10)의 제2 전압 발생부(30)는 제1 전압 발생부(20)의 출력전압(Vswitch)에 기초하여 제2 펌프 출력 전압(Vpgm)을 출력한다.
따라서, 본 발명의 실시예에 의하면, 제2 전압 발생부(30)는 제1 전압 발생부(20)에서 발생 된 제1 펌프 출력 전압(Vswitch)을 스위치 제어부(324-1, 324-3)의 입력 전압으로 사용하므로 제3 펌프 출력 전압(Vpp; L1)이 저전압 혹은 불안정해지더라도 영향을 받지 않는다.
즉, 제2 전압 발생부(30)에서 발생된 제2 펌프 출력 전압(Vpgm; L3)은 제3 전압 발생부(40)에서 발생된 제3 펌프 출력 전압(Vpp; L1)의 영향을 받지 않으며, 제2 펌프 출력 전압(Vpgm)의 오버 슈트 현상은 방지될 수 있다.
상기 제1 전압 발생부(20)에서 발생 된 제1 펌프 출력 전압(Vswitch)은 상기 제2 전압 발생부(30) 전용의 입력전압으로 사용될 뿐만 아니라 다른 전압 발생부(미도시)의 스위칭 전압으로 입력될 수 있음은 물론이다.
도 7은 본 발명의 일 실시예에 따른 전압 발생 방법을 나타내는 흐름도이다. 도 1a, 도 1b, 및 도 7을 참조하면, 제1 펌프 클럭 발생부(22)는 제1 전원 전압(Vcc)에 기초하여 제1 펌프 클럭 신호(PUMP_clock1)를 발생한다(S10).
제1 전하 펌프부(24)는 상기 제1 펌프 클럭 신호(PUMP_clock1)에 응답하여 제1 펌프 출력 전압(Vswitch)을 발생한다(S20).
제2 펌프 클럭 발생부(32)는 상기 제1 펌프 출력 전압(Vswitch)에 기초하여 제2 펌프 클럭 신호(PUMP_clock3)를 발생한다(S30).
제2 전하 펌프부(34)는 상기 제2 펌프 클럭 신호(PUMP_clock3)에 응답하여 제2 펌프 출력 전압(Vpgm)을 발생한다(S40).
제3 펌프 클럭 발생부(42)는 제1 전원 전압(Vcc)에 기초하여 제3 펌프 클럭 신호(PUMP_clock5)를 발생한다(S50).
상기 제3 전하 펌프부(44)는 제3 펌프 클럭 신호(PUMP_clock5)에 응답하여 제3 펌프 출력 전압(Vpp)을 발생한다(S60).
따라서, 본 발명에 의하면, 제2 펌프 클럭 발생부(32)는 제1 펌프 출력 전압(Vswitch)에 기초하여 제2 펌프 클럭 신호(PUMP_clock3)를 발생하므로 제3 펌프 출력 전압(Vpp)이 저전압 혹은 불안정해지더라도 오버 슈트 현상 없는 안정적인 제2 펌프 출력 전압(Vpgm)을 출력할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 고전압 발생 회로를 구비하는 반도체 장치 및 그 전압 발생 방법은 상기 고전압 발생 회로 전용의 스위치 전압 발생회로를 구비하여 상기 고전압 발생 회로의 오동작 및 오버슈트 현상을 방지할 수 있는 효과가 있다.

Claims (13)

  1. 제1 전원 전압에 기초하여 제1 펌프 클럭 신호를 발생하는 제1 펌프 클럭 발생부;
    상기 제1 펌프 클럭 신호에 응답하여, 제1 펌프 출력 전압을 발생하는 제1 전하 펌프부;
    상기 제1 펌프 출력 전압에 기초하여 제2 펌프 클럭 신호를 발생하는 제2 펌프 클럭 발생부;
    상기 제2 펌프 클럭 신호에 응답하여 제2 펌프 출력 전압을 발생하는 제2 전하 펌프부;
    상기 제1 전원 전압에 기초하여 제3 펌프 클럭 신호를 발생하는 제3 펌프 클럭 발생부; 및
    상기 제3 펌프 클럭 신호에 응답하여 제3 펌프 출력 전압을 발생하는 제3 전하 펌프부를 구비하는 반도체 장치.
  2. 제1항에 있어서, 상기 제2 펌프 클럭 발생부는
    상기 제1 펌프 출력 전압에 기초하여 상기 제1 전원 전압, 상기 제2 펌프 출력 전압 또는 상기 제2 펌프 출력 전압을 분배된 전압을 출력하는 분배 전압 출력부;
    상기 분배 전압 출력부의 출력 전압을 기준 전압과 비교하여 비교신호를 발 생하는 비교부; 및
    인에이블 신호 및 상기 비교신호에 기초하여 소정의 주기를 가지는 상기 제2 펌프 클럭 신호를 발생하는 로직부를 구비하는 반도체 장치.
  3. 제2항에 있어서, 상기 분배 전압 출력부는
    상기 제1 펌프 출력 전압 및 분배 제어 신호에 기초하여 상기 제2 펌프 출력 전압을 분배하여 분배된 전압을 출력하는 분배기; 및
    상기 인에이블 신호에 응답하여, 상기 제2 펌프 출력 전압이 출력되는 상기 제2 전하 펌프부의 출력노드와 제2 전원 전압간의 전류 경로를 선택적으로 형성하는 스위치를 구비하는 반도체 장치.
  4. 제3항에 있어서, 상기 분배기는
    상기 제1 펌프 출력 전압과 상기 분배 제어 신호에 기초하여 스위치 제어전압을 출력하는 스위치 제어부;
    상기 제2 전하 펌프부의 출력노드와 상기 스위치의 일 단자 사이에 직렬로 연결되는 저항 소자들; 및
    상기 저항소자들 중 적어도 하나의 저항 소자와 병렬로 연결되고, 상기 스위치 제어전압에 응답하여 턴온/턴오프되는 트랜지스터를 구비하는 반도체 장치.
  5. 제3항에 있어서, 상기 반도체 장치는
    상기 인에이블 신호가 비활성화된 경우 상기 제2 전하 펌프부의 출력노드의 전압을 제1 전원 전압 레벨로 바이어스시키는 전원 전압 제어 회로부를 더 구비하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 반도체 장치는
    메모리 셀 어레이와 복수의 로우 라인(row line)들을 통해 접속되고, 상기 제2 및 제3 펌프 출력 전압 및 어드레스 신호를 수신하며, 상기 어드레스 신호에 기초하여 상기 제2 펌프 출력 전압을 적어도 하나의 로우라인으로 출력하는 로우 디코더 회로를 더 구비하는 반도체 장치.
  7. 제6항에 있어서,
    상기 반도체 장치는 플래시(flash) 메모리 장치이고,
    상기 제2 펌프 출력 전압은
    상기 메모리 셀 어레이의 적어도 하나의 메모리 셀에 데이터를 기록하기 위한 프로그램 전압 또는 상기 메모리 셀에 기록된 데이터를 소거하기 위한 소거 전압인 반도체 장치.
  8. 제7항에 있어서,
    상기 제3 펌프 출력 전압은 상기 플래시 메모리 장치의 프로그램 구간에서는 상기 제2 펌프 출력 전압보다 높고, 프로그램 데이터의 검증을 위한 리드 구간에서는 상기 제2 펌프 출력 전압보다 낮은 전압 레벨을 가지며,
    상기 제1 펌프 출력 전압은 상기 플래시 메모리 장치의 프로그램 구간 및 상기 프로그램 데이터의 검증을 위한 리드 구간에서 상기 제2 펌프 출력 전압보다 높거나 같은 전압 레벨을 가지는 반도체 장치.
  9. 제6항에 있어서, 상기 로우 디코더 회로는
    상기 제3 펌프 출력 전압에 기초하여 턴온되어 상기 제2 펌프 출력 전압을 상기 적어도 하나의 로우라인으로 출력하는 트랜지스터를 구비하는 반도체 장치.
  10. 제7항에 있어서, 상기 제2 펌프 클럭 발생부는
    상기 제1 펌프 출력 전압에 기초하여 상기 제1 전원 전압, 상기 제2 펌프 출력 전압 또는 상기 제2 펌프 출력 전압을 분배된 전압을 출력하는 분배 전압 출력부;
    상기 분배 전압 출력부의 출력 전압을 기준 전압과 비교하여 비교신호를 발생하는 비교부; 및
    상기 제2 펌프 출력 전압 발생시키는 인에이블 신호 및 상기 비교신호에 응답하여 소정의 주기를 가지는 상기 제2 펌프 클럭 신호를 발생하는 로직부를 구비하는 반도체 장치.
  11. 제1 전원 전압에 기초하여 제1 펌프 클럭 신호를 발생하는 단계;
    상기 제1 펌프 클럭 신호에 응답하여 제1 펌프 출력 전압을 발생하는 단계;
    상기 제1 펌프 출력 전압에 기초하여 제2 펌프 클럭 신호를 발생하는 단계;
    상기 제2 펌프 클럭 신호에 응답하여 제2 펌프 출력 전압을 발생하는 단계;
    상기 제1 전원 전압에 기초하여 제3 펌프 클럭 신호를 발생하는 단계; 및
    상기 제3 펌프 클럭 신호에 응답하여 제3 펌프 출력 전압을 발생하는 단계를 구비하는 반도체 장치의 전압 발생 방법.
  12. 제11항에 있어서, 상기 제2 펌프 클럭 신호를 발생하는 단계는
    상기 제1 전원 전압, 상기 제2 펌프 출력 전압 또는 상기 제2 펌프 출력 전압을 분배하여 분배된 전압을 출력하는 단계;
    상기 분배된 전압을 기준 전압과 비교하여 비교 신호를 발생하는 단계; 및
    상기 제2 펌프 출력 전압을 발생시키는 인에이블 신호 및 상기 비교 신호에 응답하여 소정의 주기를 가지는 상기 제2 펌프 클럭 신호를 발생하는 단계를 구비하는 반도체 장치의 전압 발생 방법.
  13. 제12항에 있어서, 상기 분배된 전압을 출력하는 단계는
    상기 인에이블 신호가 활성화된 경우 상기 제1 펌프 출력 전압에 기초하여 상기 제2 펌프 출력 전압을 분배하여 분배된 전압을 출력하는 단계; 및
    상기 인에이블 신호에 응답하여 상기 제2 펌프 출력 전압을 발생하는 출력 노드와 제2 전원 전압을 접속시키는 단계를 구비하는 반도체 장치의 전압 발생 방법.
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