JPH0736276B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0736276B2 JPH0736276B2 JP29113285A JP29113285A JPH0736276B2 JP H0736276 B2 JPH0736276 B2 JP H0736276B2 JP 29113285 A JP29113285 A JP 29113285A JP 29113285 A JP29113285 A JP 29113285A JP H0736276 B2 JPH0736276 B2 JP H0736276B2
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Description
【発明の詳細な説明】 （技術分野） 本発明は不揮発性半導体記憶装置に関し特に置き換え可
能な読み出し専用メモリ（以下EPROMという）に関す
る。
能な読み出し専用メモリ（以下EPROMという）に関す
る。
（従来技術） EPROMは大規模集積化が進みチップ当たりのメモリ容量
が大きくなるとデータの書き込み時間が問題となる。た
とえば１バイト当たり50msec幅のパルスで書き込みを行
なうとメモリ容量128Kビット（16Kバイト）のチップで
は14〜15分（819.2秒＋α）もかかってしまい、書き込
み時間の短縮は必須である。このため従来行なわれてい
る書き込み時間短縮の手法にインテリジェント方式があ
り、例えば日経エレクトロニクス、1982年11月22日号、
No.304、p.p.100〜104にその一例が示されている。以下
に第１図と第２図を用いてインテリジェント方式に依る
書き込み時間の短縮を説明する。
が大きくなるとデータの書き込み時間が問題となる。た
とえば１バイト当たり50msec幅のパルスで書き込みを行
なうとメモリ容量128Kビット（16Kバイト）のチップで
は14〜15分（819.2秒＋α）もかかってしまい、書き込
み時間の短縮は必須である。このため従来行なわれてい
る書き込み時間短縮の手法にインテリジェント方式があ
り、例えば日経エレクトロニクス、1982年11月22日号、
No.304、p.p.100〜104にその一例が示されている。以下
に第１図と第２図を用いてインテリジェント方式に依る
書き込み時間の短縮を説明する。
メモリトランジスタ〜Q2は浮遊ゲートを有し、書き込み
動作はゲートとドレインに高電位を印加しメモリトラン
ジスタをオンさせて、ソース・ドレイン間で発生したホ
ットエレクトロンを浮遊ゲートに注入累積することによ
りしきい値電圧を高めることによって行なわれる。図の
▲▼、▲▼はプログラマ（書き込み装置）が
EPROMチップに与える制御信号でありアドレス入力、デ
ータ入力もプログラマがEPROMチップに与える。メモリ
トランジスタQ2を書き込む場合、負荷トランジスタ〜Q1
のドレインに概略20〜25VのVPP電源電圧を印加し、メモ
リトランジスタ〜Q2のゲートに概略17〜25Vの高レベル
のアドレス入力を与えることにより、メモリトランジス
タ〜Q2を選択し、しかる後に負荷トランジスタ〜Q1のゲ
ートに出力が接続されているノア回路〜NOR1に書き込む
ことを表わすデータ“0"に対応する概略０〜0.5Vの低レ
ベルのデータ入力を与え、しかる後にノア回路〜NOR1の
もう１つの入力▲▼に概略０〜0.5Vの低レベル入
力を与える。この時ノア回路〜NOR1の出力は高レベルと
なり、負荷トランジスタ〜Q1がオンしメモリトランジス
タ〜Q2に電流が流れメモリトランジスタ〜Q2のチャネル
で形成されたホットエレクトロンが浮遊ゲートに注入さ
れ、書き込まれる。第２図はインテリジェント方式によ
る高速書き込みのタイミング図である。１つのメモリト
ランジスタの書き込み動作は“プログラム”と“ベリフ
ァイ”の２つの期間の数回にわたる繰り返しと“追加プ
ログラム”の期間からなっている。▲▼は低レベ
ルの時書き込みが行なわれるから、書き込み時間は▲
▼が低レベルの期間である。プログラム期間に▲
▼はtwの期間（概略1mesc）低レベルとなり書き込
みが行なわれ、続くベリファイの期間にOEに概略０〜0.
5Vの低レベルが入力され▲▼に呼応してセンスアン
プ〜SA1はメモリトランジスタ〜Q2の記憶しているデー
タを読み出し、データ出力端子〜OUT1に出力する。デー
タ出力が書き込んだ状態に対応する“0"データでないな
らばプログラマは▲▼を再びtwの期間低レベルに
し再び書き込み、しかる後に▲▼を低レベルにして
データを読み出し出力させる。この“プログラム”と
“ベリファイ”の繰り返しは、出力されたデータが書き
込んだ状態に対応する“0"データとなるまで行なわれ
る。第２図の例では、４回目の書き込みで初めて出力さ
れたデータが“0"となり書き込めている。この様にして
出力データが“0"となるとプログラマは、▲▼を
tA（概略２〜5msec）の期間Ｌレベルにして追加書き込
みをする。これは信頼性および読み出し動作電源電圧マ
ージンを考えて余分に電子を浮遊ゲートに注入しておく
ためである。以上説明した様にインテリジェント方式に
依れば、メモリトランジスタの製造バラツキによる書き
込みスピードのバラツキに対して、書き込みの速いメモ
リトランジスタは“プログラム”と“ベリファイ”の繰
り返しが少数回で済み、書き込みの遅いメモリトランジ
スタの場合そのスピードに応じて繰り返し回数を増やす
ことにより、最も遅いメモリトランジスタでも十分書き
込める様に、たとえば50msecですべてのビットを書き込
む場合に比べて高速書き込みが実現する。
動作はゲートとドレインに高電位を印加しメモリトラン
ジスタをオンさせて、ソース・ドレイン間で発生したホ
ットエレクトロンを浮遊ゲートに注入累積することによ
りしきい値電圧を高めることによって行なわれる。図の
▲▼、▲▼はプログラマ（書き込み装置）が
EPROMチップに与える制御信号でありアドレス入力、デ
ータ入力もプログラマがEPROMチップに与える。メモリ
トランジスタQ2を書き込む場合、負荷トランジスタ〜Q1
のドレインに概略20〜25VのVPP電源電圧を印加し、メモ
リトランジスタ〜Q2のゲートに概略17〜25Vの高レベル
のアドレス入力を与えることにより、メモリトランジス
タ〜Q2を選択し、しかる後に負荷トランジスタ〜Q1のゲ
ートに出力が接続されているノア回路〜NOR1に書き込む
ことを表わすデータ“0"に対応する概略０〜0.5Vの低レ
ベルのデータ入力を与え、しかる後にノア回路〜NOR1の
もう１つの入力▲▼に概略０〜0.5Vの低レベル入
力を与える。この時ノア回路〜NOR1の出力は高レベルと
なり、負荷トランジスタ〜Q1がオンしメモリトランジス
タ〜Q2に電流が流れメモリトランジスタ〜Q2のチャネル
で形成されたホットエレクトロンが浮遊ゲートに注入さ
れ、書き込まれる。第２図はインテリジェント方式によ
る高速書き込みのタイミング図である。１つのメモリト
ランジスタの書き込み動作は“プログラム”と“ベリフ
ァイ”の２つの期間の数回にわたる繰り返しと“追加プ
ログラム”の期間からなっている。▲▼は低レベ
ルの時書き込みが行なわれるから、書き込み時間は▲
▼が低レベルの期間である。プログラム期間に▲
▼はtwの期間（概略1mesc）低レベルとなり書き込
みが行なわれ、続くベリファイの期間にOEに概略０〜0.
5Vの低レベルが入力され▲▼に呼応してセンスアン
プ〜SA1はメモリトランジスタ〜Q2の記憶しているデー
タを読み出し、データ出力端子〜OUT1に出力する。デー
タ出力が書き込んだ状態に対応する“0"データでないな
らばプログラマは▲▼を再びtwの期間低レベルに
し再び書き込み、しかる後に▲▼を低レベルにして
データを読み出し出力させる。この“プログラム”と
“ベリファイ”の繰り返しは、出力されたデータが書き
込んだ状態に対応する“0"データとなるまで行なわれ
る。第２図の例では、４回目の書き込みで初めて出力さ
れたデータが“0"となり書き込めている。この様にして
出力データが“0"となるとプログラマは、▲▼を
tA（概略２〜5msec）の期間Ｌレベルにして追加書き込
みをする。これは信頼性および読み出し動作電源電圧マ
ージンを考えて余分に電子を浮遊ゲートに注入しておく
ためである。以上説明した様にインテリジェント方式に
依れば、メモリトランジスタの製造バラツキによる書き
込みスピードのバラツキに対して、書き込みの速いメモ
リトランジスタは“プログラム”と“ベリファイ”の繰
り返しが少数回で済み、書き込みの遅いメモリトランジ
スタの場合そのスピードに応じて繰り返し回数を増やす
ことにより、最も遅いメモリトランジスタでも十分書き
込める様に、たとえば50msecですべてのビットを書き込
む場合に比べて高速書き込みが実現する。
以上説明した、従来行なわれてきた高速書き込みの手法
としてのインテリジェント方式は１つのメモリトランジ
スタへの書き込み動作が“プログラム”と“ベリファ
イ”の繰り返しと“追加プログラム”の期間から構成さ
れていることが最大の特徴となっているが、逆にこれが
欠点ともなっている。以下にインテリジェント方式の欠
点を述べる。まず第一に、１回書き込むたびにベリファ
イする時間が消費されている点があり、ｎ回目で書き込
めたメモリトランジスタはｎ回もベリファイしその時間
が無駄になっている。第二に、書き込み時間はtwの整数
倍ずつ増えるため、繰り返しの最後の回の書き込み時間
のいくらかは必要以上の書き込み時間となっている。こ
の無駄を少なくするにはtwを短くすれば良いが、その場
合繰り返し回数が増えベリファイに消費される時間が増
加してしまう。第三に、信頼性および読み出し動作電源
電圧マージンを広げるため浮遊ゲートに余分に電子を注
入しておく必要があるが、その方法は書き込みの速いメ
モリトランジスタも遅いメモリトランジスタも一律にtA
の時間の追加書き込みで行なうため、書き込みの遅いメ
モリトランジスタほどマージンが小さく、書き込みの遅
いメモリトランジスタでも十分マージンが得られるだけ
のtAをとれば、書き込みの速いメモリトランジスタでは
必要以上に長い追加書き込みとなり、書き込み時間の無
駄となってしまう。
としてのインテリジェント方式は１つのメモリトランジ
スタへの書き込み動作が“プログラム”と“ベリファ
イ”の繰り返しと“追加プログラム”の期間から構成さ
れていることが最大の特徴となっているが、逆にこれが
欠点ともなっている。以下にインテリジェント方式の欠
点を述べる。まず第一に、１回書き込むたびにベリファ
イする時間が消費されている点があり、ｎ回目で書き込
めたメモリトランジスタはｎ回もベリファイしその時間
が無駄になっている。第二に、書き込み時間はtwの整数
倍ずつ増えるため、繰り返しの最後の回の書き込み時間
のいくらかは必要以上の書き込み時間となっている。こ
の無駄を少なくするにはtwを短くすれば良いが、その場
合繰り返し回数が増えベリファイに消費される時間が増
加してしまう。第三に、信頼性および読み出し動作電源
電圧マージンを広げるため浮遊ゲートに余分に電子を注
入しておく必要があるが、その方法は書き込みの速いメ
モリトランジスタも遅いメモリトランジスタも一律にtA
の時間の追加書き込みで行なうため、書き込みの遅いメ
モリトランジスタほどマージンが小さく、書き込みの遅
いメモリトランジスタでも十分マージンが得られるだけ
のtAをとれば、書き込みの速いメモリトランジスタでは
必要以上に長い追加書き込みとなり、書き込み時間の無
駄となってしまう。
また書き込み動作時メモリトランジスタのゲートには、
概略17〜25Vの一定電位が印加されているがこの方法に
も以下に述べる欠点がある。第３図はホットエレクトロ
ンが浮遊ゲートに流れこむ量すなわち注入電流〜IGの浮
遊ゲート電位VFG依存性を示す。注入電流〜IGは浮遊ゲ
ート電位〜VFGがドレイン電位VDと概略等しい時最大と
なり、VFGが減少するに従いIGは減少することが特徴と
なっている。第４図に示すように浮遊ゲート〜５は制御
ゲート〜７と基板〜１に、浮遊ゲート−制御ゲート間容
量C2と浮遊ゲート−基板間容量C1とで容量結合してお
り、浮遊ゲート〜５の電位VFGは浮遊ゲートに注入蓄積
された電荷量をQF、制御ゲート〜７に印加する電位をV
CGとした時 となり浮遊ゲート電位VFGは蓄積された電子の電荷量QF
と一対一に対応しQFが多いほどVFGは低下する。第４図
において浮遊ゲート−制御ゲート間容量C2と浮遊ゲート
−基板間容量C1を等しくすれば行線〜Ｘに概略20V、列
線Ｙに概略10Vを印加した時、初期的には浮遊ゲート電
位VFGは概略10Vとなり、列線電位すなわちドレイン電位
と等しくなり、最大の注入電流IGが得られる。しかしな
がら行線電位すなわち制御ゲート電位〜VCGは一定であ
るから浮遊ゲートにホットエレクトロンが注入蓄積する
に従いQFが増大し浮遊ゲート電位VFGは低下し注入電流
は減少する。すなわち書き込みがはじまると注入電流は
減少をはじめ、書き込みが進むに従い注入電流は減少す
るため非常に効率の悪い書込み方法となっている。その
ためプログラム時間は長時間を必要としている。
概略17〜25Vの一定電位が印加されているがこの方法に
も以下に述べる欠点がある。第３図はホットエレクトロ
ンが浮遊ゲートに流れこむ量すなわち注入電流〜IGの浮
遊ゲート電位VFG依存性を示す。注入電流〜IGは浮遊ゲ
ート電位〜VFGがドレイン電位VDと概略等しい時最大と
なり、VFGが減少するに従いIGは減少することが特徴と
なっている。第４図に示すように浮遊ゲート〜５は制御
ゲート〜７と基板〜１に、浮遊ゲート−制御ゲート間容
量C2と浮遊ゲート−基板間容量C1とで容量結合してお
り、浮遊ゲート〜５の電位VFGは浮遊ゲートに注入蓄積
された電荷量をQF、制御ゲート〜７に印加する電位をV
CGとした時 となり浮遊ゲート電位VFGは蓄積された電子の電荷量QF
と一対一に対応しQFが多いほどVFGは低下する。第４図
において浮遊ゲート−制御ゲート間容量C2と浮遊ゲート
−基板間容量C1を等しくすれば行線〜Ｘに概略20V、列
線Ｙに概略10Vを印加した時、初期的には浮遊ゲート電
位VFGは概略10Vとなり、列線電位すなわちドレイン電位
と等しくなり、最大の注入電流IGが得られる。しかしな
がら行線電位すなわち制御ゲート電位〜VCGは一定であ
るから浮遊ゲートにホットエレクトロンが注入蓄積する
に従いQFが増大し浮遊ゲート電位VFGは低下し注入電流
は減少する。すなわち書き込みがはじまると注入電流は
減少をはじめ、書き込みが進むに従い注入電流は減少す
るため非常に効率の悪い書込み方法となっている。その
ためプログラム時間は長時間を必要としている。
（発明の目的） 本発明の目的は以上の欠点を除去し信頼性の高い高速書
き込み機能を有するEPROMを提供することにある。
き込み機能を有するEPROMを提供することにある。
（発明の構成） 本発明による不揮発性半導体記憶装置は、ドレイン電極
が列線に接続されソース電極が第一の電源に接続されゲ
ート電極が行線に接続されたメモリ機能を有する第一導
電型の第一のMIS電界効果トランジスタと、ドレイン電
極が第一の接続点に接続されソース電極が前記列線に接
続され書き込み制御信号をゲート入力とする第一導電型
の第二のMIS電界効果トランジスタと、入力が前記列線
に接続され出力が第一の出力端子に接続されたセンスア
ンプと、前記第一の接続点に入力端子が接続され第二の
接続点に出力端子が接続された第一の電流ミラー回路
と、あらかじめ定められた電流を発生するダミー電流源
に入力端子が接続され前記第二の接続点に出力端子が接
続された第二の電流ミラー回路と、ゲート電極が前記第
二の接続点に接続されドレイン電極が前記行線に接続さ
れ行線選択信号をソース入力とする第二導電型の第三の
MIS電界効果トランジスタと、前記行線と第二の電源と
の間に接続された負荷素子と、入力が前記行線に接続さ
れ出力が第二の出力端子に接続され、入力電位があらか
じめ定められた特定の電位を越える時を感知して信号を
出力する電圧検出回路とを含んで構成される。
が列線に接続されソース電極が第一の電源に接続されゲ
ート電極が行線に接続されたメモリ機能を有する第一導
電型の第一のMIS電界効果トランジスタと、ドレイン電
極が第一の接続点に接続されソース電極が前記列線に接
続され書き込み制御信号をゲート入力とする第一導電型
の第二のMIS電界効果トランジスタと、入力が前記列線
に接続され出力が第一の出力端子に接続されたセンスア
ンプと、前記第一の接続点に入力端子が接続され第二の
接続点に出力端子が接続された第一の電流ミラー回路
と、あらかじめ定められた電流を発生するダミー電流源
に入力端子が接続され前記第二の接続点に出力端子が接
続された第二の電流ミラー回路と、ゲート電極が前記第
二の接続点に接続されドレイン電極が前記行線に接続さ
れ行線選択信号をソース入力とする第二導電型の第三の
MIS電界効果トランジスタと、前記行線と第二の電源と
の間に接続された負荷素子と、入力が前記行線に接続さ
れ出力が第二の出力端子に接続され、入力電位があらか
じめ定められた特定の電位を越える時を感知して信号を
出力する電圧検出回路とを含んで構成される。
（実施例の説明） 以下本発明の実施例について図面を参照して説明する。
第５図は本発明の一実施例の回路図である。メモリトラ
ンジスタ〜Q4はＮ−チャネルでソースは接地されドレイ
ンは列線〜Y2に接続され、▲▼、DATAを入力とし
ノア回路〜NOR2で作られた書き込み制御信号をゲート入
力とするＮ−チャネルトランジスタ〜Q3のソースが列線
に接続されドレインは接続点〜10に接続されている。IM
1は第一の電流ミラー回路で入力端子〜８は接続点〜10
に接続され出力端子〜９は接続点〜11に接続されてい
る。第一の電流ミラー回路〜IM1はドレインとゲートが
入力端子に接続されソースがVPP電源に接続されたＰ−
チャネルトランジスタ〜Q5とゲートが入力端子〜８に接
続されドレインが出力端子〜９に接続されソースがVPP
電源に接続されたＰ−チャネルトランジスタ〜Q6とで構
成され、Q5とQ6は同一ディメンジョンに設定されており
Q5にｉ′の電流が流れるとQ6にもｉ′の電流を流そうと
する機能を有する。したがってメモリトランジスタQ4に
IMの電流が流れればQ6にもIMの電流が流れようとする。
〜IM2は第二の電流ミラー回路で入力端子〜13はあらか
じめ定められた電流を発生するダミー電流源〜CG1に接
続され出力端子〜12は前記接続点〜11に接続されてい
る。第二の電流ミラーIM2はドレインとゲートが入力端
子〜13に接続されソースが接続されたＮ−チャネルトラ
ンジスタ〜Q8と、ゲートが入力端子〜13に接続されドレ
インが出力端子〜12に接続されソースが接地されたＮ−
チャネルトランジスタ〜Q7とで構成され、Q7とQ8は同一
ディメンジョンに設定されておりQ8にｉ″の電流が流れ
ればQ7にｉ″の電流を流そうとする機能を有する。入力
端子〜13はダミー電流源〜CG1に接続されているため、
ダミー電流源の設定電流がＩであればQ7にはＩの電流が
流れようとする。第一の電流ミラー回路〜IM1の出力端
子〜９と第二の電流ミラー回路〜IM2の出力端子〜12は
接続点〜11で接続されており、接続点〜11の電位は第７
図で示す様にトランジスタ〜Q6とトランジスタ〜Q7の電
流特性の兼ね合いできまる電位〜V11になる。すなわち
トランジスタ〜Q6に流そうとする電流〜iQ6がトランジ
スタ〜Q7に流そうとする電流〜iQ7より大きければV11は
高くなり、逆にiQ6よりiQ7の方が大きければV11は低く
なる。このことはメモリトランジスタに流れる電流IMが
あらかじめ設定したダミー電流源の電流〜Ｉより小さけ
ればV11は低くなり、逆にIMIより大きければV11は高く
なることを意味する。〜Q9はＰ−チャネルトランジスタ
でドレインが行線に接続されゲートが前記接続点〜11に
接続されソースにアドレスデータ〜ADDが入力され選択
されると高電位が印加される。R1は行線〜X2と接地間に
接続された負荷素子である。V11が低下するとトランジ
スタQ9のコンダクタンスは上昇し行線〜X2の電位は上昇
する。逆にV11が上昇するとQ9のコンダクタンスは悪く
なり行線〜X2の電位は下がる。したがってあらかじめ設
定されたダミー電流源の電流〜Ｉよりメモリトランジス
タの電流〜IMが小さければ行線〜X2の電位は上昇しIDよ
りIMが大きければ行線電位は低下しIMをＩと同じにしよ
うとする。
第５図は本発明の一実施例の回路図である。メモリトラ
ンジスタ〜Q4はＮ−チャネルでソースは接地されドレイ
ンは列線〜Y2に接続され、▲▼、DATAを入力とし
ノア回路〜NOR2で作られた書き込み制御信号をゲート入
力とするＮ−チャネルトランジスタ〜Q3のソースが列線
に接続されドレインは接続点〜10に接続されている。IM
1は第一の電流ミラー回路で入力端子〜８は接続点〜10
に接続され出力端子〜９は接続点〜11に接続されてい
る。第一の電流ミラー回路〜IM1はドレインとゲートが
入力端子に接続されソースがVPP電源に接続されたＰ−
チャネルトランジスタ〜Q5とゲートが入力端子〜８に接
続されドレインが出力端子〜９に接続されソースがVPP
電源に接続されたＰ−チャネルトランジスタ〜Q6とで構
成され、Q5とQ6は同一ディメンジョンに設定されており
Q5にｉ′の電流が流れるとQ6にもｉ′の電流を流そうと
する機能を有する。したがってメモリトランジスタQ4に
IMの電流が流れればQ6にもIMの電流が流れようとする。
〜IM2は第二の電流ミラー回路で入力端子〜13はあらか
じめ定められた電流を発生するダミー電流源〜CG1に接
続され出力端子〜12は前記接続点〜11に接続されてい
る。第二の電流ミラーIM2はドレインとゲートが入力端
子〜13に接続されソースが接続されたＮ−チャネルトラ
ンジスタ〜Q8と、ゲートが入力端子〜13に接続されドレ
インが出力端子〜12に接続されソースが接地されたＮ−
チャネルトランジスタ〜Q7とで構成され、Q7とQ8は同一
ディメンジョンに設定されておりQ8にｉ″の電流が流れ
ればQ7にｉ″の電流を流そうとする機能を有する。入力
端子〜13はダミー電流源〜CG1に接続されているため、
ダミー電流源の設定電流がＩであればQ7にはＩの電流が
流れようとする。第一の電流ミラー回路〜IM1の出力端
子〜９と第二の電流ミラー回路〜IM2の出力端子〜12は
接続点〜11で接続されており、接続点〜11の電位は第７
図で示す様にトランジスタ〜Q6とトランジスタ〜Q7の電
流特性の兼ね合いできまる電位〜V11になる。すなわち
トランジスタ〜Q6に流そうとする電流〜iQ6がトランジ
スタ〜Q7に流そうとする電流〜iQ7より大きければV11は
高くなり、逆にiQ6よりiQ7の方が大きければV11は低く
なる。このことはメモリトランジスタに流れる電流IMが
あらかじめ設定したダミー電流源の電流〜Ｉより小さけ
ればV11は低くなり、逆にIMIより大きければV11は高く
なることを意味する。〜Q9はＰ−チャネルトランジスタ
でドレインが行線に接続されゲートが前記接続点〜11に
接続されソースにアドレスデータ〜ADDが入力され選択
されると高電位が印加される。R1は行線〜X2と接地間に
接続された負荷素子である。V11が低下するとトランジ
スタQ9のコンダクタンスは上昇し行線〜X2の電位は上昇
する。逆にV11が上昇するとQ9のコンダクタンスは悪く
なり行線〜X2の電位は下がる。したがってあらかじめ設
定されたダミー電流源の電流〜Ｉよりメモリトランジス
タの電流〜IMが小さければ行線〜X2の電位は上昇しIDよ
りIMが大きければ行線電位は低下しIMをＩと同じにしよ
うとする。
今メモリトランジスタ〜Q4を書き込むのにVPP電源を概
略20Vとしてトランジスタ〜Q3の負荷特性から列線〜Y2
の電位、すなわちメモリトランジスタ〜Q4のドレイン電
位〜VDが概略10Vとなる。その時最もホットエレクトロ
ンの注入電流が大きいのは第３図に示す様に浮遊ゲート
電位〜VFGが概略ドレイン電位〜VDの時で、すなわち概
略10Vの時である。メモリトランジスタに流れる電流〜I
Mは最も簡単な近似では、 で表わされ浮遊ゲートの電位〜VFGと一対一に対応す
る。したがってダミー電流源の電流〜Ｉを浮遊ゲート電
位〜VFGが10Vの時のメモリトランジスタ〜Q4に流れる電
流IM|VD＝10に設定しておけば、メモリトランジスタ〜Q
1に流れる電流〜IMはIM|VD＝10に保たれ、したがってV
FGは10Vにたもたれる。実際にはメモリトランジスタ〜Q
4においてVDが10V、VFGが10Vで書き込みがはじまり、浮
遊ゲートにホットエレクトロンが注入されてVFGが低下
すると、IMが低下しダミー電流源の設定電流Ｉ（＝IM|V
D＝10）より小さくなるため行線〜X2の電位が上昇し容
量結合によりVFGが上昇し10Vを保つ。したがってVFGは
つねにVDと等しくなる様にすることができ、プログラム
時間の間つねに最大の注入電流を得ることができる。書
き込んだメモリセルが誤まりなく書き込んだ状態と判断
されるためには、メモリトランジスタのコントロールゲ
ートからみたスレッショルド〜VTMが十分高くなってい
ることが必要でVTMは で表わされ、QFと一対一に対応する。今信頼性を十分考
慮して安定に書き込めたと判断できるスレッショルドを
VS TMとすると浮遊ゲートには次式に示すQF S以上の電荷
が注入蓄積されて いれば満足できる。この状態まで書き込まれた時行線電
位は にまで上昇している。VFGは初期状態と同じ10Vである。
第５図の〜VD1は電圧検出回路で行線〜X2の電位があら
かじめ設定された（５）式の電位VX2を越えた時を感知
し信号を出力する。
略20Vとしてトランジスタ〜Q3の負荷特性から列線〜Y2
の電位、すなわちメモリトランジスタ〜Q4のドレイン電
位〜VDが概略10Vとなる。その時最もホットエレクトロ
ンの注入電流が大きいのは第３図に示す様に浮遊ゲート
電位〜VFGが概略ドレイン電位〜VDの時で、すなわち概
略10Vの時である。メモリトランジスタに流れる電流〜I
Mは最も簡単な近似では、 で表わされ浮遊ゲートの電位〜VFGと一対一に対応す
る。したがってダミー電流源の電流〜Ｉを浮遊ゲート電
位〜VFGが10Vの時のメモリトランジスタ〜Q4に流れる電
流IM|VD＝10に設定しておけば、メモリトランジスタ〜Q
1に流れる電流〜IMはIM|VD＝10に保たれ、したがってV
FGは10Vにたもたれる。実際にはメモリトランジスタ〜Q
4においてVDが10V、VFGが10Vで書き込みがはじまり、浮
遊ゲートにホットエレクトロンが注入されてVFGが低下
すると、IMが低下しダミー電流源の設定電流Ｉ（＝IM|V
D＝10）より小さくなるため行線〜X2の電位が上昇し容
量結合によりVFGが上昇し10Vを保つ。したがってVFGは
つねにVDと等しくなる様にすることができ、プログラム
時間の間つねに最大の注入電流を得ることができる。書
き込んだメモリセルが誤まりなく書き込んだ状態と判断
されるためには、メモリトランジスタのコントロールゲ
ートからみたスレッショルド〜VTMが十分高くなってい
ることが必要でVTMは で表わされ、QFと一対一に対応する。今信頼性を十分考
慮して安定に書き込めたと判断できるスレッショルドを
VS TMとすると浮遊ゲートには次式に示すQF S以上の電荷
が注入蓄積されて いれば満足できる。この状態まで書き込まれた時行線電
位は にまで上昇している。VFGは初期状態と同じ10Vである。
第５図の〜VD1は電圧検出回路で行線〜X2の電位があら
かじめ設定された（５）式の電位VX2を越えた時を感知
し信号を出力する。
次に第６図に示すタイミング図を用いて本発明による高
速書き込みを説明する。アドレス入力〜ADD、データ入
力〜DATAが固定され▲▼に低レベル入力を与える
ことにより書き込みが開始され、浮遊ゲートに電子が注
入蓄積されその電荷量QFに応じ行線電位は上昇してい
く。読み出し動作電源電圧マージンを十分広くとること
ができ、かつ記憶保持特性の信頼性を十分に満足しうる
に充分な注入電子の電荷量QF Sによって（５）式に示す
様に一義的に決まる行線電位 まで行線電位が上昇すれば、その時点で充分高い信頼性
を得るだけの書き込みがなされているわけであるからそ
れ以上書き込む必要はない。したがって第５図の電圧検
出回路〜VD1は行線〜X2の電位が を越える時を感知し、出力端子〜OUT3に概略３〜5Vの高
レベル信号を出力し、これを受けたプログラマ（書き込
み装置）はPGMを高レベルに引き上げて書き込みを終了
させしかる後にアドレスを切りかえる。以上述べた様に
本発明によるEPROMを用いた高速書き込みはあらかじめ
設定しておいた高い信頼性を得るに十分に注入電子電荷
量に達した時書き込み動作を終了させるため非常に信頼
性が高く、書き込み時間はインテリジェント方式の様な
ディスクリートな値ではなく、連続値であるから必要以
上に長く書き込んでしまうといった無駄な書き込み時間
は一切なく、またベリファイの必要がないからその時間
が完全に省け、さらに書き込み動作中浮遊ゲート電位は
つねに概略ドレイン電位と等しく設定された電位に保た
れるから、常に最大の注入電流が得られるため速く必要
な注入電子電荷量が得られる。この様に高い信頼性を有
する高速書き込みが実現できる。
速書き込みを説明する。アドレス入力〜ADD、データ入
力〜DATAが固定され▲▼に低レベル入力を与える
ことにより書き込みが開始され、浮遊ゲートに電子が注
入蓄積されその電荷量QFに応じ行線電位は上昇してい
く。読み出し動作電源電圧マージンを十分広くとること
ができ、かつ記憶保持特性の信頼性を十分に満足しうる
に充分な注入電子の電荷量QF Sによって（５）式に示す
様に一義的に決まる行線電位 まで行線電位が上昇すれば、その時点で充分高い信頼性
を得るだけの書き込みがなされているわけであるからそ
れ以上書き込む必要はない。したがって第５図の電圧検
出回路〜VD1は行線〜X2の電位が を越える時を感知し、出力端子〜OUT3に概略３〜5Vの高
レベル信号を出力し、これを受けたプログラマ（書き込
み装置）はPGMを高レベルに引き上げて書き込みを終了
させしかる後にアドレスを切りかえる。以上述べた様に
本発明によるEPROMを用いた高速書き込みはあらかじめ
設定しておいた高い信頼性を得るに十分に注入電子電荷
量に達した時書き込み動作を終了させるため非常に信頼
性が高く、書き込み時間はインテリジェント方式の様な
ディスクリートな値ではなく、連続値であるから必要以
上に長く書き込んでしまうといった無駄な書き込み時間
は一切なく、またベリファイの必要がないからその時間
が完全に省け、さらに書き込み動作中浮遊ゲート電位は
つねに概略ドレイン電位と等しく設定された電位に保た
れるから、常に最大の注入電流が得られるため速く必要
な注入電子電荷量が得られる。この様に高い信頼性を有
する高速書き込みが実現できる。
なお第５図の行線選択信号〜ADDはVPP電源とは別の電源
から供給される高電圧、あるいは昇圧回路より発生させ
た高電圧を用いて30〜40Vを実現させるとより効果的で
ある。またメモリトランジスタ〜Q4のソースは必ずしも
接地する必要はなく概略0.5〜1.5Vの低電位に設定され
ていても同様の効果が得られる。さらにトランジスタ〜
Q3のソースとメモリトランジスタ〜Q1のドレインが列線
選択信号をゲート入力とするセレクト用トランジスタを
介して接続されても本発明に包含されることは容易に類
推できる。
から供給される高電圧、あるいは昇圧回路より発生させ
た高電圧を用いて30〜40Vを実現させるとより効果的で
ある。またメモリトランジスタ〜Q4のソースは必ずしも
接地する必要はなく概略0.5〜1.5Vの低電位に設定され
ていても同様の効果が得られる。さらにトランジスタ〜
Q3のソースとメモリトランジスタ〜Q1のドレインが列線
選択信号をゲート入力とするセレクト用トランジスタを
介して接続されても本発明に包含されることは容易に類
推できる。
（発明の効果） 以上述べた様に本発明よりEPROMの高い信頼性を有した
高速書き込みが実現される。
高速書き込みが実現される。
第１図は従来技術によるEPROMの回路図を示し、第２図
は従来技術による高速書き込みのタイミング図を示す。
第３図はメモリトランジスタの浮遊ゲートへのホットエ
レクトロン注入電流の浮遊ゲート電位依存性を示す。第
４図はメモリトランジスタの制御ゲート、浮遊ゲート、
基板間の容量結合を示す図である。第５図は本発明の実
施例の回路図を示し、第６図は本発明の実施例による高
速書き込みのタイミング図を示す。第７図は第５図に示
す実施例回路図中の接続点〜11の電位を説明する原理図
である。 １……サブストレート、５……浮遊ゲート、７……制御
ゲート、８、13……電流ミラー回路入力端子、９、12…
…電流ミラー回路出力端子、10、11……接続点 Q1,Q3,Q7,Q8……Ｎ−チャネルトランジスタ、Q5,Q6,Q9
……Ｐ−チャネルトランジスタ、Q2,Q4……メモリトラ
ンジスタ、X1,X2……行線、Y1,Y2……列線、R1……負荷
素子、NOR1,NOR2……ノア回路、SA1,SA2……センスアン
プ、OUT1,OUT2,OUT3……外部出力端子、IM1,IM2……電
流ミラー回路、VD1……電圧検出回路、CG1……ダミー電
流源、C1……浮遊ゲート−サブストレート間容量、C2…
…浮遊ゲート−制御ゲート間容量
は従来技術による高速書き込みのタイミング図を示す。
第３図はメモリトランジスタの浮遊ゲートへのホットエ
レクトロン注入電流の浮遊ゲート電位依存性を示す。第
４図はメモリトランジスタの制御ゲート、浮遊ゲート、
基板間の容量結合を示す図である。第５図は本発明の実
施例の回路図を示し、第６図は本発明の実施例による高
速書き込みのタイミング図を示す。第７図は第５図に示
す実施例回路図中の接続点〜11の電位を説明する原理図
である。 １……サブストレート、５……浮遊ゲート、７……制御
ゲート、８、13……電流ミラー回路入力端子、９、12…
…電流ミラー回路出力端子、10、11……接続点 Q1,Q3,Q7,Q8……Ｎ−チャネルトランジスタ、Q5,Q6,Q9
……Ｐ−チャネルトランジスタ、Q2,Q4……メモリトラ
ンジスタ、X1,X2……行線、Y1,Y2……列線、R1……負荷
素子、NOR1,NOR2……ノア回路、SA1,SA2……センスアン
プ、OUT1,OUT2,OUT3……外部出力端子、IM1,IM2……電
流ミラー回路、VD1……電圧検出回路、CG1……ダミー電
流源、C1……浮遊ゲート−サブストレート間容量、C2…
…浮遊ゲート−制御ゲート間容量
Claims (2)
- 【請求項１】ドレイン電極が列線に接続されソース電極
が第一の電源に接続されゲート電極が行線に接続された
メモリ機能を有する第一導電型の第一のMIS電界効果ト
ランジスタと、ドレイン電極が第一の接続点に接続され
ソース電極が前記列線に接続され書き込み制御信号をゲ
ート入力とする第一導電型の第二のMIS電界効果トラン
ジスタと、入力が前記列線に接続され出力が第一の出力
端子に接続されたセンスアンプとを含む不揮発性半導体
記憶装置において、前記第一の接続点に入力端子が接続
され第二の接続点に出力端子が接続された第一の電流ミ
ラー回路と、あらかじめ定められた電流を発生するダミ
ー電流源に入力端子が接続された前記第二の接続点に出
力端子が接続された第二の電流ミラー回路と、ゲート電
極が前記第二の接続点に接続されドレイン電極が前記行
線に接続され行線選択信号をソース入力とする第二導電
型の第三のMIS電界効果トランジスタと、前記行線と第
一の電源との間に接続された負荷素子と、入力が前記行
線に接続され出力が第二の出力端子に接続され前記行線
の電位があらかじめ定められた特定の電位を越える時を
感知して前記第一のMIS電界効果トランジスタにデータ
が書き込まれたことを示す信号を出力する電圧検出回路
とを含んで構成されることを特徴とする不揮発性半導体
記憶装置。 - 【請求項２】第一の電流ミラー回路が、ドレイン電極と
ゲート電極が入力端子に接続されソース電極が第二の電
源に接続された第二導電型の第四のMIS電界効果トラン
ジスタと、ゲート電極が入力端子に接続されソース電極
が第二の電源に接続されドレイン電流が出力端子に接続
された第二導電型の第五のMIS電界効果トランジスタと
で構成され、第二の電流ミラー回路が、ドレイン電極と
ゲート電極が入力端子に接続されソース電極が第一の電
源に接続された第一導電型の第六のMIS電界効果トラン
ジスタと、ゲート電極が入力端子に接続されソース電極
が第一の電源に接続されドレイン電流が出力端子に接続
された第一導電型の第七のMIS電界効果トランジスタと
で構成されたことを特徴とする特許請求の範囲第一項記
載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29113285A JPH0736276B2 (ja) | 1985-12-23 | 1985-12-23 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29113285A JPH0736276B2 (ja) | 1985-12-23 | 1985-12-23 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62149100A JPS62149100A (ja) | 1987-07-03 |
| JPH0736276B2 true JPH0736276B2 (ja) | 1995-04-19 |
Family
ID=17764864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29113285A Expired - Lifetime JPH0736276B2 (ja) | 1985-12-23 | 1985-12-23 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736276B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100594280B1 (ko) * | 2004-06-23 | 2006-06-30 | 삼성전자주식회사 | 프로그램 동작시 비트라인의 전압을 조절하는 비트라인전압 클램프 회로를 구비하는 플래쉬 메모리장치 및 이의비트라인 전압 제어방법 |
-
1985
- 1985-12-23 JP JP29113285A patent/JPH0736276B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62149100A (ja) | 1987-07-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |