KR20050116283A - 동작 모드에 따라 프로그램 전압의 증가분을 가변할 수있는 불 휘발성 메모리 장치 - Google Patents

동작 모드에 따라 프로그램 전압의 증가분을 가변할 수있는 불 휘발성 메모리 장치 Download PDF

Info

Publication number
KR20050116283A
KR20050116283A KR1020040041438A KR20040041438A KR20050116283A KR 20050116283 A KR20050116283 A KR 20050116283A KR 1020040041438 A KR1020040041438 A KR 1020040041438A KR 20040041438 A KR20040041438 A KR 20040041438A KR 20050116283 A KR20050116283 A KR 20050116283A
Authority
KR
South Korea
Prior art keywords
word line
line voltage
program
step control
mode
Prior art date
Application number
KR1020040041438A
Other languages
English (en)
Other versions
KR100626377B1 (ko
Inventor
채동혁
변대석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040041438A priority Critical patent/KR100626377B1/ko
Priority to US10/976,383 priority patent/US7158418B2/en
Priority to JP2005130545A priority patent/JP4896426B2/ja
Priority to DE102005026636A priority patent/DE102005026636A1/de
Publication of KR20050116283A publication Critical patent/KR20050116283A/ko
Application granted granted Critical
Publication of KR100626377B1 publication Critical patent/KR100626377B1/ko
Priority to US11/561,807 priority patent/US7474564B2/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control

Landscapes

  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

여기에 개시되는 불 휘발성 메모리 장치는 스텝 제어 신호들에 응답하여 선택된 행에 공급될 워드 라인 전압을 발생하는 워드 라인 전압 발생 회로와, 상기 워드 라인 전압의 증가분이 동작 모드에 따라 가변되도록 상기 스텝 제어 신호들을 발생하는 프로그램 제어기를 포함한다.

Description

동작 모드에 따라 프로그램 전압의 증가분을 가변할 수 있는 불 휘발성 메모리 장치{NON-VOLATILE MEMORY DEVICE CAPABLE OF CHANGING INCREMENT OF PROGRAM VOLTAGE ACCORDING TO MODE OF OPERATION}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불 휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치들은, 일반적으로, 불량이 있는 지의 여부를 판별하기 위해서 패키지 또는/그리고 웨이퍼 레벨에서 테스트된다. 이는 메모리 셀들에 데이터를 저장하고 저장된 데이터를 읽음으로써 달성된다. 예를 들면, 불 휘발성 메모리 장치의 경우, 먼저, 테스트 데이터가 메모리 셀들에 프로그램된다. 그 다음에, 워드 라인 전압을 가변시키면서 읽기 동작이 수행된다. 읽기 동작의 결과로서, 메모리 셀들의 문턱 전압 산포가 측정된다. 측정된 문턱 전압 산포를 분석함으로써 메모리 장치의 불량 (예를 들면, 셀과 셀 사이, 워드 라인들 또는 비트 라인들 사이의 단락, 또는 워드 라인 또는 비트 라인의 단선)이 판별될 수 있다. 이러한 테스트 동작을 위해서 수행되는 프로그램 동작 (이하, 테스트 프로그램 동작이라 칭함)은 정상적인 프로그램 동작 (이하, 정상 프로그램 동작이라 칭함)과 동일한 방법으로 수행된다.
문턱 전압 산포를 정확하게 제어하기 위해서, 일반적으로, 증가형 스텝 펄스 프로그래밍 (incremental step pulse programming: ISPP) 방식이 사용되어 오고 있다. 그러한 프로그래밍 방식에 따르면, 도 1에 도시된 바와 같이, 프로그램 전압 (Vpgm)은 프로그램 사이클의 프로그램 루프들이 반복됨에 따라 단계적으로 증가된다. 각 프로그램 루프는, 잘 알려진 바와 같이, 프로그램 구간과 프로그램 검증 구간으로 이루어진다. 프로그램 전압 (Vpgm)은 정해진 증가분 (△Vpgm)만큼 증가하게 되며, 프로그램 시간 (tPGM)은 각 프로그램 루프에 대하여 일정하게 유지된다. 앞서 언급된 ISPP 방식에 따르면, 프로그램 동작이 진행됨에 따라 프로그램되는 셀의 문턱 전압은 각 프로그램 루프에서 정해진 증가분 (△Vpgm)만큼 증가하게 된다. 그러한 까닭에, 최종적으로 프로그램된 셀의 문턱 전압 산포의 폭을 좁히려면 프로그램 전압의 증가분 (△Vpgm)이 작게 설정되어야 한다. 프로그램 전압의 증가분이 작으면 작을수록, 프로그램 사이클의 프로그램 루프 수는 증가하게 된다. 따라서, 메모리 장치의 성능을 제한하지 않으면서도 최적의 문턱 전압 산포를 얻을 수 있도록 프로그램 루프 수가 결정될 것이다.
ISPP 방식에 따라 프로그램 전압을 생성하는 회로들이 U.S. patent No. 5,642,309에 "AUTO-PROGRAM CIRCUIT IN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE"라는 제목으로 그리고 대한민국공개특허번호 제2002-39744호에 "FLASH MEMORY DEVICE CAPABLE OF PREVENTING PROGRAM DISTURB AND METHOD OF PROGRAMMING THE SAME"라는 제목으로 각각 게재되어 있다.
결함이 있는 지의 여부를 판별하기 위해서 메모리 셀들의 문턱 전압 산포를 측정하는 경우, 문턱 전압 산포를 엄격하게 제어할 필요는 없다. 왜냐하면, 메모리 셀들이 원하는 문턱 전압 산포 내에 존재하는 지의 여부를 판별하기 위한 것이 아니라, 메모리 셀들이 정상적으로 프로그램되는 지 또는/그리고 프로그램된 메모리 셀들이 소거된 메모리 셀들로 잘못 판별되는 지를 확인하기 위해서 테스트 동작이 수행되기 때문이다. 테스트 시간의 단축은 생산성 향상을 의미한다. 따라서, 정상 프로그램 동작과 동일한 방식으로 테스트 프로그램 동작을 수행하는 경우, 테스트 프로그램 동작시 메모리 셀들을 프로그램하는 데 걸리는 시간은 정상 프로그램 동작시의 그것과 같다. 앞서 언급된 문헌들의 경우, 정상 프로그램 동작과 마찬가지로, 테스트 프로그램 동작에서 프로그램 전압이 생성된다. 이는 테스트 프로그램 동작에 걸리는 시간을 단축하는 것이 어렵다는 것을 의미한다.
결과적으로, 테스트 프로그램 동작시 메모리 셀들을 프로그램하는 데 걸리는 시간을 단축함으로써 생산성을 향상시킬 수 있을 것이다.
본 발명의 목적은 테스트 시간을 단축할 수 있는 불 휘발성 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 동작 모드에 따라 프로그램 전압의 증가분을 가변시킬 수 있는 불 휘발성 메모리 장치를 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 행들과 열들로 배열된 메모리 셀들의 어레이를 포함하는 불 휘발성 메모리 장치는 스텝 제어 신호들에 응답하여 선택된 행에 공급될 워드 라인 전압을 발생하는 워드 라인 전압 발생 회로와; 그리고 상기 워드 라인 전압의 증가분이 동작 모드에 따라 가변되도록 상기 스텝 제어 신호들을 발생하는 프로그램 제어기를 포함한다.
이 실시예에 있어서, 테스트 프로그램 동작 모드시 상기 워드 라인 전압의 증가분은 정상 프로그램 동작 모드시 상기 워드 라인 전압의 증가분보다 크다.
이 실시예에 있어서, 상기 워드 라인 전압의 증가분은 상기 테스트 및 정상 프로그램 동작 모드들 각각에서 일정하다.
이 실시예에 있어서, 상기 메모리 셀들 각각은 n-비트 데이터를 저장하는 멀티-레벨 메모리 셀을 포함한다. 또는, 상기 메모리 셀들 각각은 1-비트 데이터를 저장하는 단일-레벨 메모리 셀을 포함한다.
이 실시예에 있어서, 상기 프로그램 제어기는 프로그램 사이클의 각 프로그램 루프가 패스되었는 지의 여부에 따라 카운트-업 펄스 신호를 발생하는 제어 로직과; 그리고 상기 카운트-업 펄스 신호 및 상기 동작 모드를 나타내는 모드 선택 신호에 응답하여 상기 스텝 제어 신호들을 발생하는 스텝 제어 신호 발생 회로를 포함한다.
이 실시예에 있어서, 상기 모드 선택 신호가 정상 프로그램 동작 모드를 나타낼 때, 상기 스텝 제어 신호 발생 회로는 상기 카운트-업 펄스 신호에 응답하여 상기 스텝 제어 신호들을 순차적으로 활성화시킨다. 상기 모드 선택 신호가 테스트 프로그램 동작 모드를 나타낼 때, 상기 스텝 제어 신호 발생 회로는 상기 카운트-업 펄스 신호에 응답하여 상기 스텝 펄스 신호들 중 일부를 순차적으로 활성화시킨다. 상기 테스트 프로그램 동작 모드시 상기 워드 라인 전압의 증가분은 상기 정상 프로그램 동작 모드시 상기 워드 라인 전압의 증가분보다 N배 더 커진다.
이 실시예에 있어서, 상기 모드 선택 신호는 테스트 프로그램 동작 모드시 활성화된다.
이 실시예에 있어서, 상기 워드 라인 전압은 프로그램 사이클의 프로그램 루프들이 반복될 때마다 단계적으로 증가된다.
본 발명의 다른 특징에 따르면, 행들과 열들로 배열된 메모리 셀들의 어레이를 포함하는 불 휘발성 메모리 장치는 스텝 제어 신호들에 응답하여 선택된 행에 공급될 워드 라인 전압을 발생하는 워드 라인 전압 발생 회로와; 프로그램 사이클의 각 프로그램 루프가 패스되었는 지의 여부에 따라 카운트-업 펄스 신호를 발생하는 제어 로직과; 그리고 상기 카운트-업 펄스 신호 및 모드 선택 신호에 응답하여 상기 스텝 제어 신호들을 발생하는 스텝 제어 신호 발생 회로를 포함하며, 상기 워드 라인 전압의 증가분은 상기 모드 선택 신호가 활성화되었는 지의 여부에 따라 가변된다. 예를 들면, 테스트 프로그램 동작 모드시 상기 워드 라인 전압의 증가분은 정상 프로그램 동작 모드시 상기 워드 라인 전압의 증가분보다 크다. 상기 워드 라인 전압의 증가분은 상기 테스트 및 정상 프로그램 동작 모드들 각각에서 일정하다. 여기서, 상기 모드 선택 신호가 정상 프로그램 동작 모드를 나타낼 때, 상기 스텝 제어 신호 발생 회로는 상기 카운트-업 펄스 신호에 응답하여 상기 스텝 제어 신호들을 순차적으로 활성화시킨다. 또는, 상기 모드 선택 신호가 테스트 프로그램 동작 모드를 나타낼 때, 상기 스텝 제어 신호 발생 회로는 상기 카운트-업 펄스 신호에 응답하여 상기 스텝 펄스 신호들 중 일부를 순차적으로 활성화시킨다. 결과적으로, 상기 테스트 프로그램 동작 모드시 상기 워드 라인 전압의 증가분은 상기 정상 프로그램 동작 모드시 상기 워드 라인 전압의 증가분보다 N배 더 커진다.
본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
도 2는 본 발명에 따른 불 휘발성 메모리 장치의 개략적인 블록도이다. 도 2를 참조하면, 본 발명에 따른 불 휘발성 메모리 장치 (100)는 플래시 메모리 장치이다. 하지만, 본 발명이 다른 메모리 장치들 (MROM, PROM, FRAM, 등)에도 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명에 따른 불 휘발성 메모리 장치 (100)는 행들 (또는 워드 라인들)과 열들 (또는 비트 라인들)의 매트릭스 형태로 배열된 메모리 셀들을 갖는 메모리 셀 어레이 (110)를 포함한다. 메모리 셀들 각각은 1-비트 데이터를 저장한다. 또는, 메모리 셀들 각각은 n-비트 데이터 (n=2 또는 그 보다 큰 정수)를 저장한다. 행 선택 회로 (120)는 행 어드레스에 응답하여 행들 중 적어도 하나를 선택하고 선택된 행을 워드 라인 전압 발생 회로 (200)로부터의 워드 라인 전압으로 구동한다. 감지 증폭 및 래치 회로 (130)는 제어 로직 (160)에 의해서 제어되며, 읽기/검증 동작시 메모리 셀 어레이 (110)로부터 데이터를 읽는다. 읽기 동작시 읽혀진 데이터는 데이터 입출력 회로 (140)를 통해 외부로 출력되는 반면에, 검증 동작시 읽혀진 데이터는 패스/페일 체크 회로 (150)로 출력된다. 감지 증폭 및 래치 회로 (130)는 프로그램 동작시 메모리 셀 어레이 (110)에 쓰여질 데이터를 데이터 입출력 회로 (140)를 통해 입력받고, 입력된 데이터에 따라 비트 라인들을 프로그램 전압 (예를 들면, 접지 전압) 또는 프로그램 금지 전압 (예를 들면, 전원 전압)으로 각각 구동한다.
패스/페일 체크 회로(150)는 프로그램/소거 검증 동작시 감지 증폭 및 래치 회로 (130)로부터 출력되는 데이터 값들이 동일한 데이터 (예를 들면, 패스 데이터 값)을 갖는 지의 여부를 판별하며, 판별 결과로서 패스/페일 신호 (PF)를 제어 로직 (160)으로 출력한다. 제어 로직 (160)은 프로그램 사이클을 알리는 명령에 응답하여 워드 라인 전압 발생 회로 (190)를 활성화시키고, 프로그램 사이클의 각 프로그램 루프 동안 감지 증폭 및 래치 회로 (130)를 제어한다. 제어 로직 (160)은 패스/페일 체크 회로 (150)로부터의 패스/페일 신호 (PF)에 응답하여 카운트-업 신호 (CNT_UP)를 활성화시킨다. 예를 들면, 패스/페일 신호 (PF)가 감지 증폭 및 래치 회로 (130)로부터 출력되는 데이터 값들 중 적어도 하나가 패스 데이터 값을 갖지 않음을 나타낼 때, 제어 로직 (160)은 카운트-업 신호 (CNT_UP)를 활성화시킨다. 즉, 현재의 프로그램 루프의 프로그램 동작이 올바르게 수행되지 않은 경우, 제어 로직 (160)은 카운트-업 신호 (CNT_UP)를 활성화시킨다. 이에 반해서, 현재의 프로그램 루프의 프로그램 동작이 올바르게 수행되는 경우, 제어 로직 (160)은 카운트-업 신호 (CNT_UP)를 비활성화시키고 프로그램 사이클을 종료한다.
루프 카운터 (170)는 카운트-업 신호 (CNT_UP)의 활성화에 응답하여 프로그램 루프 횟수를 카운트한다. 디코더 (180)는 루프 카운터 (170)의 출력을 디코딩하여 스텝 제어 신호들 (STEPi) (i=0-m)을 발생한다. 예를 들면, 루프 카운터 (170)의 출력값이 증가됨에 따라, 스텝 제어 신호들 (STEPi)이 순차적으로 활성화된다. 멀티플렉서 회로 (190)는 모드 선택 신호 (MODE_SEL)가 활성화되었는 지의 여부에 따라 스텝 제어 신호들 (STEPi)을 워드 라인 전압 발생 회로 (200)로 전달한다. 예를 들면, 모드 선택 신호 (MODE_SEL)가 정상 프로그램 동작을 나타낼 때, 스텝 제어 신호들 (STEPi)은 변경없이 워드 라인 전압 발생 회로 (200)로 전달된다. 모드 선택 신호 (MODE_SEL)가 테스트 프로그램 동작을 나타낼 때, 스텝 제어 신호들 (STEPi)의 활성화 순서가 변경되어 워드 라인 전압 발생 회로 (200)로 전달된다. 모드 선택 신호 (MODE_SEL)가 로우로 활성화되는 경우, 비록 디코더 (180)로부터의 스텝 제어 신호들 (STEPi)이 순차적으로 활성화되더라도, 멀티플렉서 회로 (190)로부터 출력되는 스텝 제어 신호들 (STEPi) 중 일부 (예를 들면, STEP0, STEP3, STEP5, 등)만이 순차적으로 활성화된다. 이는 이후 상세히 설명될 것이다.
워드 라인 전압 발생 회로 (200)는 제어 로직 (160)으로부터의 인에이블 신호 (EN)에 의해서 활성화되며, 멀티플렉서 회로 (190)를 통해 전달되는 스텝 제어 신호들 (STEPi)에 응답하여 워드 라인 전압을 발생한다. 워드 라인 전압 발생 회로 (200)는 스텝 제어 신호들 (STEPi)이 정상 프로그램 동작시 순차적으로 활성화됨에 따라 워드 라인 전압을 단계적으로 증가시킨다. 또한, 워드 라인 전압 발생 회로 (200)는 스텝 제어 신호들 (STEPi) 중 일부만이 테스트 프로그램 동작시 순차적으로 활성화됨에 따라 워드 라인 전압을 단계적으로 증가시킨다. 즉, 본 발명의 경우, 테스트 프로그램 동작시 워드 라인 전압의 증가분은 정상 프로그램 동작시의 그것과 다르게 설정된다. 예를 들면, 모드 선택 신호 (MODE_SEL)가 테스트 프로그램 동작을 나타낼 때 워드 라인 전압의 증가분은 모드 선택 신호 (MODE_SEL)가 정상 프로그램 동작을 나타낼 때 그것보다 크다. 워드 라인 전압의 증가분이 크면 클 수록 문턱 전압의 변화분이 커진다. 즉, 워드 라인 전압의 증가분이 커짐에 따라, 메모리 셀이 원하는 문턱 전압까지 프로그램되는 데 걸리는 시간이 단축된다. 결과적으로, 테스트 프로그램 동작에 걸리는 시간이 정상 프로그램 동작에 걸리는 시간보다 더 짧아진다.
이 실시예에 있어서, 모드 선택 신호 (MODE_SEL)는 제어 로직 (160), 본딩 회로, 또는 퓨즈 회로에 의해서 생성될 수 있다. 예를 들면, 제어 로직 (160)은 테스트 명령에 응답하여 모드 선택 신호 (MODE_SEL)를 로우로 활성화시키도록 구성될 수 있다. 본딩 회로의 경우, 활성화 상태의 모드 선택 신호 (MODE_SEL)가 테스터로부터 제공될 수 있다. 또는, 퓨즈 회로의 경우, 테스트 프로그램 동작이 완료된 이후에 모드 선택 신호 (MODE_SEL)가 하이로 비활성화되록 퓨즈 회로가 구성될 수 있다. 모드 선택 신호 (MODE_SEL)는 앞서 언급된 회로들 중 어느 하나가 사용되더라도 테스트 프로그램 동작에서만 로우로 활성화될 것이다.
도 2에서, 카운터 (170), 디코더 (180), 그리고 멀티플렉서 (190)는 카운트-업 신호 및 모드 선택 신호에 응답하여 스텝 제어 신호들을 발생하는 스텝 제어 신호 발생 회로를 구성한다.
도 3은 도 2에 도시된 멀티플렉서 회로의 예시적인 회로도이다. 도 3을 참조하면, 본 발명에 따른 멀티플렉서 회로 (190)는 복수 개의 멀티플렉서들 (MUX0-MUXm)을 포함하며, 각 멀티플렉서는 모드 선택 신호 (MODE_SEL)에 응답하여 2개의 입력 신호들 중 하나를 출력한다. 각 멀티플렉서는 2개의 AND 게이트들, NOR 게이트, 그리고 2개의 인버터들로 구성되며, 도면에서 원으로 표기된 소자는 인버터를 나타낸다. 멀티플렉서들 (MUX0-MUXm)에는 모드 선택 신호 (MODE_SEL)와 함께 대응하는 스텝 제어 신호들 (STEP0-STEPm)이 각각 인가된다. 이 실시예에 있어서, 멀티플렉서들 (MUX0, MUX3, ..., MUXn)에는 스텝 제어 신호들 (STEP0, STEP1, STEP2, ..., STEPn)이 각각 인가된다. 도 3에 도시된 바와 같이, 나머지 멀티플렉서들 각각의 다른 입력 신호는 로우 레벨로 설정되어 있다.
프로그램 루프들이 반복됨에 따라, 디코더 (180)는 동작 모드에 관계없이 스텝 제어 신호들 (STEPi)을 순차적으로 활성화시킨다. 만약 모드 선택 신호 (MODE_SEL)가 정상 프로그램 동작을 나타내는 로우 레벨을 가지면, 멀티플렉서 회로 (190)는 입력 신호들의 활성화 순서와 동일하게 스텝 제어 신호들 (STEPi)을 순차적으로 활성화시킨다. 즉, 입력 신호 (STEP0)의 활성화시 스텝 제어 신호 (STEP0)가 활성화되고, 입력 신호 (STEP1)의 활성화시 스텝 제어 신호 (STEP1)가 활성화되며, 입력 신호 (STEPm)의 활성화시 스텝 제어 신호 (STEPm)가 활성화된다. 나머지 스텝 제어 신호들 역시 앞서 설명된 것과 동일한 순서로 활성화될 것이다. 이에 반해서, 만약 모드 선택 신호 (MODE_SEL)가 테스트 프로그램 동작을 나타내는 로우 레벨을 가지면, 입력 신호 (STEP0)의 활성화시 스텝 제어 신호 (STEP0)가 활성화되고, 입력 신호 (STEP1)의 활성화시 스텝 제어 신호 (STEP3)가 활성화되며, 입력 신호 (STEPn)의 활성화시 스텝 제어 신호 (STEPm)가 활성화된다. 즉, 멀티플렉서 회로 (190)의 입력 신호들이 순차적으로 활성화되더라도, 스텝 제어 신호들 (STEPi) 중 일부만이 순차적으로 활성화된다.
도 4는 도 2에 도시된 워드 라인 전압 발생 회로의 개략적인 블록도이다. 도 4를 참조하면, 본 발명에 따른 워드 라인 전압 발생 회로 (200)는 전하 펌프 (210), 전압 분배기 (220), 기준 전압 발생기 (230), 비교기 (240), 발진기 (250), 그리고 클럭 드라이버 (260)를 포함하며, 도 2의 제어 로직 (160)으로부터의 인에이블 신호 (EN)에 의해서 활성화된다.
전하 펌프 (210)는 클럭 신호 (CLK)에 응답하여 프로그램 전압으로서 워드 라인 전압 (Vpgm)을 발생한다. 전압 분배기 (220)는 스텝 제어 신호들 (STEPi)에 응답하여 워드 라인 전압 (Vpgm)을 분배하여 분배 전압 (Vdvd)을 출력한다. 비교기 (240)는 전압 분배기 (220)로부터의 분배 전압 (Vdvd)과 기준 전압 발생기 (230)로부터의 기준 전압 (Vref)을 비교하며, 비교 결과로서 클럭 인에이블 신호 (CLK_EN)를 발생한다. 예를 들면, 전압 분배기 (220)로부터의 분배 전압 (Vdvd)이 기준 전압 발생기 (230)로부터의 기준 전압 (Vref)보다 낮을 때, 비교기 (240)는 클럭 인에이블 신호 (CLK_EN)를 활성화시킨다. 클럭 드라이버 (260)는 클럭 인에이블 신호 (CLK_EN)에 응답하여 발진기 (250)로부터의 발진 신호 (OSC)를 클럭 신호 (CLK)로서 출력한다. 예를 들면, 클럭 인에이블 신호 (CLK_EN)가 하이로 활성화될 때, 발진 신호 (OSC)는 클럭 신호 (CLK)로서 출력된다. 이는 전하 펌프 (210)가 동작함을 의미한다. 클럭 인에이블 신호 (CLK_EN)가 로우로 비활성화될 때, 발진 신호 (OSC)가 차단되어 클럭 신호 (CLK)는 토글되지 않는다. 이는 전하 펌프 (210)가 동작하지 않음을 의미한다.
이 실시예에 있어서, 비교기 (240), 발진기 (250), 그리고 클럭 드라이버 (260)는 전압 분배기 (220)의 분배 전압에 따라 전하 펌프 (210)를 제어하는 회로를 구성한다.
이상의 설명으로부터 알 수 있듯이, 워드 라인 전압 (Vpgm)이 원하는 전압보다 낮으면, 클럭 신호 (CLK)가 생성되어 전하 펌프 (210)가 동작한다. 워드 라인 전압 (Vpgm)이 원하는 전압에 도달하면, 클럭 신호 (CLK)가 생성되지 않기 때문에 전하 펌프 (210)는 동작하지 않는다. 이러한 과정을 통해 원하는 워드 라인 전압이 생성된다.
도 5는 도 4에 도시된 전압 분배기의 예시적인 회로도이다. 도 5를 참조하면, 전압 분배기 (220)는 방전부 (220a), 제 1 및 제 2 저항기들 (R10, R20), 가변 저항부 (220b)을 포함한다. 방전부 (220a)는 워드 라인 전압 (Vpgm)을 입력받는 입력 단자 (ND1)에 연결되며, 인에이블 신호 (EN)에 응답하여 입력 단자 (ND1)의 고전압 (즉, 워드 라인 전압)을 전원 전압으로 방전시킨다. 방전부 (220a)는 인버터들 (301, 302), PMOS 트랜지스터 (303), 그리고 공핍형 NMOS 트랜지스터들 (304, 305)을 포함하며, 도면에 도시된 바와 같이 연결되어 있다. 공핍형 NMOS 트랜지스터들 (304, 305)은 고전압에 견딜 수 있는 잘 알려진 고전압 트랜지스터들이다.
제 1 저항기 (R10)는 입력 단자 (ND1)와 분배 전압 (Vdvd)을 출력하기 위한 출력 단자 (ND2) 사이에 연결되어 있고, 제 2 저항기 (R20)는 출력 단자 (ND2)와 가변 저항부 (220b) 사이에 연결되어 있다. 가변 저항부 (220b)는 복수의 저항값들을 가지며, 가변 저항부 (220b)의 저항값들은 스텝 제어 신호들 (STEPi)의 순차적인 활성화에 따라 순차적으로 선택된다. 가변 저항부 (220b)는 복수의 저항기들 (R30-R3m)과 복수의 NMOS 트랜지스터들 (306-310)을 포함하며, 도면에 도시된 바와 같이 연결되어 있다. 저항기들 (R30-R3m)은 NMOS 트랜지스터들 (306-310)에 각각 대응한다. NMOS 트랜지스터들 (306-310)은 대응하는 스텝 제어 신호들 (STEPi)에 의해서 각각 제어된다. 각 프로그램 루프에서 단지 하나의 스텝 제어 신호만이 활성화된다.
분배 전압 (Vdvd)은 저항기 (R10)의 저항값과 저항기 (R20)와 가변 저항부 (220b)의 저항값들에 의해서 결정되며, 다음의 수학식으로 표현된다.
수학식 1에서, R1은 저항기 (R10)의 저항값을 나타내고 R2는 저항기 (R20)와 가변 저항부 (220b)의 저항값들의 합을 나타낸다. 수학식 1에 의해서 결정된 분배 전압 (Vdvd)은 비교기 (240)를 통해 기준 전압 (Vref)과 비교된다. 비교 결과에 따라 워드 라인 전압 (Vpgm)이 정해진 증가분만큼 증가된다. 워드 라인 전압 (Vpgm)은 앞서의 과정으로부터 얻어지는 다음의 수학식 2로 표현된다.
수학식 2로부터 알 수 있듯이, 워드 라인 전압 (Vpgm)의 증가분은 저항값 (R2)의 변화율에 반비례한다. 즉, 저항값 (R2)이 작아질수록 워드 라인 전압 (Vpgm)의 증가분은 커진다. 다시 말해서, 스텝 제어 신호들 (STEPi)이 순차적으로 활성화됨에 따라, 저항값 (R2)은 점차적으로 감소된다. 이는 워드 라인 전압 (Vpgm)이 증가분만큼 단계적으로 증가됨을 의미한다.
앞서 설명된 바와 같이, 스텝 제어 신호들 (STEPi)의 활성화 순서는 모드 선택 신호 (MODE_SEL)가 테스트 프로그램 동작을 나타내는 지의 여부에 따라 가변된다. 예를 들면, 모드 선택 신호 (MODE_SEL)가 정상 프로그램 동작을 나타낼 때, 스텝 제어 신호들 (STEP0, STEP1, STEP2, ...., STEPm)은 순차적으로 활성화된다. 이에 반해서, 모드 선택 신호 (MODE_SEL)가 테스트 프로그램 동작을 나타낼 때, 스텝 제어 신호들 중 일부 (예를 들면, STEP0, STEP2, STEP4, ..., 등)만이 순차적으로 활성화된다. 결과적으로, 저항값 (R2)의 변화율이 가변됨에 따라, 워드 라인 전압의 증가분 역시 가변된다. 다시 말해서, 테스트 프로그램 동작시 워드 라인 전압 (Vpgm)의 증가분이 정상 프로그램 동작시 워드 라인 전압 (Vpgm)의 증가분보다 커진다.
도 6에 도시된 바와 같이, 모드 선택 신호 (MODE_SEL)가 테스트 프로그램 동작을 나타낼 때, 테스트 프로그램 동작시 워드 라인 전압 (Vpgm)의 증가분 (△VpgmT)은 정상 프로그램 동작시 워드 라인 전압 (Vpgm)의 증가분 (△VpgmN)보다 크다. 워드 라인 전압 (Vpgm)의 증가분이 커짐에 따라 메모리 셀들은 동일한 프로그램 조건에서 보다 빠르게 프로그램된다. 이는 테스트 프로그램 동작에 걸리는 시간이 정상 프로그램 동작에 걸리는 시간과 비교하여 볼 때 단축됨을 의미한다.
본 발명에 따른 불 휘발성 메모리 장치의 동작이 참조 도면들에 의거하여 이하 상세히 설명될 것이다. 잘 알려진 바와 같이, NAND형 플래시 메모리 장치와 같은 불 휘발성 메모리 장치의 경우, 프로그램 사이클은 복수의 프로그램 루프들로 이루어진다. 각 프로그램 루프는 프로그램 구간과 프로그램 검증 구간으로 이루어진다. 테스트 프로그램 동작이 수행되기 이전에, 프로그램될 데이터가 감지 증폭 및 래치 회로 (130)에 로드된다. 이후, 프로그램 명령이 불 휘발성 메모리 장치에 제공됨에 따라, 테스트 프로그램 동작이 수행된다. 테스트 프로그램 동작시 모드 선택 신호 (MODE_SEL)는 로우 레벨로 설정된다.
제어 로직 (160)은 프로그램 명령의 입력에 응답하여 인에이블 신호 (EN)를 활성화시키며, 워드 라인 전압 발생 회로 (200)는 인에이블 신호 (EN)의 활성화에 따라 워드 라인 전압 (Vpgm)을 발생하기 시작한다. 여기서, 첫 번째 프로그램 루프 동안 스텝 제어 신호 (STEP0)가 루프 카운터 (170) 및 디코더 (180)를 통해 활성화된다. 모드 선택 신호 (MODE_SEL)가 테스트 동작 모드를 나타냄에 따라, 멀티플렉서 회로 (190)는 스텝 제어 신호 (STEP0)를 활성화시키며, 프로그램 전압 (Vpgm)은 수학식 2에 의해서 결정될 것이다. 워드 라인 전압 (Vpgm)이 첫 번째 프로그램 루프의 원하는 전압 레벨에 도달하면, 잘 알려진 방법에 따라 메모리 셀들이 프로그램될 것이다.
첫 번째 프로그램 루프의 프로그램 동작이 종료되면, 프로그램 검증 동작이 수행된다. 프로그램 검증 동작시 감지 증폭 및 래치 회로 (130)는 메모리 셀 어레이 (110)로부터 데이터를 읽고 읽혀진 데이터를 패스/페일 체크 회로 (150)로 출력한다. 패스/페일 체크 회로 (150)는 감지 증폭 및 래치 회로 (130)로부터의 데이터 값들이 동일한 데이터 즉, 패스 데이터 값을 갖는 지의 여부를 판별한다. 만약 데이터 값들 중 하나라도 패스 데이터 값을 갖지 않으면, 제어 로직 (160)은 카운트-업 신호 (CNT_UP)를 활성화시킨다. 루프 카운터 (170)는 카운트-업 신호 (CNT_UP)의 활성화에 응답하여 카운트-업 동작을 수행한다. 카운트-업된 값은 다음의 프로그램 루프를 나타낸다. 카운트된 값은 디코더 (180)에 의해서 디코딩되며, 그 결과 스텝 제어 신호 (STEP1)가 활성화된다. 테스트 프로그램 동작시 디코더 (180)에 의해서 스텝 제어 신호 (STEP1)가 활성화되더라도, 멀티플렉서 회로 (190)는 스텝 제어 신호 (STEP3)를 활성화시킨다. 따라서, 정상 프로그램 동작 (스텝 제어 신호 (STEP1)이 활성화됨)과 비교하여 볼 때 전압 분배기 (220)의 저항값 (R2)이 작아짐에 따라 워드 라인 전압 (Vpgm)이 정해진 증가분만큼 증가된다. 앞서 설명된 테스트 프로그램 동작은 감지 증폭 및 래치 회로 (130)로부터의 데이터 값들이 모두 패스 데이터 값을 가질 때까지 반복될 것이다.
요약하면, 테스트 프로그램 동작시 전압 분배기 (220)에 인가되는 스텝 제어 신호들의 활성화 순서를 제어함으로써 워드 라인 전압 (Vpgm)의 증가분이 커진다. 테스트 프로그램 동작시 워드 라인 전압 (Vpgm)의 증가분이 커짐에 따라, 테스트 프로그램 동작을 수행하는 데 걸리는 시간이 단축될 수 있다.
이 실시예에 있어서, 모드 선택 신호 (MODE_SEL)는 액티브 로우 신호이다. 하지만, 모드 선택 신호 (MODE_SEL)가 액티브 하이 신호로 구현될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 앞서의 설명에 따르면, 워드 라인 전압의 증가분은 동작 모드에 따라 가변되며, 설정된 동작 모드에서 증가분은 일정하게 유지된다. 하지만, 설정된 동작 모드의 각 프로그램 루프에서도 워드 라인 전압의 증가분이 가변될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 워드 라인 전압의 증가분이 커지도록 전압 분배기에 인가되는 스텝 제어 신호들의 활성화 순서를 제어함으로써 메모리 셀이 원하는 문턱 전압까지 프로그램되는 데 걸리는 시간이 단축된다. 따라서, 테스트 프로그램 동작에 걸리는 시간이 정상 프로그램 동작에 걸리는 시간보다 더 짧아진다.
도 1은 일반적인 프로그램 방법에 따른 워드 라인 전압 변화를 보여주는 도면;
도 2는 본 발명에 따른 불 휘발성 메모리 장치의 개략적인 블록도;
도 3은 도 2에 도시된 워드 라인 전압 발생 회로의 개략적인 블록도;
도 4는 도 3에 도시된 전압 분배기의 예시적인 회로도;
도 5는 도 2에 도시된 멀티플렉서 회로의 예시적인 회로도; 그리고
도 6은 본 발명의 프로그램 방법에 따른 워드 라인 전압 변화를 보여주는 도면이다.
* 도면의 주요 부분에 대한 부호 설명 *
110 : 메모리 셀 어레이 120 : 행 선택 회로
130 : 감지 증폭 및 래치 회로 140 : 데이터 입출력 회로
150 : 패스/페일 체크 회로 160 : 제어 로직
170 : 루프 카운터 180 : 디코더
190 : 멀티플렉서 회로 200 : 워드 라인 전압 발생 회로
210 : 전하 펌프 220 : 전압 분배기
230 : 기준 전압 발생기 240 : 비교기
250 : 발진기 260 : 클럭 드라이버

Claims (18)

  1. 행들과 열들로 배열된 메모리 셀들의 어레이를 포함하는 불 휘발성 메모리 장치에 있어서:
    스텝 제어 신호들에 응답하여 선택된 행에 공급될 워드 라인 전압을 발생하는 워드 라인 전압 발생 회로와; 그리고
    상기 워드 라인 전압의 증가분이 동작 모드에 따라 가변되도록 상기 스텝 제어 신호들을 발생하는 프로그램 제어기를 포함하는 것을 특징으로 하는 불 휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    테스트 프로그램 동작 모드시 상기 워드 라인 전압의 증가분은 정상 프로그램 동작 모드시 상기 워드 라인 전압의 증가분보다 큰 것을 특징으로 하는 불 휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 메모리 셀들 각각은 n-비트 데이터를 저장하는 멀티-레벨 메모리 셀을 포함하는 것을 특징으로 하는 불 휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 메모리 셀들 각각은 1-비트 데이터를 저장하는 단일-레벨 메모리 셀을 포함하는 것을 특징으로 하는 불 휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 프로그램 제어기는
    프로그램 사이클의 각 프로그램 루프가 패스되었는 지의 여부에 따라 카운트-업 펄스 신호를 발생하는 제어 로직과; 그리고
    상기 카운트-업 펄스 신호 및 상기 동작 모드를 나타내는 모드 선택 신호에 응답하여 상기 스텝 제어 신호들을 발생하는 스텝 제어 신호 발생 회로를 포함하는 것을 특징으로 하는 불 휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 모드 선택 신호가 정상 프로그램 동작 모드를 나타낼 때, 상기 스텝 제어 신호 발생 회로는 상기 카운트-업 펄스 신호에 응답하여 상기 스텝 제어 신호들을 순차적으로 활성화시키는 것을 특징으로 하는 불 휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 모드 선택 신호가 테스트 프로그램 동작 모드를 나타낼 때, 상기 스텝 제어 신호 발생 회로는 상기 카운트-업 펄스 신호에 응답하여 상기 스텝 펄스 신호들 중 일부를 순차적으로 활성화시키는 것을 특징으로 하는 불 휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 테스트 프로그램 동작 모드시 상기 워드 라인 전압의 증가분은 상기 정상 프로그램 동작 모드시 상기 워드 라인 전압의 증가분보다 N배 더 커지는 것을 특징으로 하는 불 휘발성 메모리 장치.
  9. 제 5 항에 있어서,
    상기 모드 선택 신호는 테스트 프로그램 동작 모드시 활성화되는 것을 특징으로 하는 불 휘발성 메모리 장치.
  10. 제 1 항에 있어서,
    상기 워드 라인 전압은 프로그램 사이클의 프로그램 루프들이 반복될 때마다 단계적으로 증가되는 것을 특징으로 하는 불 휘발성 메모리 장치.
  11. 행들과 열들로 배열된 메모리 셀들의 어레이를 포함하는 불 휘발성 메모리 장치에 있어서:
    스텝 제어 신호들에 응답하여 선택된 행에 공급될 워드 라인 전압을 발생하는 워드 라인 전압 발생 회로와;
    프로그램 사이클의 각 프로그램 루프가 패스되었는 지의 여부에 따라 카운트-업 펄스 신호를 발생하는 제어 로직과; 그리고
    상기 카운트-업 펄스 신호 및 모드 선택 신호에 응답하여 상기 스텝 제어 신호들을 발생하는 스텝 제어 신호 발생 회로를 포함하며,
    상기 워드 라인 전압의 증가분은 상기 모드 선택 신호가 활성화되었는 지의 여부에 따라 가변되는 것을 특징으로 하는 불 휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    상기 워드 라인 전압의 증가분은 상기 테스트 및 정상 프로그램 동작 모드들 각각에서 일정한 것을 특징으로 하는 불 휘발성 메모리 장치.
  13. 제 11 항에 있어서,
    상기 메모리 셀들 각각은 n-비트 데이터를 저장하는 멀티-레벨 메모리 셀을 포함하는 것을 특징으로 하는 불 휘발성 메모리 장치.
  14. 제 11 항에 있어서,
    상기 메모리 셀들 각각은 1-비트 데이터를 저장하는 단일-레벨 메모리 셀을 포함하는 것을 특징으로 하는 불 휘발성 메모리 장치.
  15. 제 11 항에 있어서,
    상기 모드 선택 신호가 정상 프로그램 동작 모드를 나타낼 때, 상기 스텝 제어 신호 발생 회로는 상기 카운트-업 펄스 신호에 응답하여 상기 스텝 제어 신호들을 순차적으로 활성화시키는 것을 특징으로 하는 불 휘발성 메모리 장치.
  16. 제 15 항에 있어서,
    상기 모드 선택 신호가 테스트 프로그램 동작 모드를 나타낼 때, 상기 스텝 제어 신호 발생 회로는 상기 카운트-업 펄스 신호에 응답하여 상기 스텝 펄스 신호들 중 일부를 순차적으로 활성화시키는 것을 특징으로 하는 불 휘발성 메모리 장치.
  17. 제 16 항에 있어서,
    상기 테스트 프로그램 동작 모드시 상기 워드 라인 전압의 증가분은 상기 정상 프로그램 동작 모드시 상기 워드 라인 전압의 증가분보다 N배 더 커지는 것을 특징으로 하는 불 휘발성 메모리 장치.
  18. 제 11 항에 있어서,
    상기 워드 라인 전압은 프로그램 사이클의 프로그램 루프들이 반복될 때마다 단계적으로 증가되는 것을 특징으로 하는 불 휘발성 메모리 장치.
KR1020040041438A 2004-06-07 2004-06-07 동작 모드에 따라 프로그램 전압의 증가분을 가변할 수있는 불 휘발성 메모리 장치 KR100626377B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020040041438A KR100626377B1 (ko) 2004-06-07 2004-06-07 동작 모드에 따라 프로그램 전압의 증가분을 가변할 수있는 불 휘발성 메모리 장치
US10/976,383 US7158418B2 (en) 2004-06-07 2004-10-29 Non-volatile memory device capable of changing increment of program voltage to mode of operation
JP2005130545A JP4896426B2 (ja) 2004-06-07 2005-04-27 動作モードに応じてプログラム電圧の増加分を可変とすることができる不揮発性メモリ装置
DE102005026636A DE102005026636A1 (de) 2004-06-07 2005-06-03 Nichtflüchtiges Speicherbauelement
US11/561,807 US7474564B2 (en) 2004-06-07 2006-11-20 Non-volatile memory device capable of changing increment of program voltage according to mode of operation

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040041438A KR100626377B1 (ko) 2004-06-07 2004-06-07 동작 모드에 따라 프로그램 전압의 증가분을 가변할 수있는 불 휘발성 메모리 장치

Publications (2)

Publication Number Publication Date
KR20050116283A true KR20050116283A (ko) 2005-12-12
KR100626377B1 KR100626377B1 (ko) 2006-09-20

Family

ID=35448723

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040041438A KR100626377B1 (ko) 2004-06-07 2004-06-07 동작 모드에 따라 프로그램 전압의 증가분을 가변할 수있는 불 휘발성 메모리 장치

Country Status (4)

Country Link
US (2) US7158418B2 (ko)
JP (1) JP4896426B2 (ko)
KR (1) KR100626377B1 (ko)
DE (1) DE102005026636A1 (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100719380B1 (ko) * 2006-03-31 2007-05-18 삼성전자주식회사 향상된 신뢰성 특성을 갖는 다치 플래시 메모리 장치 및그것을 포함한 메모리 시스템
US7397704B2 (en) 2006-10-23 2008-07-08 Samsung Electronics Co., Ltd. Flash memory device and program method thereof
US7688631B2 (en) 2008-02-20 2010-03-30 Samsung Electronics Co., Ltd. Flash memory device for variably controlling program voltage and method of programming the same
US7787305B2 (en) 2007-06-28 2010-08-31 Samsung Electronics Co., Ltd. Flash memory devices and programming methods that vary programming conditions in response to a selected step increment
US7881133B2 (en) 2003-11-11 2011-02-01 Samsung Electronics Co., Ltd. Method of managing a flash memory and the flash memory
US8059467B2 (en) 2008-05-28 2011-11-15 Samsung Electronics Co., Ltd. Memory device and memory programming method

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7158410B2 (en) * 2004-08-27 2007-01-02 Micron Technology, Inc. Integrated DRAM-NVRAM multi-level memory
JP4870409B2 (ja) * 2004-10-26 2012-02-08 三星電子株式会社 不揮発性メモリ装置及びそれのプログラム方法
KR100645054B1 (ko) * 2004-10-27 2006-11-10 삼성전자주식회사 기생 커패시턴스의 영향을 줄인 전압 분배 회로 및 그것을포함한 워드라인 전압 발생회로
KR100621636B1 (ko) * 2005-06-01 2006-09-07 삼성전자주식회사 워드 라인 전압 발생 회로 및 그것을 갖는 불 휘발성메모리 장치
KR100729359B1 (ko) * 2005-09-23 2007-06-15 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 프로그램 방법
US7332975B2 (en) * 2006-02-27 2008-02-19 Silicon Laboratories Inc. Reference-less clock circuit
KR100764740B1 (ko) * 2006-05-16 2007-10-08 삼성전자주식회사 플래시 메모리 장치 및 그것을 위한 고전압 발생회로
GB2448957B (en) * 2007-06-20 2009-06-17 Cvon Innovations Ltd Mehtod and system for identifying content items to mobile terminals
KR20100050471A (ko) * 2007-06-21 2010-05-13 샌디스크 코포레이션 프로그램 펄스 지속 시간의 지능적 제어
US7580290B2 (en) * 2007-06-21 2009-08-25 Sandisk Corporation Non-volatile storage system with intelligent control of program pulse duration
US7630249B2 (en) * 2007-06-21 2009-12-08 Sandisk Corporation Intelligent control of program pulse duration
US7978520B2 (en) 2007-09-27 2011-07-12 Sandisk Corporation Compensation of non-volatile memory chip non-idealities by program pulse adjustment
US8533563B2 (en) * 2008-03-31 2013-09-10 Qimonda Ag Memory read-out
KR20110018753A (ko) * 2009-08-18 2011-02-24 삼성전자주식회사 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
US8274831B2 (en) 2010-05-24 2012-09-25 Sandisk Technologies Inc. Programming non-volatile storage with synchronized coupling
KR20170011644A (ko) * 2015-07-23 2017-02-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
CN107329879B (zh) * 2017-07-05 2020-08-28 英业达科技有限公司 电压监控电路与电压监控方法
KR102392661B1 (ko) * 2017-07-18 2022-04-29 삼성전자주식회사 비휘발성 메모리 장치의 전압 생성기, 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
TWI696346B (zh) * 2017-07-21 2020-06-11 英業達股份有限公司 電壓監控電路與電壓監控方法
CN108053853A (zh) * 2017-12-25 2018-05-18 珠海博雅科技有限公司 字线电压产生电路和方法、编程装置和方法
US10665313B1 (en) * 2019-05-02 2020-05-26 Sandisk Technologies Llc Detecting short circuit between word line and source line in memory device and recovery method
CN111727477A (zh) * 2020-05-06 2020-09-29 长江存储科技有限责任公司 3d nand闪存的控制方法和控制器

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5500356A (en) * 1993-08-10 1996-03-19 Life Technologies, Inc. Method of nucleic acid sequence selection
US5485422A (en) * 1994-06-02 1996-01-16 Intel Corporation Drain bias multiplexing for multiple bit flash cell
KR0142368B1 (ko) 1994-09-09 1998-07-15 김광호 불휘발성 반도체 메모리장치의 자동프로그램 회로
US5729489A (en) 1995-12-14 1998-03-17 Intel Corporation Programming flash memory using predictive learning methods
JPH1083687A (ja) 1996-09-09 1998-03-31 Sony Corp 半導体不揮発性記憶装置
JP3930074B2 (ja) * 1996-09-30 2007-06-13 株式会社ルネサステクノロジ 半導体集積回路及びデータ処理システム
JPH11110977A (ja) 1997-10-06 1999-04-23 Sony Corp 不揮発性半導体記憶装置
JP3595691B2 (ja) * 1998-08-25 2004-12-02 株式会社東芝 不揮発性半導体記憶装置
KR100287545B1 (ko) * 1998-09-17 2001-04-16 윤종용 불 휘발성 반도체 메모리 장치
JP2002150785A (ja) * 2000-11-08 2002-05-24 Hitachi Ltd 不揮発性半導体記憶装置
KR100357693B1 (ko) * 1999-12-06 2002-10-25 삼성전자 주식회사 향상된 소거 알고리즘이 내장된 불휘발성 반도체 메모리장치
US6295228B1 (en) 2000-02-28 2001-09-25 Advanced Micro Devices, Inc. System for programming memory cells
KR100385226B1 (ko) 2000-11-22 2003-05-27 삼성전자주식회사 프로그램 디스터브를 방지할 수 있는 플래시 메모리 장치및 그것을 프로그램하는 방법
KR100386947B1 (ko) * 2001-01-03 2003-06-09 삼성전자주식회사 외부 핀을 통해 워드 라인 전압을 출력할 수 있는 반도체메모리 장치
JP2003151298A (ja) * 2001-11-13 2003-05-23 Sharp Corp 電気的消去・書き込み可能な不揮発性半導体記憶装置の試験装置
KR100465064B1 (ko) * 2002-05-17 2005-01-06 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램 워드라인 전압 발생회로
US6643177B1 (en) 2003-01-21 2003-11-04 Advanced Micro Devices, Inc. Method for improving read margin in a flash memory device
US6937520B2 (en) 2004-01-21 2005-08-30 Tsuyoshi Ono Nonvolatile semiconductor memory device
KR100525004B1 (ko) 2004-02-26 2005-10-31 삼성전자주식회사 멀티레벨 셀（Ｍｕｌｔｉ－ｌｅｖｅｌ ｃｅｌｌ）플래쉬메모리장치 및 이의 프로그램 방법
KR100632944B1 (ko) * 2004-05-31 2006-10-12 삼성전자주식회사 동작 모드에 따라 프로그램 전압의 증가분을 가변할 수있는 불 휘발성 메모리 장치
KR100634412B1 (ko) * 2004-09-02 2006-10-16 삼성전자주식회사 향상된 프로그램 특성을 갖는 불 휘발성 메모리 장치
KR100621636B1 (ko) * 2005-06-01 2006-09-07 삼성전자주식회사 워드 라인 전압 발생 회로 및 그것을 갖는 불 휘발성메모리 장치

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7881133B2 (en) 2003-11-11 2011-02-01 Samsung Electronics Co., Ltd. Method of managing a flash memory and the flash memory
KR100719380B1 (ko) * 2006-03-31 2007-05-18 삼성전자주식회사 향상된 신뢰성 특성을 갖는 다치 플래시 메모리 장치 및그것을 포함한 메모리 시스템
US7757153B2 (en) 2006-03-31 2010-07-13 Samsung Electronics Co., Ltd. Multi-bit memory device and memory system
US7397704B2 (en) 2006-10-23 2008-07-08 Samsung Electronics Co., Ltd. Flash memory device and program method thereof
US7652925B2 (en) 2006-10-23 2010-01-26 Samsung Electronics Co., Ltd. Flash memory device and program method thereof
US7787305B2 (en) 2007-06-28 2010-08-31 Samsung Electronics Co., Ltd. Flash memory devices and programming methods that vary programming conditions in response to a selected step increment
US7688631B2 (en) 2008-02-20 2010-03-30 Samsung Electronics Co., Ltd. Flash memory device for variably controlling program voltage and method of programming the same
US8059467B2 (en) 2008-05-28 2011-11-15 Samsung Electronics Co., Ltd. Memory device and memory programming method
KR101412690B1 (ko) * 2008-05-28 2014-06-27 삼성전자주식회사 메모리 장치 및 메모리 프로그래밍 방법

Also Published As

Publication number Publication date
US20070076488A1 (en) 2007-04-05
US7474564B2 (en) 2009-01-06
US7158418B2 (en) 2007-01-02
DE102005026636A1 (de) 2005-12-29
JP4896426B2 (ja) 2012-03-14
KR100626377B1 (ko) 2006-09-20
JP2005353260A (ja) 2005-12-22
US20050270848A1 (en) 2005-12-08

Similar Documents

Publication Publication Date Title
KR100626377B1 (ko) 동작 모드에 따라 프로그램 전압의 증가분을 가변할 수있는 불 휘발성 메모리 장치
KR100632944B1 (ko) 동작 모드에 따라 프로그램 전압의 증가분을 가변할 수있는 불 휘발성 메모리 장치
US7064986B2 (en) Non-volatile semiconductor memory device using differential start programming voltage and programming method thereof
KR100634172B1 (ko) 불 휘발성 메모리 장치 및 그것의 프로그램 방법
JP3648003B2 (ja) 不揮発性半導体メモリにおける高電圧発生方法と高電圧レベルの最適化回路及び最適化方法
US6088281A (en) Semiconductor memory device
US7457165B2 (en) Non-volatile memory device and method of programming same
KR100621636B1 (ko) 워드 라인 전압 발생 회로 및 그것을 갖는 불 휘발성메모리 장치
EP1785998A1 (en) Semiconductor device, semiconductor device testing method, and data writing method
KR100634412B1 (ko) 향상된 프로그램 특성을 갖는 불 휘발성 메모리 장치
JPH07249294A (ja) 半導体集積回路装置
US20120230132A1 (en) Data processing device and method of reading trimming data
CN101097780B (zh) 形成可编程电压调节器的方法及其结构
US9640272B2 (en) Semiconductor device control circuit and method thereof
KR100764740B1 (ko) 플래시 메모리 장치 및 그것을 위한 고전압 발생회로
US6842385B2 (en) Automatic reference voltage regulation in a memory device
KR100769255B1 (ko) 플래시 메모리 장치 및 그것을 위한 고전압 발생회로
KR100572332B1 (ko) 불 휘발성 메모리 장치 및 그것의 프로그램 방법
KR20070096681A (ko) 불휘발성 메모리 장치 및 그것의 워드라인 전압 제어 방법
KR101021701B1 (ko) 플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 방법
KR100648272B1 (ko) 불 휘발성 메모리 장치 및 그것의 프로그램 방법
KR20060075161A (ko) 시작전압과 종료전압이 제어되는 불휘발성 반도체 메모리장치의 프로그램 워드라인 전압발생회로
JP2004247042A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150831

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 13