KR20050109502A - 내장형 수동 소자를 갖는 리드 프레임 - Google Patents

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KR20050109502A
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KR
South Korea
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semiconductor device
leads
package
interposers
lead frame
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프랭크 제이. 저스키
다니엘 케이. 로
로렌스 알. 톰슨
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어드밴스드 인터커넥트 테크놀로지스 리미티드
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Abstract

반도체 소자 패키지(10)는 반도체 소자(다이)(12)와 공통 리드 프레임(17)에 전기적으로 접속된 수동 소자들(14)을 포함한다. 상기 리드 프레임(17)은 스탬프된(stamped) 및/또는 에칭된 금속 구조물로 형성되고, 다수의 전도성 리드들(16)과 다수의 인터포저들(interposers)(20)을 포함한다. 상기 수동 소자들은(14)은 상기 인터포저들(20)에 전기적으로 접속되고, 상기 다이(12) 상의 I/O 패드들(22)은 상기 리드들(16)에 전기적으로 접속된다. 상기 다이(12), 상기 수동 소자들(14), 및 상기 리드 프레임(17)은 패키지 본체(30)를 형성하는 몰딩 컴파운드(28)로 인캡슐레이트된다. 상기 리드들(16)의 하부면들(38)은 상기 패키지(10)의 하부면(34)에 노출된다.

Description

내장형 수동 소자를 갖는 리드 프레임{Lead frame with included passive devices}
관련 출원들의 상호 참조
본 출원은 참조로 본 명세서에 그 개시내용이 합체된, 2003년 2월 21일자로 출원된 미국 가특허 출원 제60/449,049호의 이익을 청구한다.
본 발명은 일반적으로 반도체 소자 패키지에 관한 것이며, 보다 상세하게는 적어도 하나의 수동 소자를 포함하는 리드 프레임에 기초한 반도체 소자 패키지에 관한 것이다.
종래의 반도체 소자 패키지에서, 하우징은 주위에 대한 노출로부터 다이의 손상을 방지하기 위해 반도체 소자(다이)를 에워싼다. 하우징은 플라스틱으로 밀봉되어 에워싸이거나, 그렇지 않으면 달리 주위로부터 보호되어야 한다.
리드 프레임에 기초한 반도체 소자 패키지들에서, 전기적 신호는 전기 전도성 리드 프레임에 의해 적어도 하나의 다이와, 인쇄 회로 기판(printed circuit board)과 같은 외부 회로 사이에 전달된다. 리드 프레임은 내부 리드 단부(inner lead end)와 대향하는 외부 리드 단부(outer lead end)를 각각 갖는 다수의 리드들을 포함한다. 내부 리드 단부는 다이 상의 입력/출력(I/O) 패드들에 전기적으로 접속되고, 외부 리드 단부는 패키지 본체의 외측에 단자(terminal)를 제공한다. 외부 리드 단부가 패키지 본체의 면에서 종결되는 곳에서, 패키지는 "비리드(no-lead)" 패키지로 공지되는 반면에, 외부 리드들이 패키지 본체 경계(perimeter)를 넘어서 연장한다면 패키지는 "리드된(leaded)"으로 언급된다. 공지된 비리드 패키지들의 예는 정사각형 패키지 본체의 하부의 경계 둘레에 배치된 네 세트의 리드들을 갖는 QFN(quad flat no-lead) 패키지들과, 패키지 본체의 하부의 대향 측면을 따라 배치된 두 세트의 리드들을 갖는 DFN(dual flat no-lead) 패키지들을 포함한다. 리드 프레임에 기초한 패키지의 제조 방법은 2002년 4월 29일자로 출원된, 공동소유인 미국 특허 출원 제10/134,882호에 개시되어 있으며, 참조로 본 명세서에 그 개시내용이 합체되어 있다.
많은 전자 조립체에서, 예를 들어 축전기(capacitors), 인덕터(inductors), 및 저항기(resistors)와 같은 수동 소자들은 소정 기능들을 제공하기 위해 반도체 소자 패키지들과 상호 접속된다. 지금까지, 이러한 수동 소자들의 대부분은 비용 효율적인 방식으로 에워싸인 다이 패키지 내에 합체될 수 없었다.
제조자와 사용자의 입장에서, 그러한 접속부들이 제조 비용(궁극적으로 사용자에게 부과됨)을 증가시키고, 신호들이 외부 소자들로부터 전파될 때 패키지에서 소음을 유발할 수 있기 때문에, 전자 조립체는 외부 접속부를 가능한 적게 요구하는 것이 바람직하다.
따라서, 발명자들은 다이 근처에 수동 소자를 배치하고, 단일 패키지 내의 수동 소자와 다이를 에워싸기 위한 비용 효율적인 방법을 구비하는 개량된 반도체 소자 패키지에 대한 필요성이 존재한다는 것을 이해해 왔다.
본 발명은 첨부한 도면을 참조한 하기 상세한 설명으로부터 더 충분히 이해될 수 있을 것이며, 동일한 요소들에는 동일한 참조 부호를 병기한다.
도 1은 본 발명의 일 실시예에 따라 내장형 수동 소자들을 갖는 리드 프레임에 기초한 반도체 소자 패키지의 부분 단면 사시도.
도 2는 도 1의 소자를 위한 리드 프레임의 상면도.
도 3은 도 2의 리드 프레임의 저면도.
도 4는 도 3의 단면 4-4를 따라 취한 리드 프레임의 측면도.
도 5는 이에 접속된 수동 소자들을 갖는 도 2의 리드 프레임의 사시도.
도 6은 이에 접속된 다이와 수동 소자들을 갖는 도 2의 리드 프레임의 상면도.
도 7은 단일화 후의 리드 프레임에 기초한 반도체 소자 패키지의 상면 사시도.
도 8은 단일화 후의 리드 프레임에 기초한 반도체 소자 패키지의 저면도.
도 9는 리드 프레임에 기초한 반도체 소자 패키지에 사용하기 위한 다른 리드 프레임의 상면도.
도 10은 도 9의 다른 리드 프레임의 저면도.
도 11은 도 10의 단면 11-11을 따라 취한 도 9의 다른 리드 프레임의 측면도.
도 12는 도 9의 다른 리드 프레임을 구비한 반도체 소자 패키지의 저면도.
도 13은 리드 프레임에 기초한 반도체 소자 패키지에 사용하기 위한 또 다른 리드 프레임의 상면도.
도 14는 도 13의 다른 리드 프레임의 저면도.
도 15는 도 14의 단면 15-15를 따라 취한 도 13의 다른 리드 프레임의 측면도.
도 16은 도 13의 다른 리드 프레임을 구비한 반도체 소자 패키지의 저면도.
종래 기술의 상술한 그리고 다른 결점과 결핍들은 패키지 본체; 패키지 본체 내에 배치된 반도체 소자; 패키지 본체 내에 배치된 적어도 하나의 수동 소자; 및 전기 전도성 재료로 형성된 리드 프레임을 포함하는 반도체 소자 패키지에 의해 극복되거나 완화되었다. 리드 프레임은 반도체 소자 상의 I/O 패드들에 전기적으로 접속된 다수의 리드들과, 패키지 본체로부터 노출된 제 1 면, 및 적어도 하나의 수동 소자에 전기적으로 접속된 다수의 제 1 인터포저들을 포함한다. 적어도 하나의 수동 소자는 축전기, 인덕터, 및 저항기로부터 선택될 수 있다. 패키지 본체는 반도체 다이의 적어도 일부분과, 적어도 하나의 수동 소자의 적어도 일부분, 및 리드 프레임의 적어도 일부분을 인캡슐레이트한 몰드 컴파운드(mold compound)에 의해 형성될 수 있다. 리드들은 패키지 본체의 면과 실질적으로 동일 평면에 노출될 수 있다.
반도체 소자 상의 I/O 패드들은 다수의 리드들에 와이어 접합 또는 테이프 접합될 수 있다. 일 실시예에서, 리드 프레임은 다이 패드를 부가로 포함하고, 반도체 소자는 상기 다이 패드에 고정된다. 다른 실시예에서, 반도체 소자의 일부분은 패키지 본체로부터 노출된다. 대안적으로, 반도체 소자 상의 I/O 패드들은 플립 칩 부착부(flip-chip attachment)를 형성하기 위해 다수의 리드들에 부착된 제 2 인터포저들 상의 접합 영역들에 납땜된다. 지지 포스트들은 제 1 및/또는 제 2 인터포저들 상의 접합 영역들 아래에 배치될 수 있으며, 패키지 본체의 일 면에서 노출된다.
다른 개념에서, 반도체 소자 패키지는 제 1 패키지 면의 적어도 일부분을 형성하는 몰딩 컴파운드(molding compound); 몰딩 컴파운드에 의해 적어도 부분적으로 커버되는 적어도 하나의 수동 소자; 몰딩 컴파운드에 의해 적어도 부분적으로 커버되고, 다수의 I/O 패드들을 포함하는 반도체 소자; 및 전기 전도성 재료로 형성되고, 몰딩 컴파운드에 의해 부분적으로 커버되는 리드 프레임을 포함한다. 리드 프레임은 다수의 I/O 패드들 중 적어도 하나의 I/O 패드에 전기적으로 접속된 접합 영역을 형성하는 제 1 면과, 제 1 패키지 면에 노출된 제 2 면을 각각 갖는 다수의 리드들과, 적어도 하나의 수동 소자에 전기적으로 접속된 다수의 인터포저들을 포함한다. 다수의 인터포저들 각각은 다수의 리드들의 제 1 면들과 동일 평면인 제 3 면을 가지며, 다수의 인터포저들 중 각 인터포저의 적어도 일부분은 제 1 패키지 면으로부터 이격되어 있다.
또 다른 개념에서, 반도체 소자 패키지를 형성하는 방법은 다수의 리드들과 다수의 제 1 인터포저들을 전도성 재료로 형성하는 단계와, 다수의 리드들과 다수의 인터포저들의 하부면을 에칭하고, 접점들 상의 다수의 제 1 면들을 한정하여, 에칭하는 단계를 구비하는, 전기 전도성 재료로 리드 프레임을 형성하는 단계와; 다수의 리드들에 반도체 소자 상의 I/O 패드들을 전기적으로 접속하는 단계와; 다수의 인터포저들 중 한 쌍의 제 1 인터포저들을 가로질러 적어도 하나의 수동 소자를 전기적으로 접속하는 단계; 및 리드 프레임, 반도체 소자, 및 적어도 하나의 수동 소자의 각각의 적어도 일부분을 몰딩 컴파운드로 커버링하는 단계를 포함한다. 몰딩 컴파운드는 제 1 패키지 면의 적어도 일부분을 형성한다. 각 리드의 제 1 면은 제 1 패키지 면에 노출되고, 제 1 인터포저 각각의 적어도 일부분은 제 1 패키지 면으로부터 이격되어 있다.
반도체 소자 상의 I/O 패드들은 다수의 리드들에 와이어 접합 또는 테이프 접합될 수 있다. 리드 프레임을 형성하는 단계는 전기 전도성 재료로 다이 패드를 형성하는 단계를 부가로 포함할 수 있다. 이러한 실시예에서, 상기 방법은 다이 패드에 반도체 소자를 고정하는 단계를 부가로 포함한다. 다른 실시예에서, 반도체 소자의 일부분은 제 1 패키지 면에 노출된다. 또 다른 실시예에서, 다수의 리드들에 반도체 소자 상의 I/O 패드들을 전기적으로 접속하는 단계는 플립 칩 부착부를 형성하기 위해 리드 프레임 상의 접합 영역들에 I/O 패드들을 납땜하는 단계를 포함한다. 이러한 실시예에서, 리드 프레임을 형성하는 단계는 다수의 리드들에 접속된 다수의 제 2 인터포저들을 형성하는 단계를 부가로 포함할 수 있고, 접합 영역들은 제 2 인터포저들에 형성된다. 또한 이러한 실시예에서, 에칭 단계는 제 2 인터포저들 상의 접합 영역들 아래에 배치된 지지 포스트들을 부가로 한정하고, 지지 포스트들은 몰딩 컴파운드로 커버링한 후에 제 1 패키지 면에 노출된다.
상기 방법에서, 에칭 단계는 다수의 제 1 인터포저들 중 적어도 하나의 제 1 인터포저로부터 연장하는 지지 포스트를 부가로 한정하고, 지지 포스트는 몰딩 컴파운드로 커버링한 후에 제 1 패키지 면에 노출된다. 지지 포스트와 각 리드의 제 1 면은 몰딩 컴파운드로 커버링하기 전에 일 면에 부착할 수 있다.
본 발명의 하나 이상의 실시예의 상세한 설명은 첨부한 도면들과 하기 설명에서 기술한다. 본 발명의 다른 특징, 목적 및 장점들은 상세한 설명과 도면, 및 청구범위로부터 명백해질 것이다.
도 1은 반도체 소자(다이)(12)와 공통 리드 프레임(17)에 전기적으로 접속된 수동 소자들(14)을 포함하는 반도체 소자 패키지(10)의 부분 절단 단면도이다. 리드 프레임(17)은 스탬프된(stamped) 및/또는 에칭된 금속 구조물로 형성되고, 다수의 전도성 리드들(16)과 다수의 인터포저들(interposers)(20)을 포함한다. 축전기(capacitors), 인덕터(inductors), 및 저항기(resistors)를 포함할 수 있는 수동 소자들(14), 또는 어떤 다른 수동 전자 소자는 인터포저들(20)에 전기적으로 접속된다. 도시된 실시예에서, 다이(12) 상의 I/O 패드들(22)은 와이어들(26)에 의해 리드들(16)에 형성된 접합 영역들(24)에 전기적으로 접속된다. 그러나, 이하에서 더 상세하게 기술되는 바와 같이, I/O 패드들(22)과 접합 영역들(24)을 전기적으로 접속하는 다른 방법들이 사용될 수 있다. 또한, 도시된 실시예에서, 리드 프레임(17)은 다이(12)가 장착된 다이 지지 패드(54)를 포함한다. 다이(12), 수동 소자들(14), 와이어들(26), 및 리드 프레임(17)은 상부, 하부, 및 측면(32, 34, 및 36)을 각각 갖는 패키지 본체(30)를 형성하는 몰딩 컴파운드(molding compound)(28)로 인캡슐레이트된다. 리드들(16)의 하부면들(38)은 패키지(10)의 하부면(34)에서 노출되고, 인쇄 회로 기판(printed circuit board) 등과 같은 외부 회로에 전기적으로 접속될 수 있다.
도 2는 반도체 소자 패키지 제조 공정에서 단일화(singulation) 단계 전을 도시한 리드 프레임(17)의 상면도이다. 도 3은 도 2의 리드 프레임(17)의 저면도이고, 도 4는 도 3의 단면 4-4를 따라 취한 리드 프레임(17)의 측면도이다. 도 2에 도시된 바와 같이, 다수의 리드 프레임들(16)은 다중 패키지들(10)의 제조를 촉진하기 위해 외부 프레임(50)에 의해 상호 접속될 수 있다. 몰딩 컴파운드(28)(도 1)가 적용된 후에 일반적으로 수행되는 단일화 단계 중에, 리드 프레임들(16)은 외부 프레임(50)을 제거하고 개개의 리드 프레임들(16)을 분리하기 위해 라인(52)을 따라 절단된다.
도 2 내지 도 4에 도시된 리드 프레임(17)에서, 4개의 리드들(16)은 다이 지지 패드(다이 패드)(54)의 두 대향 측면에 배치되어 있다. 다이 패드(54)의 각 모서리로부터 타이 바(tie bar)(56)가 연장하고, 이 타이 바는 몰딩 컴파운드(28)(도 1) 내에 다이 패드(54)를 고정시키기 위해 작용한다. 인터포저들(20)은 두 개의 타이 바들(56) 사이에 형성된 공간에 배치된다. 도시된 실시예에서, 리드 프레임(17)은 일반적으로 두 개의 L형 인터포저들(20)과, 일반적으로 이들 두 개의 L형 인터포저들(20) 사이의 공간에 배치된 일반적으로 T형 인터포저(20)를 포함한다. 인터포저들(20)의 수와 형상은 수동 소자들(14)(도 1)의 형태를 위해 필요에 따라 변경될 수 있다는 것을 이해해야 한다. 더욱이, 리드들(16)의 수, 형상, 및 위치는 특정 적용을 위해 필요에 따라 변경될 수 있다는 것을 이해해야 한다. 예를 들면, 리드들(16)이 패키지(10)의 하부면(34) 경계(perimeter) 근처에 위치하는 것으로 도시된 반면에, 리드들(16)은 대안적으로 하부면(34) 상의 다른 지점에 위치될 수 있다. 리드들(16)과 인터포저들(20)이 단일화 공정 이후에 서로로부터 그리고 다이 패드(54)로부터 전기적으로 절연되도록 리드들(16)과 인터포저들(20)은 서로로부터 그리고 다이 패드(54)로부터 이격되어 있다.
도 3 및 도 4에 도시한 바와 같이, 일반적으로 L형 인터포저(20) 각각의 하부로부터 지지 포스트(58)가 연장하고, 이 지지 포스트는 리드들(16)의 하부면(38) 및 다이 패드(54)의 하부면(62)과 동일 평면인 하부면(60)을 갖는다. 타이 바들(56) 중 어느 하나에 배치된 탭(64)은 그로부터 연장하는 식별 포스트(identification post)(66)를 포함하고, 그 하부는 리드들(16), 다이 패드(54), 및 지지 포스트들(58)의 하부면들과 동일 평면이다.
리드 프레임(17)은 어떤 적합한 전기 전도성 재료의 시트로부터, 바람직하게는 구리나 구리계 합금으로 형성될 수 있다. 구리계 합금에 관해서, 이 재료는 구리의 50 중량% 보다 많이 포함하는 것을 의미한다. 리드 프레임(17)을 형성하는 전도성 재료의 시트는 도 4에서 T1로 도시된 바와 같이, 적합하게는 약 0.10 mm에서 약 0.25 mm 사이의 두께, 더 적합하게는 약 0.15 mm에서 약 0.20 mm 사이의 두께를 가진다. 다이 패드(54), 리드들(16), 인터포저들(20), 및 타이 바들(56)을 포함하는 리드 프레임(17)의 각 특징들을 위한 전조들(precursors)은 스탬핑(stamping), 화학적 에칭, 레이저 제거(laser ablation) 등과 같은 어떤 공지된 방법을 사용하여 형성될 수 있다. 리드 프레임(17)은 도 3에서 그리고, 도 4에서 T2로 교차 해칭으로 도시된, 감소된 두께의 영역을 포함한다. 감소된 두께 영역을 형성하기 위한 재료 두께의 감소는 화학적 에칭, 또는 레이저 제거와 같은 제어된 감산 공정(subtractive process)을 사용하여 형성될 수 있다. 예를 들면, 리드들(16), 지지 포스트들(58), 및 다이 패드(54) 각각의 하부면들(38, 60, 및 62)을 형성하기 위해 계획된 각각의 표면은 화학적 저항제(chemical resist)로 코팅할 수 있으며, 비코팅면은 두께 T2를 얻기 위해 충분한 재료를 제거하는데 유효 시간동안 적합한 에칭제(etchant)에 노출된다. 두께 T2는 리드 프레임(17)의 두께 T1의 약 25%에서 약 60% 사이가 적합하고(즉, 리드 프레임을 형성하기 위해 사용되는 재료의 두께), 이 두께의 약 40%에서 약 50% 사이가 더 적합하다. 이 적합한 범위 내에서 두께들은 패키지(10) 내에 리드 프레임(17)을 로킹(locking)하기 위한 몰딩 컴파운드를 수용하기 위해 감소된 두께부 아래에 충분한 간극(clearance)을 제공한다.
리드 프레임(17)의 다양한 특징들이 형성된 후, 지지 포스트들(58), 리드들(16), 및 다이 패드(54)의 하부면들은 도 5에 도시된 표면(100)에 접착된다. 도시된 실시예에서, 표면(100)은 지지 포스트들(58), 리드들(16), 및 다이 패트(54) 각각의 하부면을 형성하는 실질적으로 동일 평면의 면들(60, 38, 및 62)과 접촉하여 고정하는 접착 테이프로 형성된다. 도 5는 단일 리드 프레임(17)을 도시하는 반면에, 다수의 상호 접속된 리드 프레임들(16)은 도 2 및 도 3에 도시한 바와 같이 제공될 수 있다는 것을 이해해야 한다.
리드 프레임(17)이 표면(100)에 접착되고, 그 다음에 수동 소자들(14)은 리드 프레임(17)에 전기적으로 접속될 수 있다. 도시된 실시예에서, 각 수동 소자(14)는 하나의 인터포저(20)에서 다른 인터포저로 연장하여 상기 인터포저들(20) 사이의 공간에 스피닝된다(spanning). 예를 들면, 두 개의 수동 소자(14)는 일반적으로 L형 인터포저들(20)과 일반적으로 T형 인터포저(20) 사이에 전기적으로 접속되는 반면에, 하나의 수동 소자(14)는 일반적으로 L형 인터포저들(20) 사이에 전기적으로 접속된다. 수동 소자들(14)은 예를 들면, 납땜(soldering), 전기 전도성 접착제, 또는 에폭시(epoxy) 등과 같은 어떤 편리한 수단을 사용하여 인터포저들(20)에 부착될 수 있다. 양호하게는, 하나의 리드 프레임(17) 디자인은 인터포저들(20)의 어떤 다수의 다른 형태를 위해 사용될 수 있다.
도 6은 와이어들(26)이 다이(12) 상의 I/O 패드들(22), 리드들(16) 상의 접합 영역들(24), 및 인터포저들(20) 상의 접합 영역들(104) 모두에 접합된 후의 리드 프레임(17)의 상면도이다. 와이어 접합 전에, 다이(12)는 땜납, 에폭시, 양면 접착 테이프 등과 같은 어떤 편리한 방법을 사용하여 다이 패드(54)에 고정된다. 다이(12)가 다이 패드(54)에 고정된 후에, 와이어들(26)은 다이(12) 상의 I/O 패드들(22)과 각 리드들(16) 상의 접합 영역들(24) 사이, 및 인터포저들(20) 상의 접합 영역들(104)과 하나 이상의 리드들(16) 상의 접합 영역들(24) 사이에서 개별적으로 접속된다. 지지 포스트들(58)은 와이어들(26)의 정밀한 접합을 허용하는 리드들(16)을 갖는 접합 영역들(104)의 동일 평면성을 유지하기 위해 인터포저들(20) 상의 접합 영역들(104) 아래에 위치하며, 따라서 패키지(10)의 제조시에 결함들을 감소시킨다. 더욱이, 지지 포스트들(58)은 와이어들(26)의 접합력을 표면(100)에 전달하고(도 5), 따라서 사용되는 와이어 접합 방법들을 널리 다양하게 한다. 예를 들면, 와이어 접합은 압력과 초음파 진동 버스트의 조합이 금속 냉간 용접을 형성하기 위해 적용되는 곳에서는 초음파 접합(ultrasonic bonding)을, 압력과 상승된 온도의 조합이 용접을 형성하기 위해 적용되는 곳에서는 열압축 접합(thermocompression bonding)을, 또는 압력, 상승된 온도, 및 초음파 진동 버스트의 조합이 용접을 형성하기 위해 적용되는 곳에서는 열음파 접합(thermosonic bonding)을 사용하여 수행될 수 있다. 접합시에 사용되는 와이어의 형태는 바람직하게는 금, 금계 합금, 알루미늄, 또는 알루미늄계 합금으로부터 이루어진다. 와이어 접합의 대안으로, 테이프 자동화 접합(TAB, tape automated bonding)이 사용될 수 있다.
와이어들(26)이 접합된 후에, 다이(12), 리드 프레임(17), 수동 소자들(14), 및 와이어들(26)은 도 1 및 도 7에 도시한 바와 같이, 몰딩 컴파운드(28)로 커버된다. 몰딩 컴파운드(28)는 트렌스퍼(transfer) 또는 사출 성형 공정과 같은 어떤 편리한 기술을 사용하여 적용될 수 있다. 몰딩 컴파운드(28)는 전기적 절연 재료이며, 적합하게는 약 250℃에서 약 300℃ 사이의 범위에서 유동 온도를 갖는 에폭시와 같은 폴리머 성형 수지(polymer molding resin)이다. 또한, 몰딩 컴파운드(28)는 저온 열 글래스 합성물일 수 있다.
몰딩 컴파운드(28)의 적용 중에, 지지 포스트들(58), 리드들(16), 및 다이 패드(54) 각각의 하부면들(60, 38, 및 62)은 리드 프레임(17)의 이동을 방지하기 위해 표면(100)에 접착된 상태를 유지하고(도 5), 따라서 와이어 접합들이 방해받거나 파손되지 않도록 돕는다. 더욱이, 리드 프레임(17)의 감소된 두께부 아래에 형성된 공간은 몰딩 컴파운드(28)를 수용하며, 패키지(10) 내에 인터포저들(20), 리드들(16), 및 다이 패드(54)를 고정시키기 위해 작용한다.
몰딩 컴파운드(28)가 적용된 후에, 접착된 표면(100)(도 5)은 제거되며, 필요시, 부착된 패키지들(10)은 펀칭, 또는 칼날, 워터젯(water jet), 레이저 등을 이용한 절단(sawing)에 의해 단일화된다. 도 7은 단일화 후의 패키지(10)의 상면 사시도이며, 도 8은 단일화 후의 패키지(10)의 저면도이다. 도 7 및 도 8을 참조하면, 접착된 표면(100)(도 5)의 제거와 단일화 이후에, 각 패키지(10)의 리드 프레임(17)의 부분들은 노출된다. 특히, 리드들(16)의 일부분, 인터포저들(20)의 일부분, 및 타이 바들(56)의 일부분은 패키지(10)의 측면들(36)에 노출된다. 도 8에 도시한 바와 같이, 다이 패드(54), 리드들(16), 지지 포스트들(58), 및 식별 포스트(66)의 하부면들은 패키지(10)의 하부면(34)에 노출된다.
도시된 실시예에서, 측면(36)에 노출된 각 리드(16)의 일부분은 패키지(10)의 전체 하부 에지를 형성하는 몰딩 컴파운드(28)에 의해 그와 관련된 하부면(38)으로부터 분리된다. 대안적으로, 하나 이상의 접점들(16)은 측면(36)에 노출된 리드(16)의 일부분이 패키지(10)의 하부 에지에서 리드(16)의 하부면(38)과 접속하도록 형성될 수 있다. 이러한 실시예에서, 하나 이상의 리드(16)는 패키지(10)의 하부 에지의 일부분을 형성한다. 일반적인 배열에서, 리드들(16)의 하부면들(38)만이 외부 전기 회로에 접속하기 위해 사용될 것이다. 그러나, 지지 포스트들(58)의 하부면들(60) 또한 필요시 외부 회로에 접속될 수 있다.
도 9 내지 도 11을 참조하면, 패키지(10)에서 사용하기 위한 다른 리드 프레임(120)이 도시되어 있다. 리드 프레임(120)이 플립 칩 방식(flip-chip fashion)으로 다이(12)와 리드들(16) 사이에 전기적 접속을 위한 인터포저들(122)로 형성되는 것을 제외하고는, 리드 프레임(120)은 도 2 내지 도 4에 도시된 리드 프레임(17)과 실질적으로 유사하다. 즉, 다이(12)는 I/O 패드들(22)(도 1)이 아래를 향하도록 플립(flip)되고, I/O 패드들(22)은 인터포저들(122)의 상부에 형성된 접합 영역들(124)에 남땜 등의 방식에 의해 전기적으로 직접 접속된다. 선택적으로, 리드 프레임(120)은 또한 일반적으로 L형 인터포저들(20)과 하나 이상의 리드들(16) 사이에서 연장하는 인터포저들(126)을 포함할 수 있다. 지지 포스트들(128)은 남땜과 인캡슐레이션(encapsulation) 공정 중에 접합 영역들(124)을 지지하기 위해 인터포저들(122) 상의 접합 영역들(124) 아래에 형성된다.
인터포저들(122)이 패키지(10) 내에서 다이(12)를 지지하기 때문에, 인터포저들(122)의 부가는 도 2 내지 도 4의 다이 패드(54)를 위한 필요성을 제거한다. 또한, 인터포저들(122 및 126)의 부가는 상술한 와이어 접합이나 테이프 접합 단계를 위한 필요성을 제거한다. 반면에, 리드 프레임(120)을 사용하는 패키지(10)의 제조는 도 12에 도시한 바와 같이 하부면(34)을 구비한 최종 패키지(10)를 가지며 상술한 바와 실질적으로 유사하다.
도 12에 도시한 바와 같이, 리드들(16), 지지 포스트들(58), 및 지지 포스트들(128)의 하부면들은 패키지(10)의 하부면(34)에 노출된다. 일반적인 구성에서, 리드들(16)의 하부면들(38)만이 외부 전기 회로에 접속하기 위해 사용될 것이다. 그러나, 지지 포스트들(58 및/또는 128)의 하부면들(38)은 또한 필요시 외부 회로에 접속될 수 있다. 지지 포스트들(128)의 하부면들(38)이 외부 회로에 접속하기 위해 사용되는 곳에서, 리드들(16)과 인터포저들(122)은 리드 프레임(120)으로부터 제거될 수 있다. 이러한 경우에, 지지 포스트들(128)은 패키지(10)를 위한 리드들로서 작용한다. 본 명세서에 기술된 어떤 실시예에서도, 리드들(16)의 수, 형상, 및 위치는 특정 적용의 필요에 따라 변경될 수 있다고 이해해야 한다. 예를 들면, 리드들(16)이 패키지(10)의 하부면(34)의 경계 근처에 위치하는 것으로 도시된 반면, 리드들(16)은 하부면(34) 상의 다른 지점에 대안적으로 위치할 수 있다.
도 13 내지 도 15를 참조하면, 패키지(10)에서 사용하기 위한 또 다른 리드 프레임(150)이 도시되어 있다. 리드 프레임(150)이 다이 패드(54)를 포함하지 않는 것을 제외하고는, 리드 프레임(150)은 도 2 내지 도 4에 도시된 리드 프레임(17)과 실질적으로 유사하다. 이러한 형상에서, 다이(12)는 와이어 접합과 인캡슐레이션 공정 중에 표면(100)에 의해 지지된다(도 5). 반면에, 리드 프레임(150)을 사용하는 패키지(10)의 제조는 도 16에 도시한 바와 같이 하부면(34)을 구비한 최종 패키지(10)를 가지며 상술한 바와 실질적으로 유사하다. 다이(12), 리드들(16), 및 지지 포스트들(58)의 하부면들은 패키지(10)의 하부면(34)에 노출된다.
본 명세서에 기술된 어떤 실시에에서도, 수동 소자들(14)은 다이(12)에 근접하게 배치되어, 종래의 다성분(multi-component) 다이 패키지들 보다 작은 전체 사이즈를 갖는 패키지(10)가 생산된다. 발명자들은 외부 리드들이 더 적어지고, 성분들 사이에서 와이어 길이가 더 짧아짐에 따라, 발명의 형태가 성분들 사이에서 더 빠른 전기적 접속을 증명한다는(demonstrate) 것을 이해해 왔다. 패키지는 예를 들면, SOIC(small outline intergrated circuits), TSSOP(thin shrink small outline packages), QSOP(quarter size outline packages) 등과 같은 DFN 조립체(dual flat non-leaded assemblies)에 대한 드롭-인 대체물(drop-in replacement)로서 사용될 수 있다.
본 발명이 적합한 실시예들에 관해 기술되고 도시된 반면에, 당해 기술분야에 숙련된 자에게 명백한 바와 같이, 많은 변화와 변경은 본 발명의 정신과 범주를 벗어나지 않는 범위 내에서 이루어질 수 있다. 예로서, 다른 패키지 형상들을 이용하는 것은 본 발명의 범주 내에 있다고 이해해야 한다. 다양한 변경은 예를 들어, 다이 부착 및/또는 와이어 접합 전 또는 후에 적용되는 도금(plating)을 포함할 수 있다.
따라서, 본 발명의 기술은 상술한 구조들과 같이 어떤 특정 반도체 다이 패키지 구조에 제한되는 것으로 의도되지 않는다. 또한, 첨부된 청구범위에 설명된 바와 같이 본 발명은 상술한 구조의 정확한 세부 사항에 제한되지 않으며, 다른 변화와 수정은 당해 기술분야에 숙련된 자에게 명백하기 때문에, 정의된 청구범위에서 설명된 바와 같이, 본 발명의 정신과 범주안에 포함되는 것으로 의도된다.

Claims (33)

  1. 외부 회로에 전기적으로 접속하기 위해 형성된 반도체 소자 패키지(10)로서,
    패키지 본체(30);
    상기 패키지 본체(30) 내에 배치된 반도체 소자(12);
    상기 패키지 본체(30) 내에 배치된 적어도 하나의 수동 소자(14); 및
    전기 전도성 재료로 형성된 리드 프레임(17)을 포함하고,
    상기 리드 프레임(17)은, 상기 패키지 본체(30)의 제 1 측면(36)에 근접하게 정렬된 다수의 제 1 리드들(16)과, 상기 패키지 본체의 제 2 측면(36)에 근접하게 정렬된 다수의 제 2 리드들(16), 및 적어도 하나의 상기 수동 소자(14)에 전기적으로 접속된 다수의 제 1 인터포저들(20)을 구비하며,
    상기 다수의 제 1 및 제 2 리드들(16)은 상기 반도체 소자(12) 상의 I/O 패드들(22)에 전기적으로 접속되고, 상기 다수의 제 1 및 제 2 리드들의 각 리드(16)는 상기 외부 회로에 전기적으로 접속하기 위해 상기 패키지 본체(30)로부터 노출된 제 1 면(38)을 구비하며,
    상기 다수의 제 1 인터포저들(20) 중 적어도 하나의 인터포저(20)는 적어도 하나의 상기 수동 소자(14)를 상기 외부 회로에 전기적으로 접속하기 위해 상기 다수의 제 1 및 제 2 리드들(16) 중 적어도 하나의 리드(16)에 전기적으로 접속되고,
    상기 다수의 제 1 인터포저들(20), 상기 반도체 소자(12), 및 적어도 하나의 상기 수동 소자(14)는 상기 다수의 제 1 및 제 2 리드들(16) 사이에 배치되는 반도체 소자 패키지.
  2. 제 1 항에 있어서, 상기 패키지 본체(30)는 상기 반도체 다이(12)의 적어도 일부분, 적어도 하나의 상기 수동 소자(14)의 적어도 일부분, 및 상기 리드 프레임(17)의 적어도 일부분을 인캡슐레이트한 몰딩 컴파운드(molding compound)(28)에 의해 형성되는 반도체 소자 패키지.
  3. 제 2 항에 있어서, 상기 리드들(16)의 상기 제 1 면들(38)은 상기 패키지 본체(30)의 면(34)과 실질적으로 동일 평면에 노출되는 반도체 소자 패키지.
  4. 제 1 항에 있어서, 적어도 하나의 상기 수동 소자(14)는 축전기(capacitors), 인덕터(inductors), 및 저항기(resistors)로 구성되는 그룹으로부터 선택되는 반도체 소자 패키지.
  5. 제 1 항에 있어서, 상기 리드 프레임(17)은 상기 다수의 제 1 및 제 2 리드들(16) 사이에 배치된 다이 패드(54)를 부가로 포함하며, 상기 반도체 소자(12)는 상기 다이 패드(54)에 고정되는 반도체 소자 패키지.
  6. 제 1 항에 있어서, 상기 반도체 소자(12)의 일부분은 상기 패키지 본체(30)로부터 노출되는 반도체 소자 패키지.
  7. 제 1 항에 있어서, 상기 반도체 소자(12) 상의 상기 I/O 패드들(22)은 플립 칩 부착부(flip-chip attachment)를 형성하기 위해 상기 리드 프레임(17) 상의 접합 영역들(124)에 납땜되는 반도체 소자 패키지.
  8. 제 7 항에 있어서, 상기 접합 영역들(124)은 상기 다수의 제 1 및 제 2 리드들(16)에 접속된 제 2 인터포저들(122)에 형성되는 반도체 소자 패키지.
  9. 제 8 항에 있어서, 상기 제 2 인터포저들(122)은 상기 접합 영역들(124) 아래에 배치된 지지 포스트(128)를 각각 포함하고, 상기 지지 포스트들(128)은 상기 패키지 본체(30)의 상기 면(34)에 노출되는 반도체 소자 패키지.
  10. 제 8 항에 있어서, 상기 다수의 인터포저들(20) 중 적어도 하나의 인터포저(20)는 적어도 하나의 제 3 인터포저(126)에 의해 상기 다수의 제 1 및 제 2 리드들(16) 중 적어도 하나의 리드(16)에 전기적으로 접속되는 반도체 소자 패키지.
  11. 제 1 항에 있어서, 상기 반도체 소자(12) 상의 상기 I/O 패드들(22)은 상기 다수의 제 1 및 제 2 리드들(16)에 와이어 접합 또는 테이프 접합되는 반도체 소자 패키지.
  12. 제 1 항에 있어서, 상기 다수의 제 1 인터포저들(20) 중 적어도 하나의 제 1 인터포저(20)는 그로부터 연장하는 지지 포스트(58)를 포함하고, 상기 지지 포스트(58)는 상기 패키지 본체(30)의 면(34)에 노출되는 반도체 소자 패키지.
  13. 제 1 패키지 면(34)의 적어도 일부분을 형성하는 몰딩 컴파운드(28);
    상기 몰딩 컴파운드(28)에 의해 적어도 부분적으로 커버되는 적어도 하나의 수동 소자(14);
    상기 몰딩 컴파운드(28)에 의해 적어도 부분적으로 커버되고, 다수의 I/O 패드들(22)을 구비하는 반도체 소자(12); 및
    전기 전도성 재료로 형성되고, 상기 몰딩 컴파운드(28)에 의해 부분적으로 커버되는 리드 프레임(17)을 포함하고,
    상기 리드 프레임(17)은 패키지 본체(30)의 제 1 측면(36)에 근접하게 정렬된 다수의 제 1 리드들(16)과, 상기 패키지 본체(30)의 제 2 측면(36)에 근접하게 정렬된 다수의 제 2 리드들(16), 및 적어도 하나의 상기 수동 소자(14)에 전기적으로 접속된 다수의 제 1 인터포저들(20)을 구비하고,
    상기 다수의 제 1 및 제 2 리드들(16) 중 각각의 리드는 상기 다수의 I/O 패드들(22) 중 적어도 하나의 I/O패드(22)에 전기적으로 접속된 접합 영역을 형성하는 제 1 면과, 상기 제 1 패키지 면(34)에 노출된 제 2 면(38)을 가지며,
    상기 다수의 제 1 인터포저들(20) 각각은 상기 다수의 제 1 및 제 2 리드들(16)의 제 1 면들과 동일 평면에 있는 제 3 면을 갖고, 상기 다수의 제 1 인터포저들(20) 중 제 1 인터포저 각각의 적어도 일부는 상기 제 1 패키지 면(34)으로부터 이격되고,
    상기 다수의 제 1 인터포저들(20), 상기 반도체 소자(12), 및 적어도 하나의 상기 수동 소자(14)는 상기 다수의 제 1 및 제 2 리드들(16) 사이에 배치되는 반도체 소자 패키지.
  14. 제 13 항에 있어서, 적어도 하나의 상기 수동 소자(14)는 축전기, 인덕터, 및 저항기로 구성되는 그룹으로부터 선택되는 반도체 소자 패키지.
  15. 제 13 항에 있어서, 상기 리드 프레임(17)은 상기 다수의 제 1 및 제 2 리드들(16) 사이에 배치된 다이 패드(54)를 부가로 포함하며, 상기 반도체 소자(12)는 상기 다이 패드(54)에 고정되는 반도체 소자 패키지.
  16. 제 13 항에 있어서, 상기 반도체 소자(12)의 일부분은 상기 제 1 패키지 면(34)에 노출되는 반도체 소자 패키지.
  17. 제 13 항에 있어서, 상기 반도체 소자(12) 상의 상기 I/O 패드들(22)은 플립 칩 부착부를 형성하기 위해 상기 리드 프레임(17) 상의 접합 영역들(124)에 납땜되는 반도체 소자 패키지.
  18. 제 17 항에 있어서, 상기 접합 영역들(124)은 상기 다수의 제 1 및 제 2 리드들(16)에 접속된 제 2 인터포저들(122)에 형성되는 반도체 소자 패키지.
  19. 제 18 항에 있어서, 상기 제 2 인터포저들(122)은 상기 접합 영역들(124) 아래에 배치된 지지 포스트(128)를 각각 포함하고, 상기 지지 포스트들(128)은 상기 제 1 패키지 면(34)에 노출되는 반도체 소자 패키지.
  20. 제 13 항에 있어서, 상기 다수의 제 1 인터포저들(20)중 적어도 하나의 제 1 인터포저(20)는 그로부터 연장하는 지지 포스트(58)를 포함하고, 상기 지지 포스트(58)는 상기 제 1 패키지 면(34)에 노출되는 반도체 소자 패키지.
  21. 제 13 항에 있어서, 상기 반도체 소자(12) 상의 상기 I/O 패드들(22)은 상기 다수의 제 1 및 제 2 리드들(16)에 와이어 접합 또는 테이프 접합되는 반도체 소자 패키지.
  22. 제 13 항에 있어서, 상기 다수의 제 1 및 제 2 리드들(16) 중 적어도 하나의 리드(16)는 상기 다수의 제 1 인터포저들(22) 중 적어도 하나의 제 1 인터포저(22)에 전기적으로 접속되는 반도체 소자 패키지.
  23. 다수의 제 1 리드들(16), 다수의 제 2 리드들(16), 및 상기 다수의 제 1 및 제 2 리드들(16) 사이에 배치되는 다수의 제 1 인터포저들(20)을 전도성 재료로 형성하는 단계와,
    상기 다수의 제 1 및 제 2 리드들(16)과 상기 다수의 제 1 인터포저들(20)의 하부면을 에칭하는 단계로서, 상기 에칭 단계는 상기 다수의 제 1 및 제 2 리드들(16) 상의 다수의 제 1 면들(38)과 상기 제 1 인터포저들(20) 상의 다수의 제 2 면들(60)을 한정하며, 상기 제 1 면들(38)은 상기 제 2 면들(60)과 동일 평면에 있는, 에칭하는 단계를 구비하는, 전기 전도성 재료로 리드 프레임(17)을 형성하는 단계와;
    상기 다수의 제 1 및 제 2 리드들(16)에 상기 다수의 제 1 및 제 2 리드들(16) 사이에 배치된 반도체 소자(12) 상의 I/O 패드들(22)을 전기적으로 접속하는 단계와;
    상기 다수의 제 1 인터포저들(20) 중 한 쌍의 제 1 인터포저들(20)을 가로질러 적어도 하나의 수동 소자(14)를 전기적으로 접속하는 단계; 및
    상기 리드 프레임(17), 상기 반도체 소자(12), 및 적어도 하나의 상기 수동 소자(14) 각각의 적어도 일부분을 제 1 패키지 면(34)의 적어도 일부분을 형성하는 몰딩 컴파운드(28)로 커버링하는 단계를 포함하며,
    상기 각 리드(16)의 제 1 면(38)은 상기 제 1 패키지 면(34)에 노출되고, 상기 제 1 인터포저(20) 각각의 적어도 일부분은 상기 제 1 패키지 면(34)으로부터 이격되는 반도체 소자 패키지 형성 방법.
  24. 제 23 항에 있어서, 적어도 하나의 상기 수동 소자(14)는 축전기, 인덕터, 및 저항기로 구성되는 그룹으로부터 선택되는 반도체 소자 패키지 형성 방법.
  25. 제 23 항에 있어서, 상기 리드 프레임(17)을 형성하는 단계는 전기 전도성 재료로 다이 패드(54)를 형성하는 단계를 부가로 구비하며,
    상기 방법은 상기 다이 패드(54)에 상기 반도체 소자(12)를 고정하는 단계를 부가로 포함하는 반도체 소자 패키지 형성 방법.
  26. 제 23 항에 있어서, 상기 반도체 소자(12)의 일부분은 상기 제 1 패키지 면(34)에 노출된 반도체 소자 패키지 형성 방법.
  27. 제 23 항에 있어서, 상기 다수의 제 1 및 제 2 리드들(16)에 상기 반도체 소자(12) 상의 상기 I/O 패드들(22)을 전기적으로 접속하는 단계는 플립 칩 부착부를 형성하기 위해 상기 리드 프레임(17) 상의 접합 영역들(124)에 상기 I/O 패드들(22)을 납땜하는 단계를 포함하는 반도체 소자 패키지 형성 방법.
  28. 제 27 항에 있어서, 상기 리드 프레임(17)을 형성하는 단계는 상기 다수의 제 1 및 제 2 리드들(16)에 접속된 다수의 제 2 인터포저들(122)을 형성하는 단계를 부가로 포함하고, 상기 접합 영역들(124)은 상기 제 2 인터포저들(122)상에 형성되는 반도체 소자 패키지 형성 방법.
  29. 제 28 항에 있어서, 상기 에칭하는 단계는 상기 제 2 인터포저들(122) 상의 상기 접합 영역들(124) 아래에 배치된 지지 포스트들(128)을 부가로 한정하고, 상기 상기 지지 포스트들(128)은 상기 몰딩 컴파운드(28)로 커버링한 후에 상기 제 1 패키지 면(34)에 노출되는 반도체 소자 패키지 형성 방법.
  30. 제 23 항에 있어서, 상기 에칭 단계는 상기 다수의 제 1 인터포저들(20)중 적어도 하나의 제 1 인터포저(20)로부터 연장하는 지지 포스트(58)를 부가로 한정하고, 상기 지지 포스트(58)는 상기 몰딩 컴파운드(28)로 커버링한 후에 상기 제 1 패키지 면(34)에 노출되는 반도체 소자 패키지 형성 방법.
  31. 제 30 항에 있어서, 상기 몰딩 컴파운드(28)로 커버링하기 전에 상기 지지 포스트(58)와 상기 각 리드(16)의 제 1면(38)을 표면(100)에 부착하는 단계를 부가로 포함하는 반도체 소자 패키지 형성 방법.
  32. 제 23 항에 있어서, 상기 다수의 제 1 및 제 2 리드들(16)에 상기 반도체 소자(12) 상의 상기 I/O 패드들(22)을 전기적으로 접속하는 단계는 상기 다수의 제 1 및 제 2 리드들(16)에 상기 I/O 패드들(22)을 와이어 접합 또는 테이프 접합하는 단계를 포함하는 반도체 소자 패키지 형성 방법.
  33. 제 23 항에 있어서, 상기 다수의 제 1 및 제 2 리드들(16) 중 적어도 하나의 리드(16)를 상기 다수의 제 1 인터포저들(20) 중 적어도 하나의 제 1 인터포저(20)에 전기적으로 접속하는 단계를 부가로 포함하는 반도체 소자 패키지 형성 방법.
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