KR20050107918A

KR20050107918A - 트렌치형 소자분리막을 구비한 반도체 소자의 제조 방법

Info

Publication number: KR20050107918A
Application number: KR1020040032773A
Authority: KR
Inventors: 정태우
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-05-10
Filing date: 2004-05-10
Publication date: 2005-11-16
Also published as: US20050250293A1; JP2005322872A; TWI305940B; TW200537617A; US7041573B2; CN100550339C; KR100672754B1; CN1697154A

Abstract

본 발명은 트렌치의 탑코너를 라운드하게 형성하여 문턱전압이 낮아지는 것을 방지하면서 모우트가 깊어지는 것을 방지할 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 반도체 기판 상에 패드산화막과 패드질화막의 순서로 적층된 패드층 패턴을 형성하는 단계, 상기 패드층 패턴을 마스크로 사용하여 상기 반도체 기판의 노출된 표면을 식각하여 트렌치를 형성하는 단계, 상기 트렌치 내에 매립되는 소자분리막을 형성하는 단계, 상기 패드질화막을 제거하는 단계, 상기 패드산화막을 제거하기 위한 전세정 공정을 진행하는 단계, 상기 패드산화막 제거후에 발생된 모우트를 제거하기 위해 상기 반도체 기판 표면을 선택적으로 리세스시키는 단계(뜨거운 SC-1 용액 이용), 및 상기 리세스시킨 반도체 기판의 표면 상에 스크린산화막을 형성하는 단계를 포함한다.

Description

트렌치형 소자분리막을 구비한 반도체 소자의 제조 방법{METHOD FOR MAKING SEMICONDUCTOR DEVICE HAVING TRENCH ISOLATION}

본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 소자분리(Isolation) 방법에 관한 것이다.

일반적으로 반도체 장치의 소자분리공정(Isolation; ISO)은 LOCOS(Local Oxidation of Silicon) 또는 PGI(Profiled Grove Isolation) 등과 같은 통상적인 소자 분리 방법을 이용하여 반도체기판의 소정 부분에 필드절연막을 형성하여 활성영역을 한정하는 필드영역을 형성한다.

소자 분리 방법 중에서 LOCOS 방법은 활성영역을 한정하는 산화 마스크인 질화막(Nitride)을 반도체기판상에 형성하고, 포토리소그래피(Photolithograpy) 방법으로 패터닝하여 반도체기판의 소정 부분을 노출시킨 후, 노출된 반도체기판을 산화시켜 소자 분리 영역으로 이용되는 필드산화막(Field Oxide)을 형성한다.

LOCOS 방법은 공정이 단순하고, 넓은 부위와 좁은 부위를 동시에 분리할 수 있다는 장점을 갖고 있지만, 측면산화에 의한 새부리(Bird's beak)가 형성되어 소자 분리 영역의 폭이 넓어져서 소오스/드레인 영역의 유효 면적을 감소시킨다. 또한, 필드산화막 형성시 산화막의 가장자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로써, 실리콘 기판에 결정 결함이 발생하여 누설전류가 많은 단점이 있다.

최근에 반도체소자의 집적도가 증가함에 따라 디자인 룰이 감소하고, 따라서 반도체소자와 반도체소자를 분리하는 소자분리막의 크기도 같은 스케일(scale)만큼 축소되어 통상의 LOCOS, PBL 등과 같은 소자 분리 방법은 그 적용이 한계에 이르게 되었다.

이를 해결하기 위해 적용된 STI(Shallow Trench Isolation) 방법은 반도체기판상에 반도체기판과 식각선택비가 양호한 질화막을 형성하고, 질화막을 하드마스크(Hardmask)로 사용하기 위해 질화막을 포토리소그래피 방법으로 패터닝하여 질화막 패턴을 형성하고, 질화막 패턴을 하드 마스크로 사용하여 반도체기판을 소정 깊이로 건식 식각 방법으로 패터닝하여 트렌치(trench)를 형성한 후, 트렌치에 절연막을 매립시킨 후 화학적기계적연마(Chemical Mechanical Polishing; CMP)하여 트렌치에 매립되는 필드절연막을 형성한다.

도 1a 내지 도 1d는 종래 기술에 따른 STI 방법을 이용한 소자분리 방법을 도시한 공정 단면도이다.

도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 패드산화막(12)과 패드질화막(13)을 형성한 후, 패드질화막(13) 상에 소자분리용 마스크(도시 생략)를 형성한다.

다음으로, 소자분리용 마스크를 식각마스크로 패드질화막(13)을 식각하고, 소자분리용 마스크를 제거한다. 그리고 나서, 패드질화막(13)을 식각마스크로 하여 패드산화막(12)을 식각하여 반도체 기판(11) 표면을 노출시키고, 연속해서 노출된 반도체 기판(11)을 소정 깊이로 식각하여 트렌치(14)를 형성한다.

다음으로, 측벽산화(wall oxidation) 공정을 통해 트렌치(14)의 측벽 및 바닥에 측벽산화막(15)을 성장시킨다.

다음으로, 측벽산화막(15)을 포함한 전면에 라이너질화막(16)과 갭필절연막(17)을 순차적으로 증착한 후, 패드질화막의 표면이 드러날때까지 갭필절연막(17)을 화학적기계적연마(Chemical Mechanical Polishing; CMP)한다. 화학적기계적연마시 패드질화막(13) 상부의 라이너질화막(16)도 연마된다.

도 1b에 도시된 바와 같이, 패드질화막(13)을 인산용액(H₃PO₄)을 이용하여 제거한다. 이때, 질화막질인 라이너질화막(16)도 일부가 제거된다.

도 1c에 도시된 바와 같이, 문턱전압조절을 위한 이온주입을 위한 스크린산화막(Screen oxide) 형성 전에 패드산화막(12)을 제거하는 전세정(pre-cleaning)을 실시한다. 이러한 전세정 공정시 트렌치의 탑코너 부분에서 활성영역보다 낮아지는 모우트(Moat, M)가 발생한다.

이러한 모우트(M)는 패드산화막(12)을 제거하기 위한 전세정 공정시에 측벽산화막이 일부 손실되어 발생하는 것으로, 모우트(M)의 깊이는 게이트전극 형성 전에 진행되는 후속의 스크린산화막 형성 공정, 게이트산화막 형성전 전세정 공정 및 게이트산화막 형성 공정을 거침에 따라 더욱 깊어진다.

즉, 도 1d에 도시된 바와 같이, 패드산화막(12) 제거후에 노출된 반도체 기판(11)을 산화시켜 스크린산화막()을 형성하더라도 모우트를 제거하지 못하고, 이후 스크린산화막 제거를 위한 게이트산화막 형성전 전세정 공정시에 모우트는 더욱 깊어진다.

그러나, 종래 기술은 다음과 같은 문제점이 있다.

첫째, 트렌치(14)를 형성하기 위한 건식식각후 트렌치(14)의 탑코너(Top corner, TC)의 모양이 매우 가파르고, 이 부분에 전계가 상대적으로 집중됨에 따라 트랜지스터의 문턱전압이 낮아지는 문제가 있다.

둘째, 위와 같이 트렌치의 탑코너의 모양이 가파르면 모우트가 발생되는 것을 피할 수 없고, 이 모우트(M)로 인해 후속 게이트전극을 형성하기위한 폴리실리콘막 증착후 건식식각후에도 폴리실리콘막 잔막이 모우트에 잔류하여 이웃한 게이트전극간에 브릿지(bridge)가 발생하는 문제가 있다.

셋째, 종래 기술은 트렌치 형성후에 진행되는 전세정공정과 같은 후속 습식세정(Wet cleaning)의 한계로 모우트(M)의 깊이를 100Å 이하로 조절하기 어렵다.

넷째, 모우트(M)의 깊이가 깊어지는 등의 과도한 모우트 형성으로 인해 문턱전압 이동(Vt shift)이 발생하여 제품성능에 치명적인 불량을 초래하고 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 트렌치의 탑코너를 라운드하게 형성하여 문턱전압이 낮아지는 것을 방지하면서 모우트가 깊어지는 것을 방지할 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 패드산화막과 패드질화막의 순서로 적층된 패드층 패턴을 형성하는 단계, 상기 패드층 패턴을 마스크로 사용하여 상기 반도체 기판의 노출된 표면을 식각하여 트렌치를 형성하는 단계, 상기 트렌치 내에 매립되는 소자분리막을 형성하는 단계, 상기 패드질화막을 제거하는 단계, 상기 패드산화막을 제거하기 위한 전세정 공정을 진행하는 단계, 상기 패드산화막 제거후에 발생된 모우트를 제거하기 위해 상기 반도체 기판 표면을 선택적으로 리세스시키는 단계, 및 상기 리세스시킨 반도체 기판의 표면 상에 스크린산화막을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 반도체 기판 표면을 리세스시키는 단계는, 뜨거운 SC-1 용액을 이용하여 리세스시키는 것을 특징으로 하고, 상기 뜨거운 SC-1 용액을 이용한 리세스 단계는 NH₄OH:H₂O₂:H₂O를 1:5:50 비율로 혼합하여 25℃∼100℃ 온도에서 3분∼20분동안 진행하는 것을 특징으로 한다.

또한, 본 발명의 반도체소자의 제조 방법은 반도체 기판 상에 패드산화막과 패드질화막의 순서로 적층된 패드층 패턴을 형성하는 단계, 상기 패드층 패턴을 마스크로 사용하여 상기 반도체 기판의 노출된 표면을 식각하여 트렌치를 형성하는 단계, 상기 트렌치의 탑코너를 라운드지도록 하기 위해 후식각처리하는 단계, 상기 트렌치의 바닥 및 측벽에 측벽산화막을 형성하는 단계, 상기 측벽산화막 상에 상기 트렌치를 매립하는 갭필절연막을 형성하는 단계, 상기 패드질화막을 제거하는 단계, 상기 패드산화막을 제거하기 위한 전세정 공정을 진행하는 단계, 상기 패드산화막 제거후에 발생된 모우트를 제거하기 위해 상기 반도체 기판 표면을 선택적으로 리세스시키는 단계, 상기 리세스시킨 반도체 기판의 표면 상에 문턱전압조절이온주입의 마스크로 이용될 스크린산화막을 형성하는 단계, 상기 스크린산화막을 제거하는 단계, 및 상기 스크린산화막이 제거된 반도체 기판 상에 게이트산화막을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 반도체 기판 표면을 리세스시키는 단계는 뜨거운 SC-1 용액을 이용하여 리세스시키는 것을 특징으로 하고, 상기 뜨거운 SC-1 용액을 이용한 리세스 단계는 NH₄OH:H₂O₂:H₂O를 1:5:50 비율로 혼합하여 25℃∼100℃ 온도에서 3분∼20분동안 진행하는 것을 특징으로 하며, 상기 측벽산화막, 스크린산화막 및 상기 게이트산화막을 형성하는 단계는 각각 건식산화공정을 이용하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.

도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 순차적으로 형성한다. 여기서, 패드질화막(23)은 이후의 식각 저지막의 역할을 하고 또한 이후의 화학적기계적연마(CMP) 공정시 연마 스톱층(stop layer)의 역할도 한다. 바람직하게 패드산화막(22)은 50Å∼300Å 정도의 두께를 갖는 실리콘산화막(SiO₂)이고, 패드질화막(23)은 300Å∼1000Å 정도의 두께를 가지는 실리콘질화막(Si₃N₄)이다.

다음에, 패드질화막(23) 상에 반사방지막(24)을 형성한다. 여기서, 반사방지막(24)은 이후 포토리소그래피 공정을 용이하게 진행하기 위해 도입한 것으로, 실리콘질화막(SiN)을 이용한다.

다음으로, 반사방지막(24) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 소자분리영역을 정의하는 감광막패턴(25)을 형성한 후, 감광막패턴(25)을 식각마스크로 이용하여 반사방지막(24), 패드질화막(23) 및 패드산화막(22)을 순차적으로 식각한다. 이상의 식각 공정은 패드질화막 식각 장치에서 이루어지고, 반사방지막을 식각 단계, 패드질화막 식각 단계, 패드질화막 과도식각 단계로 진행된다.

먼저, 감광막패턴(25)을 식각마스크로 이용하여 반사방지막(24)을 식각하는 단계는, CHF₃/CF₄/Ar/O₂의 혼합가스를 이용하여 식각하되, 식각 중지 시점인 EOP(End Of Point)로 식각종료시점을 정하게 된다. 예를 들어, 공정 조건(recipe)을 살펴 보면, 식각가스로는 10sccm∼30sccm 유량의 CHF₃, 20sccm∼30sccm 유량의 CF₄ 또는 5sccm∼20sccm 유량의 O₂를 단독 또는 혼합하여 사용하고, 혼합하여 사용할 때 혼합가스내 절대량은 CF₄가 많다.

다음에, 반사방지막(24) 식각후 노출되는 패드질화막(23)을 식각하는데, 식각가스는 반사방지막 식각 조건과 동일하다. 예를 들어, CHF₃/CF₄/Ar/O₂의 혼합가스를 이용하여 식각하되, 식각 중지 시점인 EOP로 식각종료시점을 정하게 된다. 바람직하게, 5sccm∼30sccm 유량의 CHF₃, 5sccm∼15sccm 유량의 CF₄ 또는 0sccm∼10sccm 유량의 O₂를 혼합하여 사용하고, 혼합가스내 절대량은 CHF₃가 많다. 한편, 위와 같은 패드질화막(23) 식각시 하부의 패드산화막(22)도 식각된다.

다음으로, 패드질화막(23)의 과도식각을 진행하는데, 과도식각은 패드질화막(23) 및 패드산화막(22) 식각후 실리콘기판(21) 표면에 발생된 실리콘스팟(Si spot)과 같은 결함들을 제거해주기 위한 것으로, CF₄/Ar/O₂의 혼합가스를 사용한다.

도 2b에 도시된 바와 같이, 전술한 바와 같이 패드질화막(23) 식각 공정을 진행한 후에 감광막패턴(25)과 반사방지막(24)을 스트립하는데, 스트립 공정은 산소 플라즈마를 이용한다.

다음으로, 패드질화막(23)을 식각마스크로 이용하여 실리콘 기판(21)을 식각하여 트렌치(26)를 형성하는 공정을 진행한다. 트렌치(26)를 형성하는 실리콘 기판(21) 식각 공정은 브롬화수소(HBr)를 이용하여 표면을 식각하여 트렌치(26)의 탑코너의 라운드각도를 조절하는 제1단계, 자연산화막을 제거하는 제2단계, 설정된 깊이만큼 실리콘기판(21)을 식각하는 제3단계, 및 제3단계 식각시 이용한 가스를 제거하기 위한 제4단계로 구성된다. 이상의 식각 공정은 실리콘 식각 장치에서 이루어진다.

먼저, 제1단계는, 40sccm의 브롬화수소(HBr)를 포함하는 가스를 포함하는 식각가스로 식각을 진행하고, 또는 헬륨(He) 가스를 더 추가하여 식각을 진행할 수도 있다. 그리고, 제2단계는 CF₄/He의 혼합가스를 이용하여 식각하고, 제3단계는 실질적으로 트렌치(26)를 형성하는 메인 식각단계로서 브롬화수소(HBr)와 염소(Cl₂) 가스의 혼합가스를 포함하는 가스로 식각한다. 예를 들어, 제3단계는 HBr/Cl₂/O₂/He의 혼합가스를 이용한다. 다음으로, 제4단계는 제3단계시 챔버분위기중의 염소가스를 제거하기 위한 것으로 CF₄/O₂/Ar/He의 혼합가스를 이용한다.

전술한 바와 같은 트렌치(26)를 형성하기 위한 식각후에 트렌치(26)의 탑코너의 라운딩각도는 45°∼90°정도의 각도를 갖는다.

다음으로, 도 2c에 도시된 바와 같이, 추가로 트렌치(26)를 식각하는 후처리식각을 진행한다. 예컨대, LET(Light Etch Treatment), CF₄/O₂ 플라즈마처리 또는 O₂/N₂ 플라즈마 처리를 진행한다. 이때, 후처리식각은 공통적으로 마이크로웨이브 다운스트림 플라즈마 (Microwave down stream plasma) 방식을 적용하며, 이러한 후처리식각후에 탑코너의 각도를 55°∼85°수준으로 형성한다.

이와 같은 추가의 후처리식각을 통해 트렌치(26) 식각시 발생된 식각손실층을 제거함과 동시에 탑코너의 라운딩각도를 55°∼85°로 제어한다. 예컨대, 마이크로웨이브다운스트림플라즈마 방식의 식각은 수직에 가까운 트렌치(26)의 측벽에 비해 돌출된 탑코너를 더 식각하는 특성을 갖기 때문에 트렌치(26) 형성후의 탑코너를 더욱 라운드하게 형성할 수 있다.

위와 같이 후처리식각으로 적용하는 CF₄/O₂ 플라즈마처리 또는 O₂/N ₂ 플라즈마 처리는 동일하게 트렌치(26)의 탑코너의 라운딩각도를 조절할 수 있는 효과를 구현하지만, CF₄/O₂ 플라즈마처리는 O₂/N₂ 플라즈마 처리에 비해 활성영역의 폭감소를 수반한다. 예컨대, 후처리식각을 CF₄/O₂ 플라즈마처리로 진행하는 경우 활성영역의 폭이 1100Å∼1200Å 수준이지만, O₂/N₂ 플라즈마 처리로 진행하는 경우에는 활성영역의 폭이 1200Å 이상으로 관찰되었다.

도 2d에 도시된 바와 같이, 측벽산화를 진행하여 트렌치(26)의 측벽에 측벽산화막(wall oxide, 27)을 형성한다. 이때, 측벽산화막(27)을 형성하기 위한 측벽산화는 900℃∼1000℃의 온도범위에서 건식산화(dry oxidation)를 이용하여 60Å∼120Å 두께로 형성하며, 건식산화는 습식산화(wet oxidation)에 비해 트렌치의 탑코너를 더 산화시키므로 탑코너를 더욱 라운드하게 형성할 수 있다.

다음으로, 전면에 라이너 질화막(28)을 증착한 후, 라이너질화막(28) 상에 트렌치(26)를 모두 채울때까지 고밀도플라즈마 방식의 갭필절연막(29)을 증착한다.

도 2e에 도시된 바와 같이, 패드질화막(23)의 표면이 드러날때까지 화학적기계적연마를 통해 갭필절연막(29)을 평탄화한다.

계속해서, 패드질화막(23)을 인산(H₃PO₄)과 같은 습식용액을 이용하여 제거한다. 이때, 패드산화막(23)과 측벽산화막(27)은 인산에 대해 선택비를 가지므로 식각되지 않으며, 질화막질인 라이너질화막(28)이 일부 식각된다.

도 2f에 도시된 바와 같이, 문턱전압이온주입전에 패드산화막(22)을 제거하기 위한 전세정공정을 진행한다. 이때, 패드산화막(22)은 트렌치를 제외한 반도체 기판(21) 표면을 노출시키도록 50:1∼300:1 불산(HF) 용액을 이용하여 제거한다.

패드산화막(22) 제거후에는 모우트가 여전히 발생하는데, 본 발명은 모우트를 제거하기 위해 패드산화막(22) 제거후에 노출되는 반도체 기판(21)을 습식식각한다.

도 2g를 참조하여 자세히 설명하면, 모우트가 발생된 반도체 기판(21)의 표면(21a)을 선택적으로 리세스(Recess)시켜 모우트가 없는 표면(21b)을 형성한다.

상기 반도체 기판(21)의 표면을 리세스(R)시키는 공정은 습식식각 공정을 이용하는데, 이때 습식식각 공정은 라이너질화막(28), 갭필절연막(29) 및 측벽산화막(27)을 식각하지 않고 반도체 기판(21)을 이루는 실리콘만을 선택적으로 식각할 수 있는 식각용액을 이용한다.

예컨대, 뜨거운 SC-1(NH₄OH:H₂O₂:H₂O) 용액을 적정한 비율(NH₄OH:H₂O₂:H₂O=1:5:50)로 혼합한 용기(bath)에 반도체 기판(21)을 딥(dip)하되, SC-1 용액의 온도를 25℃∼100℃로 조절하고, 딥타임(dip time)을 3분∼20분 사이로 조절한다.

위와 같이, 본 발명은 모우트를 제거하기 위한 리세스 공정시 SC-1 용액을 이용한 습식 식각을 이용하는데, 한편 모우트를 제거하기 위해 건식식각을 이용할 수도 있다. 하지만, 건식식각을 이용하는 경우에는 균일도가 다소 떨어지는 단점이 있고, 건식식각시 반도체 기판 표면이 플라즈마 어택을 받기 때문에 플라즈마 어택을 제거하기 위한 추가 공정이 필요하다.

또한, 본 발명은 SC-1 용액을 이용한 습식식각후 반도체기판 표면에 표면굴곡이 거의 발생하지 않고 매끈함을 알 수 있다(도 3 참조).

도 3은 본 발명에 따른 뜨거운 SC-1 용액을 이용한 전세정공정후의 표면굴곡을 나타낸 SEM(Secondary Electron Microscope) 사진이다.

도 2h에 도시된 바와 같이, 스크린산화막(30)을 750℃∼1100℃ 온도에서 건식산화법을 이용하여 50Å∼70Å 두께로 형성한 후 문턱전압조절을 위한 불순물을 이온주입한다.

후속 공정으로, 스크린산화막(30)을 제거하고, 게이트산화막 공정전 전세정 및 게이트산화막 공정을 진행하는데, 이때에 모우트의 깊이가 낮아져 있으므로 게이트산화막을 형성할 때 모우트가 깊어지는 것이 억제된다.

한편, 게이트산화막은 스크린산화막(30)과 동일하게 건식산화법을 이용하여 850℃∼1000℃ 온도에서 형성하는데, 스크린산화막(30)과 게이트산화막을 건식산화법으로 형성하면 트렌치의 탑코너를 더욱 라운드하게 형성할 수 있다.

전술한 바와 같이 모우트를 최소화시킨 상태에서 게이트산화막 상에 폴리실리콘막을 증착후 게이트전극을 형성하기 위한 식각공정을 진행하는 경우, 모우트에 폴리실리콘 잔막이 잔류하는 것이 억제된다.

다음의 표1은 종래기술과 본발명의 각 공정 단계별 조건에 따른 모우트의 깊이를 비교한 표이다.

ISO Etch	트렌치탑코너	90°
	CF₄/O₂	무		유
	O₂/N₂	유		무
측벽산화	전세정	30"		30"
	막 두께	80Å
스크린산화	전세정	50:1HF	99:1HF + Hot SC-1	50:1HF	99:1HF + Hot SC-1
	막 두께	50Å
게이트산화	전세정	HF 50"
	막 두께	100Å
모우트	깊이	102Å	68Å	133Å	69Å

표1에서 'ISO Etch'는 패드질화막 식각 및 트렌치 식각을 의미하며, 'LET'와 'O₂/N₂'는 트렌치 식각후 진행하는 후처리식각을 의미한다.

표1을 참조하여 종래기술과 본 발명을 비교하기로 한다. 비교하기에 앞서, 종래기술과 본 발명 모두 트렌치 식각시 탑코너 각도를 90°로 진행하고 후처리식각을 도입하며, 게이트산화 공정시 전세정 공정을 HF를 이용하여 50초동안 실시하고 게이트산화막을 100Å 두께로 형성한 경우로 가정한다. 따라서, 표1을 참조하여 종래기술과 본 발명의 스크린산화공정 조건에 따른 모우트의 깊이를 비교하기로 한다.

먼저, 종래기술은 스크린산화 공정시 전세정공정을 50:1 HF로 130초동안 실시하고 스크린산화막을 50Å 두께로 형성하는 조건으로 진행하는 경우, 모우트의 깊이가 102Å 두께로 매우 깊어지는 것을 확인할 수 있다.

다음으로, 본 발명은 스크린산화 공정시 전세정공정을 99:1 HF로 250초동안 실시한 후 연속해서 뜨거운(Hot) SC-1 용액을 이용하여 10분동안 실시하고, 스크린산화막을 50Å 두께로 형성하는 조건으로 진행하는 경우, 모우트의 깊이가 68Å 정도로 종래기술에 비해 현저히 얕아짐을 확인할 수 있다. 이와 같이, 본 발명에서 모우트의 깊이가 얕아지는 것은 스크린산화막을 형성하기전에 실시하는 전세정 공정시 뜨거운 SC-1 용액을 이용하여 실리콘기판을 리세스시켜 모우트를 제거하기 때문이다.

표1에는 나타내지 않았으나, 측벽산화 공정시 전세정시간을 75"동안 진행하고, 스크린산화조건을 99:1HF(250")/Hot SC-1용액(10')의 조건으로 진행하는 경우, 모우트의 깊이가 36Å 정도로 매우 얕게 측정되었다.

본 발명에 따라 스크린산화를 HF/Hot SC-1용액을 혼합하여 진행하고, 각 전세정 시간을 적절히 조절하면, 모우트의 깊이는 30Å∼70Å 수준으로 현저히 얕게 할 수 있다.

도 4a는 표1의 종래기술에 따른 스크린산화막 전세정후 모우트의 상태를 나타낸 SEM 사진이고, 도 4b는 표1의 본 발명에 따른 스크린산화막 전세정후 모우트의 상태를 나타낸 SEM 사진이다.

도 4a 및 도 4b를 참조하면, 종래기술은 스크린산화막을 형성하기 전의 모우트의 깊이가 102Å 정도이고, 본 발명은 스크린산화막을 형성하기 전의 모우트의 깊이가 68Å 정도로 관찰되었다. 즉, 종래기술은 스크린산화막 전세정후 측벽산화막이 활성영역 아래에 위치하지만, 본 발명은 스크린산화막 전세정후 측벽산화막이 활성영역 상부로 올라가 있다.

상기한 바에 따르면, 본 발명은 스크린산화막 형성하기 전의 전세정공정후에 모우트가 시작되는 포인트(M₂)가 플러스값을 가지나, 종래기술은 모우트가 시작되는 포인트(M₁)가 마이너스값을 가져 후속 공정에서 모우트가 현저히 깊어지는 것을 피할 수 없다.

결국, 본 발명은 패드산화막 제거후에 실리콘기판을 리세스시키므로써 스크린산화막 형성시에 모우트의 깊이가 깊어지는 방지하고 있다.

도 5a는 종래기술에 따른 스크린산화막 형성후 모우트의 상태를 나타낸 SEM 사진이고, 도 5b는 본 발명에 따른 스크린산화막 형성후 모우트의 상태를 나타낸 SEM 사진이다.

도 5a 및 도 5b를 참조하면, 종래기술은 스크린산화막을 형성한 후의 모우트의 깊이가 100Å∼160Å정도로 측정되었으나, 본 발명은 스크린산화막을 형성한 후의 모우트의 깊이가 30Å∼60Å 정도로 현저히 낮아짐을 알 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 트렌치 식각후 후처리식각을 진행하여 트렌치의 탑코너를 라운드하게 제어하므로써 트랜지스터의 문턱전압이 낮아지는 현상을 방지할 수 있는 효과가 있다.

또한, 본 발명은 패드산화막을 제거한 후 모우트를 제거하기 위한 리세스공정을 뜨거운 SC-1 용액을 이용하여 진행하므로써 모우트의 깊이를 100Å 이하로 낮추어 소자의 수율을 향상시킬 수 있는 효과가 있다.

도 1a 내지 도 1d는 종래 기술에 따른 트렌치형 소자분리막을 갖는 반도체 소자의 제조 방법을 도시한 공정 단면도,

도 2a 내지 도 2h는 본 발명의 실시예에 따른 트렌치형 소자분리막을 갖는 반도체 소자의 제조 방법을 도시한 공정 단면도,

도 3은 본 발명에 따른 뜨거운 SC-1 용액을 이용한 전세정공정후의 표면굴곡을 나타낸 SEM 사진,

도 4a는 표1의 종래기술에 따른 스크린산화막 형성후 모우트의 상태를 나타낸 SEM 사진,

도 4b는 표1의 본 발명에 따른 스크린산화막 형성후 모우트의 상태를 나타낸 SEM 사진,

도 5a는 종래기술에 따른 스크린산화막 형성후 모우트의 상태를 나타낸 SEM 사진,

도 5b는 본 발명에 따른 스크린산화막 형성후 모우트의 상태를 나타낸 SEM 사진.

표 1은 종래기술과 본발명의 각 공정 단계별 조건에 따른 모우트의 깊이를 비교한 표.

* 도면의 주요 부분에 대한 부호의 설명

21 : 실리콘 기판 22 : 패드산화막

23 : 패드질화막 24 : 반사방지막

25 : 감광막패턴 26 : 트렌치

27 : 측벽산화막 28 : 라이너질화막

29 : 갭필절연막 30 : 스크린산화막

Claims

반도체 기판 상에 패드산화막과 패드질화막의 순서로 적층된 패드층 패턴을 형성하는 단계;

상기 패드층 패턴을 마스크로 사용하여 상기 반도체 기판의 노출된 표면을 식각하여 트렌치를 형성하는 단계;

상기 트렌치 내에 매립되는 소자분리막을 형성하는 단계;

상기 패드질화막을 제거하는 단계;

상기 패드산화막을 제거하기 위한 전세정 공정을 진행하는 단계;

상기 패드산화막 제거후에 발생된 모우트를 제거하기 위해 상기 반도체 기판 표면을 선택적으로 리세스시키는 단계; 및

상기 리세스시킨 반도체 기판의 표면 상에 스크린산화막을 형성하는 단계

를 포함하는 반도체 소자의 제조 방법.
제1항에 있어서,

상기 반도체 기판 표면을 선택적으로 리세스시키는 단계는,

뜨거운 SC-1 용액을 이용하여 리세스시키는 것을 특징으로 하는 반도체소자의 제조 방법.
제2항에 있어서,

상기 뜨거운 SC-1 용액을 이용한 리세스 단계는,

NH₄OH:H₂O₂:H₂O를 1:5:50 비율로 혼합하여 25℃∼100℃ 온도에서 3분∼20분동안 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
제1항에 있어서,

상기 전세정 공정은,

50:1∼300:1로 희석된 HF를 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
제1항에 있어서,

상기 스크린산화막을 형성하는 단계는,

건식산화법을 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
반도체 기판 상에 패드산화막과 패드질화막의 순서로 적층된 패드층 패턴을 형성하는 단계;

상기 패드층 패턴을 마스크로 사용하여 상기 반도체 기판의 노출된 표면을 식각하여 트렌치를 형성하는 단계;

상기 트렌치의 탑코너를 라운드지도록 하기 위해 후식각처리하는 단계;

상기 트렌치의 바닥 및 측벽에 측벽산화막을 형성하는 단계;

상기 측벽산화막 상에 상기 트렌치를 매립하는 갭필절연막을 형성하는 단계;

상기 패드질화막을 제거하는 단계;

상기 패드산화막을 제거하기 위한 전세정 공정을 진행하는 단계;

상기 패드산화막 제거후에 발생된 모우트를 제거하기 위해 상기 반도체 기판 표면을 선택적으로 리세스시키는 단계;

상기 리세스시킨 반도체 기판의 표면 상에 문턱전압조절이온주입의 마스크로 이용될 스크린산화막을 형성하는 단계;

상기 스크린산화막을 제거하는 단계; 및

상기 스크린산화막이 제거된 반도체 기판 상에 게이트산화막을 형성하는 단계

를 포함하는 반도체 소자의 제조 방법.
제6항에 있어서,

상기 반도체 기판 표면을 선택적으로 리세스시키는 단계는,

뜨거운 SC-1 용액을 이용하여 리세스시키는 것을 특징으로 하는 반도체소자의 제조 방법.
제7항에 있어서,

상기 뜨거운 SC-1 용액을 이용한 리세스 단계는,

NH₄OH:H₂O₂:H₂O를 1:5:50 비율로 혼합하여 25℃∼100℃ 온도에서 3분∼20분동안 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
제6항에 있어서,

상기 전세정 공정은,

50:1∼300:1로 희석된 HF를 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
제6항에 있어서,

상기 측벽산화막, 스크린산화막 및 상기 게이트산화막을 형성하는 단계는,

각각 건식산화공정을 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
제10항에 있어서,

상기 측벽산화막은,

900℃∼1000℃ 온도에서 60Å∼120Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
제10항에 있어서,

상기 스크린산화막은,

750℃∼1100℃ 온도에서 50Å∼70Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
제10항에 있어서,

상기 게이트산화막은,

850℃∼1000℃ 온도에서 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
제6항에 있어서,

상기 트렌치의 탑코너를 라운드지도록 하기 위해 후식각처리하는 단계는,

CF₄/O₂ 플라즈마처리를 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.