KR100500943B1 - 선택적 실리콘 리세스로 모우트를 방지한 반도체 소자의제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 69
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 46
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 46
- 239000010703 silicon Substances 0.000 title claims abstract description 46
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 150000004767 nitrides Chemical class 0.000 claims abstract description 27
- 238000002955 isolation Methods 0.000 claims abstract description 17
- 238000004140 cleaning Methods 0.000 claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 229920005591 polysilicon Polymers 0.000 claims abstract description 10
- 238000004519 manufacturing process Methods 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract description 5
- 239000011259 mixed solution Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 2
- 239000000243 solution Substances 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000000059 patterning Methods 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000009271 trench method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
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- Manufacturing & Machinery (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 실리콘 기판만을 선택적으로 리세스시켜 트렌치 모서리 부분을 라운딩시키고 모우트를 방지한 발명이다. 이를 위한 본 발명은, 실리콘 기판 상에 측벽산화막 및 라이너 질화막을 포함하는 트렌치 구조를 형성하고 상기 트렌치 구조를 절연막으로 매립하여 활성영역과 필드영역을 정의하는 트렌치 소자분리막을 형성하는 단계; 스크린 산화막을 형성하기 전에 프리 클리닝 공정을 수행하는 단계; 상기 측벽산화막, 상기 라이너 질화막 및 상기 실리콘 기판 중에서 상기 실리콘 기판만을 선택적으로 리세스 시키는 단계; 및 전체 구조상에 게이트 폴리실리콘을 증착하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 형성방법에 관한 것으로 특히, 실리콘 기판만을 선택적으로 리세스시켜 트렌치 모서리 부분을 라운딩시키고 모우트를 방지한 반도체 소자의 형성방법에 관한 것이다.
반도체 소자를 제조하는 경우, 소자를 전기적으로 분리시키기 위하여 소자분리막을 형성한다. 이러한 소자분리막을 형성하는 방법으로는 통상적으로 열산화막을 이용한 국부적 산화방법(Local Oxidation of Silicon : LOCOS)과 집적도에 유리한 트렌치(trench) 구조를 이용한 얕은 트렌치 소자분리막 형성방법(Shallow Trench Isolation : STI)이 많이 적용되고 있다.
그 중에서 열산화막 등을 이용한 로코스(LOCOS) 기법은, 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성영역의 감소와 같은 문제점을 갖고 있기 때문에 이를 해결할 수 있는 소자분리 기술에 요구되었다.
이에 따라 대두된 기술이 얕은 트렌치 소자분리 기법(Shallow Trench Isolation : 이하, STI)이다. STI 기법은 반도체 기판에 트렌치를 형성하고, 트렌치 내부를 절연막으로 매립(gap-fill)함으로써 활성영역과 필드영역을 정의하는 소자분리 기법으로, 이러한 STI 기법은 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.
디램 메모리 소자 제조공정 중에서 이러한 STI 공정은 게이트 전극 형성공정과 더불어 트랜지스터의 전기적 특성에 매우 많은 영향을 끼치는 공정이기 때문에 궁극적으로 디램 소자의 성능을 좌우하는 중요한 요소 중의 하나라고 알려져 있다.
도1a 내지 도1e를 참조하여 종래의 STI 형성공정을 설명하면 다음과 같다. 먼저, 도1a에 도시된 바와같이 반도체 기판(10) 상에 패드산화막(11)과 패드질화막(12) 및 감광막(13)을 차례로 형성한 다음, 노광/현상공정을 진행하여 소자분리막이 형성될 영역의 패드산화막(11)과 패드질화막(12)을 완전히 제거하는 패터닝 작업을 실시하여 반도체 기판(10)을 노출시킨다.
다음으로 감광막(13)을 제거하고 패드질화막(12)을 식각마스크로 하여 반도체 기판(10)을 일정두께 식각하여 소자분리막이 매립될 트렌치 구조를 형성한다.
이어서, 도1b에 도시된 바와같이 트렌치 측벽과 바닥의 실리콘 기판을 보호하기 위한 목적으로 일정두께의 실리콘 기판을 열산화법을 이용하여 산화시켜 트렌치의 표면을 따라 측벽산화막(15)을 형성한다. 이어서 측벽산화막(15) 상에 다시 일정두께의 얇은 라이너 질화막(16)을 화학기상증착(Chemical Vapor Deposition)법을 이용해 증착한다. 다음으로 라이너 질화막(16) 상에 다시 얇은 두께의 라이너 산화막(미도시)을 CVD 법으로 증착하면, 트렌치용 라이너가 형성된다.
이와같이 라이너를 사용하게 되면, 실리콘 기판에 응집된 스트레스가 감소하고, 소자 분리막에서 실리콘 기판으로의 도판트(dopant)들의 확산작용이 억제되는 등의 효과를 얻을 수 있어, 결국 소자의 리프레쉬 특성이 향상되는 것으로 알려져 있다.
다음으로 소자분리막으로 사용될 절연막(17)으로 트렌치를 매립한 후, 평탄화를 위한 화학기계연마를 수행하면 도1b에 도시된 구조가 완성된다.
다음으로 도1c에 도시된 바와같이, 인산용액(H3PO4)을 이용한 세정공정을 진행하면 패드 질화막(12)이 제거되고 실리콘 기판(10) 상에는 패드 산화막(11)만이 잔류한다.
후속공정으로 게이트의 임계전압(threshold voltage)을 조절하기 위한 이온주입공정이 진행된다. 이러한 이온주입공정시 기판을 보호하기 위해 스크린 산화막(screen oxide)이 형성된다. 이러한 스크린 산화막이 형성되기 전에 실리콘 기판을 세정할 목적으로 HF 또는 BOE 용액을 이용한 습식 세정공정을 진행되는데, 이때 잔류한 패드산화막(11) 역시 제거된다.
이와같은 습식 세정공정시에 실리콘 기판(10)과 라이너 질화막(16) 사이에 형성된 측벽산화막(15) 역시 습식식각되어 트렌치 소자분리막이 실리콘 기판보다 낮아지는 모우트(moat) 현상이 발생한다. 이를 도1d에 도시하였다.
도1d를 참조하면, 모우트의 깊이가 깊게 형성되어 있으며, 이러한 모우트는 게이트 폴리실리콘(18) 형성공정까지 존재하는 후속의 산화공정 및 세정공정에서 더욱 깊어지게 된다.
따라서, 게이트 폴리실리콘(18)이 증착된 이후의 소자 단면을 관찰하면, 도1d에 도시된 바와같이 매우 심각한 수준의 모우트로 발전하게 된다.
이와같은 깊은 모우트(deep moat)는 결과적으로 트렌치와 접하고 있는 활성영역을 각지게 만들고, 이는 다시 전계의 집중을 야기하여 임계전압(threshold voltage : Vt)의 감소를 야기한다.
또한 전술한 문제 이외에도, 활성영역의 크리티칼 디멘젼(Critical Dimension : CD)을 감소시키고, 모우트 영역에 폴리실리콘 잔류막(polysilicon residue)을 형성하여 소자의 수율 및 안정성을 떨어뜨리는 요소로 작용하였다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 실리콘 기판을 선택적으로 리세스시켜 모우트를 억제한 반도체 소자의 형성방법을 제공함을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 측벽산화막 및 라이너 질화막을 포함하는 트렌치 구조를 형성하고 상기 트렌치 구조를 절연막으로 매립하여 활성영역과 필드영역을 정의하는 트렌치 소자분리막을 형성하는 단계; 스크린 산화막을 형성하기 전에 프리 클리닝 공정을 수행하는 단계; 상기 측벽산화막, 상기 라이너 질화막 및 상기 실리콘 기판 중에서 상기 실리콘 기판만을 선택적으로 리세스 시키는 단계; 및 전체 구조상에 게이트 폴리실리콘을 증착하는 단계를 포함하여 이루어진다.
본 발명은 반도체 소자의 형성방법에 관한 것으로, 특히 선택적 실리콘 리세스(selective Si recess)라는 새로운 개념의 공정을 도입하여 STI 활성영역의 라운딩을 형성함과 동시에 모우트 현상을 억제한 반도체 소자 형성방법에 관한 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2f는 본 발명의 일실시예에 따른 반도체 소자의 형성방법을 도시한 공정단면도로서 이를 참조하며 설명한다.
먼저, 스크린 산화막을 형성하기 전에 실리콘 기판을 세정할 목적으로 HF 또는 BOE 용액을 이용한 습식세정공정을 진행하기까지의 공정은 종래기술과 동일하다.
즉, 도2a에 도시된 바와같이 반도체 기판(20) 상에 패드산화막(21)과 패드질화막(22) 및 감광막(23)을 차례로 형성한 다음, 노광/현상공정을 진행하여 소자분리막이 형성될 영역의 패드산화막(21)과 패드질화막(22)을 완전히 제거하는 패터닝 작업을 실시하여 반도체 기판(20)을 노출시킨다.
다음으로 감광막(미도시)을 제거하고 패드질화막(22)을 식각마스크로 하여 반도체 기판(20)을 일정두께 식각하여 소자분리막이 매립될 트렌치 구조(24)를 형성한다.
다음으로 도2b에 도시된 바와같이 트렌치 측벽과 바닥의 실리콘 기판을 보호하기 위한 목적으로 일정두께의 실리콘 기판을 열산화법을 이용하여 산화시켜 측벽산화막(25)을 형성한다.
다음으로 측벽산화막(25) 상에 일정두께의 얇은 라이너 질화막(26)을 화학기상증착법을 이용하여 증착하고 라이너 질화막(26) 상에 다시 얇은 두께의 라이너 산화막(미도시)을 CVD 법으로 증착하면, 트렌치용 라이너가 형성된다.
이어서 HDP 산화막 등의 절연막(27)으로 트렌치 구조를 매립한 후, 평탄화를 위한 화학기계연마를 수행하면 도2b에 도시된 구조가 완성된다.
다음으로 도2c에 도시된 바와같이, 인산용액(H3PO4)을 이용한 세정공정을 진행하면 패드 질화막(12)이 제거되고 실리콘 기판(20) 상에는 패드 산화막(21)만이 잔류한다.
후속공정으로 게이트의 임계전압(threshold voltage)을 조절하기 위한 이온주입공정이 진행된다. 이러한 이온주입공정시 기판을 보호하기 위해 스크린 산화막(screen oxide)이 형성된다. 이러한 스크린 산화막이 형성되기 전에 실리콘 기판을 세정할 목적으로 HF 또는 BOE 용액을 이용한 습식 세정공정을 진행되는데, 이때 잔류한 패드산화막(21) 역시 제거된다.
이와같은 습식 세정공정시에 실리콘 기판(10)과 라이너 질화막(16) 사이에 형성된 측벽산화막(15) 역시 습식식각되어 트렌치 소자분리막이 실리콘 기판보다 낮아지는 모우트(moat) 현상이 발생한다. 이를 도2d에 도시하였다.
즉, 측벽산화막이 습식식각되어 모우트가 발생하는 것은 종래기술과 동일하지만, 본 발명의 일실시예에서는 후속공정으로 실리콘 기판만을 선택적으로 리세스 시켜 모우트의 깊이를 감소시켰다.
도2d에 도시된 바와같이 스크린 산화막을 형성하기 전의 프리 클리닝(pre-cleaning) 공정이 수행된 이후에, 도2e에 도시된 선택적 실리콘 리세스(selective silicon recess) 공정이 수행된다.
선택적 실리콘 리세스 공정에서는 측벽산화막(25), 라이너 질화막(26) 및 절연막(27)에 대해서는 식각이 일어나지 않고 오로지 실리콘 기판(20)만이 선택적으로 식각되기 때문에, 도2e에서 처럼 모우트의 깊이가 앝아져 궁극적으로는 소멸될 수도 있다.
본 발명의 일실시에에 따른 도2e와 종래기술에 따른 도1d를 비교하여 보면, 모우트의 깊이가 감소한 것을 물론이고, 이로인해 부수적으로 STI 탑 코너 라운딩 역시 자연스럽게 형성되어 있음을 알 수 있다.
본 발명의 일실시예에 따른 선택적 실리콘 리세스 공정의 공정조건은 이 공정이후 진행될 후속 공정에서 손실되는 측벽산화막과 라이너의 질화막의 손실량과 관련이 있다.
예를 들어 설명한다면, 현재 STI 공정의 스크린 산화막 형성전 프리 클리닝공정에서 게이트 폴리실리콘 증착까지의 공정에서 측벽산화막, 라이너 질화막의 습식식각으로 인한 모우트가 150Å 정도 발생한다면, 선택적 실리콘 리세스공정에서 실리콘 기판만을 150Å 정도 리세스 시키면, 이론적으로는 모우트 0Å 을 구현할 수 있다.
본 발명의 일실시예에 따라 모우트의 깊이를 감소시킨 결과가 도2f에 도시되어 있다. 도2f를 참조하면, 실리콘 기판이 선택적으로 리세스 되었기 때문에 모우트의 깊이가 매우 감소하였으며, 또한 트렌치 코너 탑 라운딩도 자연스럽게 형성되어 있음을 알 수 있다.
이와같은 선택적 실리콘 리세스 공정에서는 산화막과 질화막에 대해 실리콘만을 선택적으로 식각하여야 하는데, 이러한 식각용액으로는 HNO3 + HF 의 혼합용액을 이용할 수도 있으며, 또는 NH4OH + H2O2 + H2O 의 혼합용액을 이용할 수도 있다.
또는 이외에도 KOH, NH4OH, HF, HNO3, H2O2, H2O 와 같은 용액을 일정비율로 혼합하여 식각제로 사용할 수도 있으며, 전술한 식각용액들의 온도는 -10 ∼ 150℃ 인 것이 바람직하다.
본 발명의 일실시예에서는 선택적 실리콘 리세스를 위하여 습식식각법을 적용하였지만, 건식식각법을 이용하는 방법도 적용될 수 있으며, 이때에는 식각가스로 Cl2 가스를 단독으로 사용할 수 있으며, 또는 HBr 가스와 Ar 가스를 혼합하여 사용할 수도 있다.
이와같이 선택적 실리콘 리세스 공정을 통해 모우트 깊이를 감소시킨 이후에, 도2f에 도시된 바와같이 게이트 폴리실리콘(28)을 증착하고 일련의 공정을 수행한다.
본 발명을 반도체 소자 제조에 적용하면, 모우트의 깊이를 얕게하거나 또는 근원적으로 모우트의 발생을 방지할 수 있는 장점이 있다. 따라서 모우트의 발생이 억제됨에 따라 다음과 같은 장점이 있다.
첫째, 임계전압의 감소를 방지할 수 있으며 둘째, 모우트에 잔존하는 폴리실리콘 잔류막에 기인한 브리지를 방지할 수 있으며 셋째, 모우트 형성과 연관된 활성영역 손실(loss)을 방지할 수 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
본 발명을 반도체 소자의 제조에 적용하면, 트렌치 탑 코너부분의 라운드가 개선됨으로써 후속으로 수행되는 게이트 패터닝 공정에서, 게이트 잔류막의 발생을 방지할 수 있게 되며 따라서, 소자간의 브리지 현상과 임계전압의 저하를 방지할 수 있다.
도1a 내지 도1e는 종래기술에 따른 반도체 소자의 형성공정을 도시한 공정단면도,
도2a 내지 2f는 본 발명의 일실시예에 따른 반도체 소자의 형성공정을 도시한 공정단면도.
*도면의 주요부분에 대한 부호의 설명*
20 : 기판
21 : 패드산화막
22 : 패드질화막
23 : 패드감광막
24 : 트렌치
25 : 측벽산화막
26 : 라이너 질화막
27 : 절연막
28 : 게이트 산화막
Claims (5)
- 실리콘 기판 상에 측벽산화막 및 라이너 질화막을 포함하는 트렌치 구조를 형성하고 상기 트렌치 구조를 절연막으로 매립하여 활성영역과 필드영역을 정의하는 트렌치 소자분리막을 형성하는 단계;스크린 산화막을 형성하기 전에 프리 클리닝 공정을 수행하는 단계;상기 측벽산화막, 상기 라이너 질화막 및 상기 실리콘 기판 중에서 상기 실리콘 기판만을 선택적으로 리세스 시키는 단계; 및전체 구조상에 게이트 폴리실리콘을 증착하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 실리콘 기판만을 선택적으로 리세스 시키는 단계는,HNO3 + HF 의 혼합용액 또는 NH4OH + H2O2 + H2O 의 혼합용액을 이용한 습식식각을 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 혼합용액들의 온도는 -10 ∼ 150℃ 인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 실리콘 기판만을 선택적으로 리세스 시키는 단계는,Cl2 가스 또는 HBr 가스와 Ar 가스를 혼합된 식각가스를 사용하는 건식식각법으로 진행되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 실리콘 기판만을 선택적으로 리세스 시키는 단계에서,리세스 되는 실리콘 기판의 양은상기 프리 클리닝 공정과 상기 게이트 폴리실리콘을 증착하는 공정 사이에 상기 측벽산화막 및 상기 라이너 질화막이 손실되어 발생한 모우트의 깊이와 실질적으로 동일한 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0043106A KR100500943B1 (ko) | 2003-06-30 | 2003-06-30 | 선택적 실리콘 리세스로 모우트를 방지한 반도체 소자의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0043106A KR100500943B1 (ko) | 2003-06-30 | 2003-06-30 | 선택적 실리콘 리세스로 모우트를 방지한 반도체 소자의제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050002060A KR20050002060A (ko) | 2005-01-07 |
| KR100500943B1 true KR100500943B1 (ko) | 2005-07-14 |
Family
ID=37217619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0043106A KR100500943B1 (ko) | 2003-06-30 | 2003-06-30 | 선택적 실리콘 리세스로 모우트를 방지한 반도체 소자의제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100500943B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100672754B1 (ko) * | 2004-05-10 | 2007-01-22 | 주식회사 하이닉스반도체 | 트렌치형 소자분리막을 구비한 반도체 소자의 제조 방법 |
| KR100714314B1 (ko) * | 2005-06-30 | 2007-05-02 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
-
2003
- 2003-06-30 KR KR10-2003-0043106A patent/KR100500943B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
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| KR20050002060A (ko) | 2005-01-07 |
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