KR20050097004A - Array substrate for liquid crystal display device and method of fabricating the same - Google Patents
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Abstract
본 발명은 폴리실리콘을 이용한 액정표시장치용 어레이 기판 및 그 제조방법에 관한 것이다. The present invention relates to an array substrate for a liquid crystal display device using polysilicon and a method of manufacturing the same.
종래의 폴리 실리콘을 이용한 어레이 기판은 화소전극과 데이터 배선을 중첩시켜 고개구율을 구현하기 위해서는 상기 데이터 배선과 화소전극 사이에 구성되는 보호층을 고가의 유기절연물질로 형성하였다. 따라서, 그 형성 공정이 복잡하고, 공정시간이 길어지며, 유기절연물질 자체가 고가이므로 제조 비용 상승의 문제가 있으며, 더욱이 유기절연물질로 이루어진 보호층은 접촉력 등의 문제가 발생하고 있다.In a conventional array substrate using polysilicon, a protective layer formed between the data line and the pixel electrode is formed of an expensive organic insulating material in order to overlap the pixel electrode and the data line to realize a high opening ratio. Therefore, the formation process is complicated, the process time is long, the organic insulating material itself is expensive, there is a problem of increasing the manufacturing cost, and the protective layer made of the organic insulating material has a problem such as contact force.
그러나, 본 발명에 의한 폴리실리콘을 이용한 액정표시장치용 어레이 기판은 적층구조를 달리하여 제 1 데이터 배선을 게이트 절연막 상부에 형성하고, 게이트 전극과 교차하는 부분은 층간절연막 상부로 제 2 데이터 배선을 형성하여 상기 제 1 데이터 배선과 콘택홀을 통해 연결함으로써 제 1 데이터 배선과 (중첩되는) 상부의 화소전극 사이의 절연층의 두께를 확보함으로써 보호층을 무기절연물질로 형성한 액정표시장치용 어레이 기판 및 그 제조 방법을 제공한다. However, in the array substrate for a liquid crystal display device using polysilicon according to the present invention, the first data wire is formed on the gate insulating film with a different stacking structure, and the portion crossing the gate electrode is formed on the interlayer insulating film. And forming a protective layer formed of an inorganic insulating material by securing a thickness of the insulating layer between the first data wiring and the pixel electrode (overlapped) by forming and connecting the first data wiring through the contact hole. Provided are a substrate and a method of manufacturing the same.
Description
본 발명은 액정표시장치에 관한 것으로, 특히 폴리실리콘을 이용한 고개구율 구조의 액정표시장치용 어레이 기판과 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to an array substrate for a liquid crystal display device having a high opening ratio structure using polysilicon and a method of manufacturing the same.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다. Recently, liquid crystal displays have been spotlighted as next generation advanced display devices having low power consumption, good portability, technology-intensive, and high added value.
상기 액정표시장치는 박막 트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter) 기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상효과를 얻는 비발광 소자에 의한 화상표시장치를 뜻한다. The liquid crystal display device injects a liquid crystal between an array substrate including a thin film transistor (TFT) and a color filter substrate to obtain an image effect by using a difference in refractive index of light according to the anisotropy of the liquid crystal. Means an image display device by a non-light emitting element.
현재에는 상기 박막 트랜지스터와 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD ; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있으며 이때, 상기 박막 트랜지스터 소자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다. Currently, an active matrix liquid crystal display (AM-LCD) in which the thin film transistor and the pixel electrode are arranged in a matrix manner has been attracting the most attention because of its excellent resolution and video performance. Hydrogenated amorphous silicon (a-Si: H) is mainly used because low-temperature processing is possible, so that an inexpensive insulating substrate can be used.
그러나, 수소화된 비정질 실리콘(a-Si:H)은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제가 되며, 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)이 좋지 않아 구동회로로 사용하기 어렵다. However, since hydrogenated amorphous silicon (a-Si: H) has disordered atomic arrangements, weak Si-Si bonds and dangling bonds exist, and thus, they are in a semi-stable state when irradiated with light or applied with an electric field. It is difficult to be used as a driving circuit because the stability is a problem when it is used as a thin film transistor element and its electrical characteristics (low field effect mobility: 0.1 to 1.0 cm 2 / V · s) are not good.
따라서, 일반적으로는 별도로 제작된 구동소자를 액정패널에 연결하여 사용하고 있으며, 대표적인 예로 구동소자를 TCP(Tape Carrier Package)로 제작하여 액정패널에 부착하여 사용한다. 따라서 상기 TCP는 다수의 회로부가 PCB(Printed Circuit Board) 기판과 액정패널 사이에 부착되어, 상기 PCB 기판으로부터 입력되는 신호를 받아 상기 액정패널에 전달하게 된다. 그런데 이러한 구성은 구동 IC의 실장비용이 원가의 많은 부분을 차지하고 있으며, 액정패널의 해상도가 높아지면서 박막 트랜지스터 기판의 게이트 배선 및 데이터 배선을 상기 TCP와 연결하는 기판 외부의 패드 피치(Pitch)가 짧아져 TCP 본딩 자체가 어려워지고 있다. Therefore, in general, a driving device manufactured separately is connected to the liquid crystal panel, and as a representative example, the driving device is manufactured in TCP (Tape Carrier Package) and attached to the liquid crystal panel. Accordingly, in the TCP, a plurality of circuit parts are attached between a PCB (Printed Circuit Board) substrate and a liquid crystal panel to receive a signal input from the PCB substrate and transfer the signal to the liquid crystal panel. However, such a configuration occupies a large part of the cost of the actual equipment of the driver IC, and as the resolution of the liquid crystal panel increases, the pad pitch outside the substrate connecting the gate wiring and the data wiring of the thin film transistor substrate with the TCP is short. TCP bonding itself is becoming difficult.
반면, 폴리 실리콘(poly-Si)은 비정질 실리콘(a-Si)에 비하여 전계효과 이동도 등의 전기적 특성이 우수하기 기판 위에 구동회로를 형성하여도 문제되지 않는다. 따라서 상기 폴리 실리콘을 이용하여 기판에 직접 구동회로를 형성함으로써 구동 IC 비용을 줄일 수 있고 실장도 간단해진다. On the other hand, poly-Si is superior to amorphous silicon (a-Si), so it is not a problem even if a driving circuit is formed on a substrate because electrical properties such as field effect mobility are excellent. Accordingly, by forming the driving circuit directly on the substrate using the polysilicon, the driving IC cost can be reduced and the mounting is simplified.
도 1은 일반적인 구동회로부 일체형 액정표시장치용 어레이 기판의 개략도이다. 1 is a schematic view of an array substrate for a liquid crystal display device integrated with a general driving circuit unit.
도시한 바와 같이, 절연 기판(1) 상에 구동회로부(5)와 화소부(3)가 같이 형성되어 있다. 상기 화소부(3)는 기판(1)의 중앙부에 위치하고, 이 화소부(3)의 일측과 이에 평행하지 않은 타측에 각각 게이트 및 데이터 구동회로부(5a, 5b)가 위치하고 있다. 상기 화소부(3)에는 상기 게이트 구동회로부(5a)와 연결된 다수 개의 게이트 배선(7)과 상기 데이터 구동회로부(5b)와 연결된 다수 개의 데이터 배선(9)이 교차하여 구성되며, 두 배선이 교차하여 정의되는 화소영역(P)에는 화소전극(10)이 형성되어 있고, 상기 두 배선의 교차지점에는 화소전극(10)과 연결된 박막 트랜지스터(T)가 위치한다. As shown, the driving circuit portion 5 and the pixel portion 3 are formed on the insulating substrate 1 together. The pixel portion 3 is positioned at the center of the substrate 1, and the gate and data driving circuit portions 5a and 5b are positioned at one side of the pixel portion 3 and the other side not parallel thereto. In the pixel portion 3, a plurality of gate lines 7 connected to the gate driving circuit part 5a and a plurality of data lines 9 connected to the data driving circuit part 5b cross each other, and the two wires cross each other. The pixel electrode 10 is formed in the pixel region P defined by the pixel region, and the thin film transistor T connected to the pixel electrode 10 is positioned at the intersection of the two wires.
또한, 상기 게이트 및 데이터 구동회로부는 외부신호 입력단(12)과 연결되어 있다. In addition, the gate and data driving circuit unit are connected to an external signal input terminal 12.
상기 게이트 및 데이터 구동회로부(5a, 5b)는 상기 외부신호 입력단(12)을 통하여 입력된 외부신호를 내부에서 조절하여 각각 게이트 및 데이터 배선(7, 9)을 통해 화소부(3)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다. The gate and data driver circuits 5a and 5b internally adjust an external signal input through the external signal input terminal 12 to control the display to the pixel unit 3 through the gate and data lines 7 and 9, respectively. Apparatus for supplying signals and data signals.
따라서, 상기 게이트 및 데이터 구동회로부(5a, 5b)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조 박막 트랜지스터(미도시)가 상기 구동회로부 내부에 형성되어 있다. Accordingly, the gate and data driver circuits 5a and 5b are formed with a complementary metal-oxide semiconductor (CMOS) structure thin film transistor (not shown), which is an inverter, to properly output an input signal. It is.
도 2는 폴리실리콘을 이용한 액정표시장치용 어레이 기판 내부의 액티브 영역의 하나의 화소부에 대한 평면도이며, 도 3은 상기 도2의 I-I를 따라 절단한 단면도이다.FIG. 2 is a plan view of one pixel portion of an active region inside an array substrate for a liquid crystal display device using polysilicon, and FIG. 3 is a cross-sectional view taken along the line II of FIG. 2.
도 2에 도시한 바와 같이, 어레이 기판(10)의 화상이 표시되는 액티브 영역에는 세로방향으로 다수의 데이터 배선(45)이 형성되어 있으며, 가로 방향으로 다수의 게이트 배선(30)이 형성되어 있다. 또한, 상기 두 배선(30, 45)이 교차하는 부분에 게이트 전극(35)과 반도체층(23)과 소스 및 드레인 전극(48, 53)으로 형성된 스위칭 소자인 박막 트랜지스터(Tr)가 형성되어 있다. As illustrated in FIG. 2, a plurality of data wires 45 are formed in the vertical direction in the active region in which the image of the array substrate 10 is displayed, and a plurality of gate wires 30 are formed in the horizontal direction. . Further, a thin film transistor Tr, which is a switching element formed of the gate electrode 35, the semiconductor layer 23, and the source and drain electrodes 48 and 53, is formed at a portion where the two wires 30 and 45 intersect. .
또한, 상기 데이터 배선(45)과 게이트 배선(30)이 교차하여 하나의 화소영역(P)을 정의하며, 상기 화소영역(P)내에는 화소전극(65)이 상기 박막 트랜지스터(Tr)의 드레인 전극(53)과 접촉하며 형성되어 있다. 이때, 상기 전술한 액정표시장치용 어레이 기판에 있어서, 개구율 향상을 위해 상기 화소전극(65)은 화소영역(P) 뿐만 아니라, 게이트 배선(30) 및 데이터 배선(45)과 일부 중첩되어 형성되어 있는 것이 특징이다. 전술한 고개구율 구조 즉, 데이터 배선(45) 및 게이트 배선(30)과 중첩시켜 화소전극(65)을 형성하기 위해서는 도면에는 나타나지 않았지만, 유전율이 낮은 물질인 유기절연물질로써 상기 데이터 배선(45)과 화소전극(65) 사이에 보호층(미도시)을 형성해야 한다. In addition, the data line 45 and the gate line 30 cross each other to define one pixel area P. In the pixel area P, the pixel electrode 65 drains the thin film transistor Tr. It is formed in contact with the electrode 53. In this case, in the above-described liquid crystal display array substrate, the pixel electrode 65 is partially overlapped with not only the pixel region P but also the gate wiring 30 and the data wiring 45 to improve the aperture ratio. It is characteristic that there is. In order to form the pixel electrode 65 by overlapping the above-described high opening ratio structure, that is, the data line 45 and the gate line 30, the data line 45 is formed of an organic insulating material having a low dielectric constant. A protective layer (not shown) must be formed between the pixel electrode 65 and the pixel electrode 65.
반면, 도면으로 제시하지 않았지만, 고개구율 구조가 아닌 일반적인 구조일 경우, 화소전극은 게이트 배선 및 데이터 배선과 중첩되지 않고, 상기 배선에서 3㎛ 내지 5㎛정도의 간격 이격하여 형성되는 것을 특징으로 한다. 이는, 고개구율 구조가 아닐 경우 보호층을 유전율이 비교적 유기절연물질 대비 높은 무기절연물질로 형성함으로 화소전극과 무기절연물질 하부에 형성된 데이터 배선이 원하지 않는 기생 커패시터를 형성하고, 상기 원치 않는 기생 커패시터의 영향을 최소화 하기위해 각 배선과 전술한 바와 같이 소정간격을 두고 화소전극을 형성하고 있다.On the other hand, although not shown in the drawings, in the case of the general structure other than the high-aperture structure, the pixel electrode is formed without being overlapped with the gate wiring and the data wiring, and is spaced apart from each other by about 3 μm to 5 μm. . This is because, unless the high opening ratio structure is formed, the protective layer is formed of an inorganic insulating material having a relatively high dielectric constant compared to an organic insulating material, so that data wiring formed under the pixel electrode and the inorganic insulating material forms an unwanted parasitic capacitor, and the unwanted parasitic capacitor. In order to minimize the effect of the pixel electrodes, the pixel electrodes are formed at predetermined intervals as described above.
다음, 도 3을 참조하여 도 2의 I-I를 따라 절단한 단면 구조에 대해 간단히 설명한다.Next, the cross-sectional structure cut along I-I of FIG. 2 will be briefly described with reference to FIG. 3.
도시한 바와 같이, 투명한 기판(15)상에 버퍼층(18)이 형성되어 있으며, 그 위로 폴리실리콘으로 형성된 반도체층(23)이 형성되어 있다. 상기 반도체층(23)은 크게 스위칭 소자인 박막 트랜지스터가 형성되는 부분에만 일정한 패턴을 가지며 형성되어 있으며, 이때, 상기 반도체층(23)은 그 내부가 고도즈량의 n+ 도핑이 이루어진 오믹콘택층(23a)과 도핑되지 않는 액티브층(23c)과 상기 오믹콘택층(23a)과 액티브층(23c) 상이에 LDD층(23b)으로 이루어져 있다. 이때, 상기 LDD층(23b)은 형성되지 않을 수도 있다. As shown, the buffer layer 18 is formed on the transparent substrate 15, and the semiconductor layer 23 formed of polysilicon is formed on it. The semiconductor layer 23 has a predetermined pattern only in a portion where a thin film transistor, which is a switching element, is formed. In this case, the semiconductor layer 23 has an ohmic contact layer 23a having n + doping of a high amount thereof. ) And the undoped active layer 23c and the LDD layer 23b on the ohmic contact layer 23a and the active layer 23c. In this case, the LDD layer 23b may not be formed.
다음, 상기 반도체층(23) 위로 게이트 절연막(28)이 기판(15) 전면에 형성되어 있으며, 상기 게이트 절연막(28) 위로 상기 반도체층(23) 중 액티브층(23c)과 오버랩되며 게이트 전극(35)이 형성되어 있으며, 동일층에 도면에 나타나지 않았으나 게이트 배선(미도시)이 상기 게이트 전극(35)과 연결되어 형성되어 있다. Next, a gate insulating film 28 is formed on the entire surface of the substrate 15 over the semiconductor layer 23. The gate insulating film 28 overlaps the active layer 23c of the semiconductor layer 23 on the gate insulating film 28. 35 is formed, and although not shown in the drawing, a gate wiring (not shown) is connected to the gate electrode 35.
다음, 상기 게이트 전극(35) 및 게이트 배선(미도시)이 형성된 게이트 절연막(28) 위로 무기절연물질로 이루어진 층간절연막(43)이 기판(15) 전면에 형성되어 있다. 또한, 상기 층간절연막(43) 위로 상기 층간절연막(43)에 형성된 반도체층 콘택홀(46a, 46b)을 통해 각각 오믹콘택층(23a)과 접촉하는 소스 및 드레인 전극(48, 53)이 형성되어 있으며, 동일한 층에 상기 소스 전극(48)과 연결된 데이터 배선(45)이 형성되어 있다. 이때, 도면상으로는 상기 데이터 배선(45)과 소스 전극(48)이 끊겨진 상태로 보이나 실제적으로 상기 소스 전극(48)은 데이터 배선(45)에서 돌출되어 형성된 것이므로 서로 연결되어 있게 된다.(도 2참조) Next, an interlayer insulating film 43 made of an inorganic insulating material is formed on the entire surface of the substrate 15 over the gate insulating film 28 on which the gate electrode 35 and the gate wiring (not shown) are formed. In addition, source and drain electrodes 48 and 53 contacting the ohmic contact layer 23a are formed on the interlayer insulating layer 43 through the semiconductor layer contact holes 46a and 46b formed in the interlayer insulating layer 43. The data line 45 connected to the source electrode 48 is formed on the same layer. At this time, although the data line 45 and the source electrode 48 appear to be disconnected in the drawing, the source electrode 48 is actually formed to protrude from the data line 45 so that they are connected to each other. Reference)
다음, 상기 소스 및 드레인 전극(48, 53)과 데이터 배선(45) 및 노출된 층간절연막(43) 위로 유전율이 낮은 유기절연물질이 전면에 도포되어 보호층(60)이 형성되어 있으며, 상기 보호층(60) 위로 드레인 콘택홀(63)을 통해 상기 드레인 전극(53)과 접촉하며 투명도전성 물질로써 화소전극(65)이 형성되어 있다. 이때, 상기 화소전극(65)은 유기절연물질로 이루어진 보호층(60)을 사이에 두고 데이터 배선(45)과 중첩하며 형성되어 있는 것이 특징이다.Next, a protective layer 60 is formed by coating an organic insulating material having a low dielectric constant on the entire surface of the source and drain electrodes 48 and 53, the data line 45, and the exposed interlayer insulating layer 43. The pixel electrode 65 is formed on the layer 60 by contacting the drain electrode 53 through the drain contact hole 63 and made of a transparent conductive material. In this case, the pixel electrode 65 is formed to overlap the data line 45 with the protective layer 60 made of an organic insulating material therebetween.
하지만, 전술한 바와 같이, 폴리실리콘을 이용한 어레기 기판에 있어 화소의 개구율 향상을 위해 화소전극을 게이트 배선 및 데이터 배선과 중첩시키는 고개구율 구조를 가지며, 그 특성이 저하되지 않도록 어레이 기판을 형성하기 위해서는 투명도전성 물질로 이루어지는 상기 화소전극과 그 하부의 금속재질의 배선 특히 데이터 배선 사이에 형성되는 보호층은 유전율이 낮은 물질로써 형성해야 한다. 통상적으로 2 내지 3의 유전율을 갖는 유기절연물질인 BCB(Benzocyclobuten)나 포토아크릴(Photo Acryl)로써 상기 보호층을 형성하고 있는데, 상기 유기절연물질은 일반적으로 액정표시장치용 어레이 기판의 절연층 형성 시 이용되는 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx)과 비교하여 10배 이상 단가가 높음으로 해서 어레이 기판의 제조 비용이 상승되며, 상기 유기절연물질로 이루어진 보호층의 계면에 있어 다른 물질 특히 금속물질과의 접촉력 등의 문제가 있으며, 상부에 형성된 투명도전성물질의 패터닝 시 공정적으로 불안정하여 원치않는 모양의 투명도진성물질 패턴을 형성하는 불량이 빈번히 발생하는 문제가 있다.However, as described above, in the array substrate using polysilicon, the array substrate has a high opening ratio structure in which the pixel electrode is overlapped with the gate wiring and the data wiring to improve the aperture ratio of the pixel, and the array substrate is formed so that the characteristics thereof are not deteriorated. The protective layer formed between the pixel electrode made of the transparent conductive material and the wiring of the metal material below the data wiring, particularly the data wiring, should be formed of a material having a low dielectric constant. Typically, the protective layer is formed of Benzocyclobuten (BCB) or photo acryl (BCB), which is an organic insulating material having a dielectric constant of 2 to 3, and the organic insulating material generally forms an insulating layer of an array substrate for a liquid crystal display device. Compared to silicon oxide (SiO 2 ) or silicon nitride (SiNx), which is an inorganic insulating material used in the process, the manufacturing cost of the array substrate is increased because the unit cost is 10 times higher, and at the interface of the protective layer made of the organic insulating material. There is a problem such as a contact force with other materials, in particular a metal material, there is a problem that frequently occurs when the patterning of the transparent conductive material formed on the upper surface defects to form a pattern of transparent intrinsic material of an unwanted shape.
또한, 유기절연물질을 이용하여 기판 에 보호층을 형성 시, 상기 유기절연물질을 도포하고, 수분을 제거하기 위한 큐어링 공정 및 접촉력 강화를 위한 여러 가지 표면 처리 등의 공정을 진행함으로 그 제조 시간이 길어짐으로써 더욱 제조 비용이 상승하는 문제가 발생한다. In addition, when the protective layer is formed on the substrate by using the organic insulating material, the organic insulating material is applied, and a curing process for removing moisture and various surface treatments for strengthening the contact force are performed. As this length becomes longer, a problem that the manufacturing cost rises further occurs.
따라서, 본 발명의 목적은 폴리실리콘을 이용한 액정표시장치용 어레이 기판에 있어서, 유기절연물질을 대신하여 무기절연물질을 이용하여 보호층으로 형성하면서 어레이 기판의 특성 저하없이 고개구율을 구현할 수 있는 액정표시장치용 어레이 기판을 제공하는 것을 그 목적으로 한다. Accordingly, an object of the present invention is to form a protective layer using an inorganic insulating material instead of an organic insulating material in an array substrate for a liquid crystal display device using polysilicon, while achieving a high opening ratio without degrading the characteristics of the array substrate. It is an object of the present invention to provide an array substrate for a display device.
또한, 고가의 유기절연물질 대신에 저가의 무기절연물질을 이용함으로써 재료비 절감 및 생산성을 향상시키는 것을 또 다른 목적으로 한다. In addition, by using a low-cost inorganic insulating material instead of the expensive organic insulating material is another object to reduce material costs and improve productivity.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치용 어레이 기판은 기판과; 상기 기판 상에 구비된 반도체층과; 상기 반도체층 상부 전면에 구비된 게이트 절연막과; 상기 게이트 절연막 상부에 돌출된 게이트 전극을 가지며 일방향으로 구비된 게이트 배선과; 상기 게이트 배선과 교차하는 방향으로 상기 게이트 배선과 접촉하지 않고 상기 게이트 배선 사이로 일정간격으로 끊어지며 구성된 제 1 데이터 배선과; 상기 게이트 배선과 제 1 데이터 배선 상부 전면에 형성된 층간절연막과; 상기 층간절연막 상부에 상기 게이트 배선을 사이에 두고 끊어지며 구성된 제 1 데이터 배선을 콘택홀을 통해 연결하며, 상기 게이터 배선과 교차하며 구성된 제 2 데이터 배선과; 상기 제 2 데이터 배선에서 분기하며 하부의 반도체층과 접촉하는 소스 전극과; 상기 소스 전극에서 일정간격 이격하며 하부의 반도체층과 접촉하는 드레인 전극과; 상기 제 2 데이터 전극과 소스 및 드레인 전극 상부 전면에 형성된 보호층과; 상기 보호층 상부에 상기 드레인 전극과 접촉하며, 상기 제 1, 2 데이터 배선과 게이트 배선으로 둘러싸인 영역으로 정의되는 화소영역마다 구비되는 화소전극을 포함한다.In order to achieve the above object, an array substrate for a liquid crystal display device according to an embodiment of the present invention includes a substrate; A semiconductor layer provided on the substrate; A gate insulating film provided on an upper surface of the semiconductor layer; A gate wiring provided in one direction and having a gate electrode protruding from the gate insulating film; A first data line configured to be disconnected at regular intervals between the gate lines without contacting the gate lines in a direction crossing the gate lines; An interlayer insulating film formed over an entire surface of the gate wiring and the first data wiring; A second data line configured to connect the first data line formed by disconnecting the gate line between the interlayer insulating layer through the contact hole and to cross the gate line; A source electrode branching from the second data line and contacting a lower semiconductor layer; A drain electrode spaced apart from the source electrode at predetermined intervals and in contact with a lower semiconductor layer; A protective layer formed on an entire upper surface of the second data electrode and the source and drain electrodes; And a pixel electrode disposed on the passivation layer, the pixel electrode being in contact with the drain electrode and defined in an area surrounded by the first and second data lines and the gate line.
이때, 상기 보호층은 무기절연물질로 형성되며, 상기 무기절연물질은 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 중에서 선택된다.In this case, the protective layer is formed of an inorganic insulating material, the inorganic insulating material is selected from silicon nitride (SiNx) or silicon oxide (SiO 2 ).
또한, 상기 화소전극은 상기 제 1 데이터 배선과 일부 중첩되며 구성되거나, 상기 게이트 배선과 중첩되며 구비되거나, 또는 상기 제 1 데이터 배선과 소정간격 이격하여 구비되며, 이때 상기 화소전극은 상기 게이트 배선과 소정간격 이격하여 구비된 것이 특징이다.The pixel electrode may be partially overlapped with the first data line, overlapping with the gate line, or provided at a predetermined distance from the first data line. It is characterized by being provided at a predetermined interval apart.
이때, 상기 이격한 소정간격은 3㎛ 이하가 된다. At this time, the spaced predetermined interval is 3㎛ or less.
또한, 상기 반도체층은 폴리실리콘으로 형성된 것이 특징이다. In addition, the semiconductor layer is characterized in that formed of polysilicon.
또한, 상기 기판과 반도체층 사이에는 버퍼층을 더욱 포함한다. In addition, a buffer layer is further included between the substrate and the semiconductor layer.
본 발명에 의한 액정표시장치용 어레이 기판의 제조 방법은 기판 상에 폴리실리콘층을 형성하는 단계와; 상기 폴리실리콘층을 패터닝하는 단계와; 상기 패터닝된 폴리실리콘층 위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 일방향의 게이트 배선과, 상기 게이트 배선에서 분기한 게이트 전극과, 상기 게이트 배선과 교차하는 방향으로 상기 게이트 배선과 교차되는 부분이 패터닝되어 상기 게이트 배선과 접촉하지 않는 제 1 데이터 배선을 형성하는 단계와; 상기 게이트 절연막 위로 도핑을 실시하여 상기 폴리실리콘층에 오믹콘택층과 액티브층 형성하는 단계와; 상기 게이트 배선 및 제 1 데이터 배선 및 노출된 게이트 절연막 상부로 상기 오믹콘택층 일부 및 제 1 데이터 배선 일부를 노출시키는 층간절연막을 전면에 형성하는 단계와; 상기 층간절연막 위로 상기 제 1 데이터 배선과 접촉하는 제 2 데이터 배선과, 상기 제 2 데이터 배선에서 분기한 소스 전극과, 상기 소스에서 일정간격 이격한 드레인 전극을 형성하는 단계와; 상기 소스 및 드레인 전극과 제 2 데이터 배선및 노출된 층간절연막 위로 드레인 전극 일부를 노출시키는 보호층을 전면에 형성하는 단계와; 상기 보호층 위로 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다. A method of manufacturing an array substrate for a liquid crystal display device according to the present invention comprises the steps of forming a polysilicon layer on the substrate; Patterning the polysilicon layer; Forming a gate insulating film over the patterned polysilicon layer; A gate wiring in one direction over the gate insulating layer, a gate electrode branched from the gate wiring, and a portion of the gate wiring crossing the gate wiring in a direction crossing the gate wiring and patterning a first data wiring not contacting the gate wiring; Forming; Doping over the gate insulating layer to form an ohmic contact layer and an active layer on the polysilicon layer; Forming an interlayer insulating film over the gate wiring, the first data wiring, and the exposed gate insulating film to expose a portion of the ohmic contact layer and a portion of the first data wiring on the entire surface; Forming a second data line in contact with the first data line, a source electrode branched from the second data line, and a drain electrode spaced apart from the source over the interlayer insulating film; Forming a protective layer on the entire surface of the source and drain electrodes, the second data line, and the exposed interlayer insulating layer to expose a portion of the drain electrode; Forming a pixel electrode in contact with the drain electrode over the protective layer.
이때, 상기 보호층은 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2)으로 형성되는 것이 특징이다.In this case, the protective layer is formed of silicon nitride (SiNx) or silicon oxide (SiO 2 ) which is an inorganic insulating material.
상기 화소전극은 상기 제 1 데이터 배선과 일부 중첩하며 형성되며, 이때, 상기 화소전극은 상기 게이트 배선과도 일부 중첩하며 형성되거나, 또는, 상기 화소전극은 상기 제 1 데이터 배선과 소정간격 이격하여 형성되며, 이때 상기 화소전극은 상기 게이트 배선과도 소정간격 이격하여 형성되는 것이 특징이다. The pixel electrode is formed to partially overlap the first data line, wherein the pixel electrode is formed to partially overlap the gate line, or the pixel electrode is formed to be spaced apart from the first data line by a predetermined distance. In this case, the pixel electrode is formed to be spaced apart from the gate wiring by a predetermined interval.
이때, 상기 이격한 소정간격은 3㎛ 이하인 액정표시장치용 어레이 기판의 제조 방법. At this time, the spaced predetermined interval is a manufacturing method of the array substrate for a liquid crystal display device.
또한, 상기 폴리실리콘층을 형성하는 단계는 기판 상에 버퍼층을 형성하는 단계와; 상기 버퍼층 위로 비정질 실리콘층을 전면에 형성하는 단계와; 상기 비정질 실리콘층을 결정화하는 단계를 더욱 포함한다. In addition, the forming of the polysilicon layer may include forming a buffer layer on the substrate; Forming an amorphous silicon layer over the buffer layer; And crystallizing the amorphous silicon layer.
이하, 본 발명의 실시예에 따른 폴리실리콘을 이용한 액정표시장치용 어레이 기판 및 그 제조 방법을 도면을 참조하여 설명한다.Hereinafter, an array substrate for a liquid crystal display device using polysilicon according to an embodiment of the present invention and a method of manufacturing the same will be described with reference to the drawings.
도 4는 본 발명의 제 1 실시예에 의한 폴리실리콘을 이용한 액정표시장치용 어레이 기판의 액티브 영역 중 하나의 화소영역을 도시한 평면도이며, 도 5는 상기 도 4의 절단선 Ⅱ-Ⅱ에 따라 절단한 면을 도시한 단면도이다. FIG. 4 is a plan view showing one pixel region of an active region of an array substrate for a liquid crystal display device using polysilicon according to a first embodiment of the present invention, and FIG. 5 is a cutout line II-II of FIG. It is sectional drawing which shows the cut surface.
도시한 바와 같이, 기판(115)의 액티브 영역에는 세로방향으로 데이터 배선 콘택홀(149a, 149b)로 연결되어 제 1, 2 데이터 배선(145a, 145b)으로 이루어지는 다수의 데이터 배선(145)이 있으며, 가로 방향으로 상기 데이터 배선(145)과 교차하며 다수의 게이트 배선(130)이 형성되어 있으며, 상기 두 배선(130, 145)이 교차하여 하나의 화소영역(P)을 형성하고 있으며, 상기 화소영역(P)의 상기 두 배선(130, 145)이 교차하는 부분에 스위칭 소자인 박막 트랜지스터(Tr)가 형성되어 있다. 이때, 상기 데이터 배선(145)은 게이트 배선(130)과 교차하여 중첩되는 부분에 있어서, 도면상에 나타나지 않았지만, 수직적으로 그 층을 달리하여 형성됨으로써 데이터 배선 콘택홀(149a, 149b)을 통해 연결된 것이 특징이다. 따라서, 데이터 배선(145)에 있어, 게이트 배선(130)과 중첩되는 영역을 포함하는 제 2 데이터 배선(145b)은 상기 게이트 배선(130)과 층을 달리하여 형성되며, 그 외 영역의 제 1 데이터 배선(145a)은 상기 게이트 배선(130)이 형성된 층에 상기 게이트 배선(130)과 동일한 금속물질로써 형성된 것이 특징이다.As shown in the drawing, in the active region of the substrate 115, there are a plurality of data wires 145 connected to the data wire contact holes 149a and 149b in the vertical direction and formed of the first and second data wires 145a and 145b. And a plurality of gate lines 130 intersecting with the data lines 145 in a horizontal direction, and the two lines 130 and 145 intersect to form one pixel area P. The thin film transistor Tr, which is a switching element, is formed at a portion where the two wires 130 and 145 cross each other in the region P. In this case, the data line 145 is overlapped with the gate line 130 and is not shown in the drawing. However, the data line 145 is formed by different layers vertically and connected to the data line contact holes 149a and 149b. Is characteristic. Therefore, in the data line 145, the second data line 145b including a region overlapping with the gate line 130 is formed to have a different layer from the gate line 130, and the first area of the other region. The data line 145a is formed of the same metal material as the gate line 130 in the layer on which the gate line 130 is formed.
다음, 상기 스위칭 소자인 박막 트랜지스터(Tr)는 데이터 배선(145)으로부터 가로방향으로 연장된 소스 전극(148)과 상기 소스 전극(148)과 일정간격 이격한 드레인 전극(153)과 상기 게이트 전극(135)과 반도체층(123)으로 형성되며, 상기 소스 전극(148)과 드레인 전극(153)은 반도체층(123)과 반도체층 콘택홀(146a, 146b)을 통해 각각 접촉하고 있다. 또한, 상기 반도체층(123)은 게이트 전극(135)과 오버랩되어 있어 게이트 전극(135)에 전압 인가 시 상기 반도체층(123)이 채널을 형성하여 소스 전극(148)으로부터 상기 반도체층(123)을 통해 드레인 전극(153)으로 신호 전압이 인가된다. Next, the thin film transistor Tr, which is the switching element, includes a source electrode 148 extending laterally from the data line 145, a drain electrode 153 spaced apart from the source electrode 148, and the gate electrode ( 135 and the semiconductor layer 123, and the source electrode 148 and the drain electrode 153 are in contact with the semiconductor layer 123 through the semiconductor layer contact holes 146a and 146b, respectively. In addition, the semiconductor layer 123 overlaps with the gate electrode 135 so that when the voltage is applied to the gate electrode 135, the semiconductor layer 123 forms a channel to form the channel from the source electrode 148. The signal voltage is applied to the drain electrode 153 through.
또한, 화소영역(P) 내에는 화소전극(165)이 드레인 콘택홀(163)을 통해 상기 박막 트랜지스터(Tr)의 드레인 전극(153)과 접촉하며 형성되어 있다. 상기 화소전극(165)은 고개율을 갖기 위해 상기 게이트 배선(130)과 동일한 층에 형성된 제 1 데이터 배선(145a)과 중첩하며 형성되어 있으며, 상기 게이트 배선(130)과도 일부가 중첩하여 형성된 것이 특징이다. In the pixel region P, the pixel electrode 165 is formed in contact with the drain electrode 153 of the thin film transistor Tr through the drain contact hole 163. The pixel electrode 165 overlaps with the first data line 145a formed on the same layer as the gate line 130 to have a high open rate, and a part of the pixel electrode 165 overlaps with the gate line 130. It is characteristic.
다음, 도 5를 참조하면, 기판(115) 전면에 무기절연물질 예를들어 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 중에서 선택되는 물질이 증착되어 버퍼층(118)이 형성되어 있으며, 상기 버퍼층(118) 위로 폴리실리콘의 반도체층(123)이 형성되어 있다. 상기 반도체층(123)에는 고도즈량을 갖는 n+ 또는 p+ 이온들이 도핑되어 오믹콘택층(123a)을 형성하고 있으며, 상기 오믹콘택층(123a) 사이에 도핑되지 않은 순수한 폴리실리콘의 액티브층(123c)이 형성되어 있다. 또한, 상기 오믹콘택층과 액티브층 사이에는 핫 캐리어 발생에 의한 누설전류 발생을 억제하기 위해 저도즈량을 갖는 n-도핑된 LDD(Lightly Dopped Drain)층(123b)이 형성되어 있다.Next, referring to FIG. 5, a material selected from an inorganic insulating material such as silicon nitride (SiNx) or silicon oxide (SiO 2 ) is deposited on the entire surface of the substrate 115 to form a buffer layer 118. A polysilicon semiconductor layer 123 is formed on the top layer 118. The semiconductor layer 123 is doped with n + or p + ions having a high dose to form an ohmic contact layer 123a, and an active layer 123c of pure polysilicon that is not doped between the ohmic contact layer 123a. Is formed. In addition, an n-doped LDD (Lightly Dopped Drain) layer 123b having a low dose is formed between the ohmic contact layer and the active layer to suppress leakage current caused by hot carrier generation.
만약, PMOS를 구동회로로 하는 어레이 기판을 제작할 경우, 상기 화소영역 내에 형성되는 박막 트랜지스터 또한 p형 박막 트랜지스터로 형성되기에 이 경우 반도체층은 고도즈량을 갖는 p+ 도핑이 이루어진 오믹콘택층과, 상기 오믹콘택층 사이에 도핑되지 않은 순수한 폴리실리콘의 액티브층으로 형성된다. When fabricating an array substrate using a PMOS driving circuit, the thin film transistor formed in the pixel region is also formed of a p-type thin film transistor. In this case, the semiconductor layer includes an ohmic contact layer having p + doping having a high dose amount, and An active layer of undoped pure polysilicon is formed between the ohmic contact layers.
다음, 상기 오믹콘택층(123a) 및 액티브층(123c)을 포함하는 반도체층(123) 상부로 전면에 무기절연물질로써 이루어진 게이트 절연막(128)이 형성되어 있으며, 상기 게이트 절연막(128) 위로, 상기 반도체층(123) 중 액티브층(123a)에 대응되어 게이트 전극(135)이 형성되어 있다. 또한, 도시하지 않았지만 상기 게이트 절연막(128) 상부에는 상기 게이트 전극(135)과 연결된 게이트 배선(미도시)이 형성되어 있으며, 동일한 층에 상기 게이트 배선(미도시)을 이루는 금속물질과 동일한 물질로 제 1 데이터 배선(145a)이 형성되어 있다. Next, a gate insulating layer 128 made of an inorganic insulating material is formed on the entire surface of the semiconductor layer 123 including the ohmic contact layer 123a and the active layer 123c, and above the gate insulating layer 128, The gate electrode 135 is formed to correspond to the active layer 123a of the semiconductor layer 123. Although not shown, a gate wiring (not shown) connected to the gate electrode 135 is formed on the gate insulating layer 128, and the same material as the metal material forming the gate wiring (not shown) is formed on the same layer. The first data line 145a is formed.
다음, 상기 게이트 전극(135)을 포함한 게이트 배선(미도시)과 제 1 데이터 배선(145a) 상부에 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 중에서 선택되는 물질로써 전면에 층간절연막(143)이 형성되어 있으며, 상기 층간절연막(143)에는 각각 하부의 오믹콘택층(123a)과 상기 제 1 데이터 배선(145)을 노출시키는 반도체층 콘택홀(146a, 146b)과 드레인 배선 콘택홀(149a)이 형성되어 있다.Next, a material selected from silicon nitride (SiNx) or silicon oxide (SiO 2 ), which is an inorganic insulating material, is disposed on the gate line (not shown) including the gate electrode 135 and the first data line 145a. An insulating film 143 is formed, and the interlayer insulating film 143 has a semiconductor layer contact hole 146a and 146b exposing a lower ohmic contact layer 123a and the first data line 145, respectively, and a drain wiring contact. The hole 149a is formed.
다음, 상기 층간절연막(143) 위로 상기 노출된 제 1 데이터 배선(149a)과 접촉하는 제 2 데이터 배선(145b)과 상기 제 2 데이터 배선(145b)과 연결되며 오믹콘택층(123a)과 접촉하는 소스 전극(148)과, 상기 소스 전극(148)에서 일정간격 이격하여 오믹콘택층(123a)과 접촉하는 드레인 전극(153)이 형성되어 있다. Next, the second data line 145b and the second data line 145b are in contact with the exposed first data line 149a and the ohmic contact layer 123a is disposed on the interlayer insulating layer 143. A source electrode 148 and a drain electrode 153 contacting the ohmic contact layer 123a at a predetermined interval from the source electrode 148 are formed.
다음, 상기 제 2 데이터 배선(145b)과 소스 및 드레인 전극(148, 153) 위로 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2)이 전면에 증착되어 상기 드레인 전극(153) 일부를 노출시키며 보호층(160)이 형성되어 있다.Next, silicon nitride (SiNx) or silicon oxide (SiO 2 ), which is an inorganic insulating material, is deposited on the second data line 145b and the source and drain electrodes 148 and 153 to form a portion of the drain electrode 153. The protective layer 160 is formed while being exposed.
다음, 상기 보호층(160) 위로 드레인 콘택홀(163)을 통해 노출된 드레인 전극(153)과 접촉하며 투명도전성 물질로써 화소전극(165)이 형성되어 있으며, 상기 화소전극(165)은 제 1 데이터 배선(145a)과 그 일끝이 중첩된 것이 특징이다. Next, the pixel electrode 165 is formed as a transparent conductive material while contacting the drain electrode 153 exposed through the drain contact hole 163 on the passivation layer 160. The data line 145a and one end thereof overlap each other.
또한, 중첩되는 상기 화소전극(165)과 제 1 데이터 배선(145a) 사이에는 순차적으로 층간절연막(143)과 보호층(160)이 형성됨으로써 상기 중첩된 제 1 데이터 배선(145a)과 화소전극(165) 사이에 형성되는 기생 커패시터의 용량을 종래의 일반적인 구조 즉, 화소전극과 데이터 배선 사이에 보호층만이 형성된 구조와 비교하여 최소화하였으며, 통상적인 유기절연물질을 사용하여 고개구율 구조를 형성한 종래와 동일한 수준의 특성을 갖도록 하였다. In addition, an interlayer insulating layer 143 and a protective layer 160 are sequentially formed between the overlapping pixel electrode 165 and the first data line 145a, so that the overlapping first data line 145a and the pixel electrode ( The capacitance of the parasitic capacitor formed between 165 is minimized in comparison with a conventional general structure, that is, a structure in which only a protective layer is formed between the pixel electrode and the data line, and a conventional high insulation structure is formed using a conventional organic insulating material. Has the same level of characteristics as.
여기서 종래기술과 본 발명을 좀 더 자세히 비교하면, 종래에는 데이터 배선을 층간절연막 상부에 형성함으로써 상기 데이터 배선과 화소전극 사이에 보호층만이 형성된 구조이기에, 그 두께가 얇게 형성되며 유기절연물질과 비교하여 3.5 내지 7의 비교적 큰 유전율을 갖는 무기절연물질을 이용하여 보호층을 형성하게 되면 기생 커패시터의 용량이 커서 누설전류로 인한 영향이 어레이 기판의 특성을 허용범위 이하로 저하시키게 된다. 따라서, 이를 극복하고자 비교적 2 내지 3의 낮은 유전율을 갖는 유기절연물질로써 상기 보호층을 형성하였다. 따라서, 보호층의 유전율을 낮춤으로써 기생 커패시터의 용량을 저하시킨 것이다. Here, when comparing the prior art and the present invention in more detail, in the related art, since only a protective layer is formed between the data line and the pixel electrode by forming the data line on the interlayer insulating layer, the thickness thereof is thin and compared with the organic insulating material. Therefore, when the protective layer is formed using an inorganic insulating material having a relatively large dielectric constant of 3.5 to 7, the capacitance of the parasitic capacitor is large so that the influence of the leakage current lowers the characteristics of the array substrate below the allowable range. Therefore, in order to overcome this, the protective layer was formed of an organic insulating material having a relatively low dielectric constant of 2 to 3. Therefore, the capacitance of the parasitic capacitor is reduced by lowering the dielectric constant of the protective layer.
하지만, 본 발명은 게이트 배선과 교차되는 영역의 제 2 데이터 배선을 제외한 나머지 부분을 제 1 데이터 배선으로 하여 게이트 배선이 형성되는 게이트 절연막 상부에 형성하고, 서로 다른 층에 형성된 상기 제 1 데이터 배선과 제 2 데이터 배선을 데이터 배선 콘택홀을 통해 연결함으로써 상기 제 1 데이터 배선과 상기 제 1 데이터 배선에 중첩되는 화소전극 사이의 절연층(층간절연막과 보호층) 두께를 (층간절연막의 두께만큼) 두껍게 형성함으로써 기생 커패시터의 용량을 저하시켰다. However, the present invention is formed on the gate insulating film in which the gate wiring is formed by using the remaining portion except for the second data wiring in the area intersecting the gate wiring as the first data wiring, and the first data wiring formed on different layers. The thickness of the insulating layer (interlayer insulating film and protective layer) between the first data wiring and the pixel electrode overlapping the first data wiring is increased (as the thickness of the interlayer insulating film) by connecting the second data wiring through the data wiring contact hole. By forming, the capacitance of the parasitic capacitor was reduced.
여기서 참고로 커패시터 용량에 대해 설명한다. The capacitor capacity is described here for reference.
커패시터 용량은 Capacitor capacity
C = ε* A/d(ε: 유전율, A: 커패시터를 형성하는 제 1, 2 전극의 면적, d: 제 1, 2 전극사이 간격)C = ε * A / d (ε: dielectric constant, A: area of the first and second electrodes forming the capacitor, d: spacing between the first and second electrodes)
로 표시되고, 이때, 상기 수식에 의해 커패시터 용량 C는 상기 커패시터를 형성하는 제 1,2 전극(본 발명에서는 중첩된 제 1 데이터 전극과 화소전극)사이 간격 즉, 상기 두 전극에 채워진 유전체(본 발명에서는 층간절연막과 보호층의 두께)의 두께에 반비례함을 알 수 있다. In this case, according to the above formula, the capacitor capacitor C is a gap between the first and second electrodes (the superimposed first data electrode and the pixel electrode) forming the capacitor, that is, the dielectric filled in the two electrodes. In the invention, it can be seen that it is inversely proportional to the thickness of the interlayer insulating film and the protective layer).
따라서, 본 발명에 의한 데이터 배선을 제 1, 2 배선으로 형성하고, 상기 제 1 데이터 배선을 게이트 배선이 형성되는 게이트 절연막 상부에 형성함으로써 상기 제 1 데이터 배선과 화소전극 사이에 형성되는 무기절연층의 두께를 두껍게 함으로써 유전율이 낮은 유기절연물질을 이용하여 데이터 배선과 화소전극을 중첩시켜 고개구율을 형성하는 종래기술과 동일한 효과를 얻을 수 있게 하였다. Therefore, the inorganic insulating layer formed between the first data wiring and the pixel electrode by forming the data wiring according to the present invention as the first and second wirings and forming the first data wiring on the gate insulating film on which the gate wiring is formed. By increasing the thickness, the same effect as in the conventional art of forming a high opening ratio by overlapping the data line and the pixel electrode using an organic dielectric material having a low dielectric constant is achieved.
다음, 도 6a 내지 6h와 도 7a 내지 7e를 참조하여 본 발명의 제 1 실시예에 따른 폴리실리콘을 이용한 어레이 기판의 제조 방법에 대해 설명한다. 통상적으로 폴리실리콘을 이용한 액정표시장치용 어레이 기판은 상기 폴리실리콘이 우수한 전도도를 가지므로 CMOS 또는 PMOS 소자로 형성하는 구동회로를 상기 기판 내에 동시에 형성할 수 있다. 따라서, 본 발명에서는 구동회로 일체형 액정표시장치의 어레이 기판의 제조 방법에 대해 설명하고 있으나, 이에 한정되지 않고, 구동회로부가 구비되지 않고 화상을 표시하는 액티브 영역내의 반도체층을 폴리실리콘으로 형성한 어레이 기판도 본 발명의 범주에 속한다 할 수 있다.Next, a method of manufacturing an array substrate using polysilicon according to a first embodiment of the present invention will be described with reference to FIGS. 6A to 6H and 7A to 7E. In general, since an array substrate for a liquid crystal display device using polysilicon has excellent conductivity, a driving circuit formed of a CMOS or PMOS device may be simultaneously formed in the substrate. Therefore, the present invention has been described for the manufacturing method of the array substrate of the drive circuit-integrated liquid crystal display device, but the present invention is not limited thereto, and the array is formed of polysilicon semiconductor layers in the active region for displaying images without the driver circuit portion. The substrate can also be said to belong to the scope of the present invention.
도 6a 내지 6h는 도 4의 절단선 Ⅱ-Ⅱ를 따라 절단한 것으로써, 어레이 기판의 제조 방법에 따른 제조 공정 단면도이며, 도 7a 내지 도 7e는 본 발명의 제 1 실시예에 의한 액정표시장치용 어레이 기판의 제조 방법에 따른 하나의 화소부에 대한 제조 공정 평면도이다. 6A through 6H are cross-sectional views taken along the cutting line II-II of FIG. 4, and are cross-sectional views illustrating a method of manufacturing an array substrate, and FIGS. 7A through 7E illustrate a liquid crystal display device according to a first embodiment of the present invention. It is a manufacturing process plan view about one pixel part by the manufacturing method of the array substrate for dragons.
우선, 도 6a와 도 7a에 도시한 바와 같이, 투명한 기판(115) 상에 무기절연물질 예를들면 산화실리콘(SiO2)을 증착하여 전면에 버퍼층(118)을 형성한다.First, as shown in FIGS. 6A and 7A, an inorganic insulating material such as silicon oxide (SiO 2 ) is deposited on the transparent substrate 115 to form a buffer layer 118 on the entire surface.
다음, 상기 버퍼층(118) 위로 비정질 실리콘을 전면에 증착하여 비정질 실리콘층(미도시)을 형성하고, 레이저 등을 이용한 결정화 공정을 진행하여 상기 비정질 실리콘층(미도시)을 폴리실리콘층(미도시)으로 결정화한다. 이후, 상기 폴리실리콘층(미도시)을 패터닝하여 폴리실리콘의 반도체층(123)을 형성하고, 그 외 영역에서는 상기 폴리실리콘층을 제거하여 하부의 버퍼층(118)을 노출시킨다. 이때, 도시하지 않았지만, 액티브 영역 외부의 구동회로부에 있어서도 반도체층이 형성된다.Next, amorphous silicon is deposited on the buffer layer 118 to form an amorphous silicon layer (not shown), and a crystallization process using a laser or the like is performed to convert the amorphous silicon layer (not shown) into a polysilicon layer (not shown). Crystallize Subsequently, the polysilicon layer (not shown) is patterned to form the semiconductor layer 123 of polysilicon, and the polysilicon layer is removed in other regions to expose the lower buffer layer 118. At this time, although not shown, the semiconductor layer is also formed in the driving circuit portion outside the active region.
다음, 도 6b와 도7b에 도시한 바와 같이, 상기 반도체층(123) 및 노출된 버퍼층(118) 위로 기판(115) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 게이트 절연막(128)을 형성한다. 이후, 상기 게이트 절연막(128) 위로 금속물질을 증착하고, 패터닝하여 게이트 전극(135)을 포함하는 게이트 배선(130)과 제 1 데이터 전극(145a)을 형성한다.6B and 7B, an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiNx) is formed on the entire surface of the substrate 115 over the semiconductor layer 123 and the exposed buffer layer 118. ) Is deposited to form a gate insulating film 128. Subsequently, a metal material is deposited on the gate insulating layer 128 and patterned to form a gate wiring 130 including the gate electrode 135 and a first data electrode 145a.
이후, 구동회로를 CMOS로 하여 구동회로부를 함께 형성하는 경우 도면에 나타나지 않았지만, 상기 게이트 전극(135) 및 제 1 데이터 배선(145a)이 형성된 기판(115)에 이온주입에 의한 p+도핑을 실시한다. 이때, 액티브 영역 즉, 모든 화소영역(P)은 포토레지스트의 블록킹 마스크(미도시)에 의해 상기 p+도핑이 블록킹(blocking) 되어지며, 다수의 화소영역(P)으로 구성되는 액티브 영역 밖의 구동회로부 영역의 p형 반도체층(미도시)에만 p+ 도핑이 이루어져 상기 영역에서 p형 오믹콘택층(미도시)을 형성한다. 구동회로부를 형성하지 않을 경우, 전술한 p+도핑 공정은 생략될 수 있다. Subsequently, when the driving circuit is formed together with the driving circuit as a CMOS, p + doping by ion implantation is performed on the substrate 115 on which the gate electrode 135 and the first data line 145a are formed. . At this time, the active region, that is, all the pixel regions P are blocked by the p + doping by a blocking mask (not shown) of the photoresist, and the driving circuit part outside the active region composed of a plurality of pixel regions P P + doping is performed only in the p-type semiconductor layer (not shown) of the region to form a p-type ohmic contact layer (not shown) in the region. When the driving circuit unit is not formed, the above p + doping process may be omitted.
다음, 도 6c와 도 7b에 도시한 바와 같이, 상기 p+도핑 이후에는 상기 p+도핑 블록킹 마스크를 제거하고, 기판(115) 전면에 새로운 포토레지스트를 도포하고, 패터닝하여 n+ 도핑을 위한 블록킹 마스크(182)를 형성하고, n+ 도핑을 실시하여 반도체층(123)에 n형 오믹콘택층(123a)을 형성한다. 이때, 도시하지 않았지만, 구동회로부의 n형 박막 트랜지스터 형성 영역의 반도체층(미도시)에도 n+ 오믹콘택층(미도시)이 형성된다. Next, as shown in FIGS. 6C and 7B, after the p + doping, the p + doping blocking mask is removed, a new photoresist is applied on the entire surface of the substrate 115, and then patterned to block the masking mask 182 for n + doping. ) And n + doping to form an n-type ohmic contact layer 123a in the semiconductor layer 123. At this time, although not shown, an n + ohmic contact layer (not shown) is also formed in the semiconductor layer (not shown) of the n-type thin film transistor formation region of the driving circuit unit.
화소영역(P)에 형성된 상기 반도체층(123)에 있어서, 게이트 전극(135) 및 상기 게이트 전극(135)의 폭보다 넓게 형성된 블록킹 마스크(182)에 의해 게이트 전극(135) 하부의 일부 반도체층(123c)은 도핑되지 않는다. In the semiconductor layer 123 formed in the pixel region P, a portion of the semiconductor layer below the gate electrode 135 is formed by a gate mask 135 and a blocking mask 182 formed wider than the width of the gate electrode 135. 123c is not doped.
다음, 도 6d와 도 7c에 도시한 바와 같이, 상기 n+ 도핑된 기판(115) 전면에 드라이 에칭을 진행하여 n+블록킹 마스크(182)의 폭 일부분을 제거하여, 게이트 전극(135)에 대응되는 부분에만 블록킹 마스크(182)가 남도록 한다. 이후, 저도즈량을 갖는 n-도핑을 실시하여 스위칭 소자 및 구동회로부 n형 박막 트랜지스터의 반도체층(123, 미도시)에 있어 n형 오믹콘택층(123a)과 도핑되지 않은 액티브층(123c) 사이에 n-도핑된 LDD(Lightly Dopped Drain)층(123b, 미도시)을 형성한다. 이후, 남아있는 블록킹 마스크(182)를 제거한다. Next, as shown in FIGS. 6D and 7C, dry etching is performed on the entire surface of the n + doped substrate 115 to remove a portion of the width of the n + blocking mask 182 to correspond to the gate electrode 135. Only the blocking mask 182 remains. Thereafter, n-doping with a low dose amount is performed between the n-type ohmic contact layer 123a and the undoped active layer 123c in the semiconductor layer 123 (not shown) of the switching element and the driving circuit unit n-type thin film transistor. An n-doped Lightly Dopped Drain (LDD) layer 123b (not shown) is formed. Thereafter, the remaining blocking mask 182 is removed.
다음, 도 6e와 도 7c에 도시한 바와 같이, 상기 오믹콘택층(123a)과 액티브층(123c)을 갖는 반도체층(123) 상부의 게이트 전극(135)과 제 1 데이터 배선(145a) 및 노출된 게이트 절연막(128) 위로 무기절연물질 예를들면 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 중에서 선택된 하나를 증착하여 층간절연막(143)을 기판(115) 전면에 형성한다. 이후, 상기 형성된 층간절연막(143)을 패터닝하여 상기 층간절연막(143) 하부의 제 1 데이터 배선(145a)과, 반도체층(123) 중 오믹콘택층(123a)을 노출시키는 데이터 배선 콘택홀(149a, 149b)과 반도체 콘택홀(146a, 146b)을 형성한다.Next, as shown in FIGS. 6E and 7C, the gate electrode 135 and the first data line 145a and the exposed portion of the semiconductor layer 123 including the ohmic contact layer 123a and the active layer 123c are exposed. An interlayer insulating layer 143 is formed on the entire surface of the substrate 115 by depositing an inorganic insulating material, for example, silicon nitride (SiNx) or silicon oxide (SiO 2 ), on the gate insulating layer 128. Subsequently, the formed interlayer insulating layer 143 is patterned to expose the first data line 145a under the interlayer insulating layer 143 and the data wire contact hole 149a exposing the ohmic contact layer 123a of the semiconductor layer 123. 149b and semiconductor contact holes 146a and 146b are formed.
다음, 도 6f와 도 7d에 도시한 바와 같이, 상기 층간절연막(143) 위로 금속물질 예를들면, 몰리브덴(Mo), 알루미늄(Al), 알루미늄합금(AlNd), 구리(Cu), 크롬(Cr) 중 하나의 물질 또는 두 개의 물질을 연속하여 증착하고, 패터닝하여 단일층 구조 또는 이중층 구조를 갖는 제 2 데이터 배선(145b)과 상기 제 2 데이터 배선(145b)과 연결된 소스 전극(148)과 상기 소스 전극(148)과 일정간격 이격한 드레인 전극(153)을 형성한다. 이때, 상기 제 2 데이터 배선(145b)은 하부의 드레인 배선 콘택홀(149a)을 통해 제 1 데이터 배선(145a)과 접촉하며, 상기 소스 및 드레인 전극(148, 153)은 각각 반도체층 콘택홀(146a, 146b)을 통해 오믹콘택층(123a)과 접촉하게 된다.Next, as illustrated in FIGS. 6F and 7D, a metal material, for example, molybdenum (Mo), aluminum (Al), aluminum alloy (AlNd), copper (Cu), and chromium (Cr) may be disposed on the interlayer insulating layer 143. A second data line 145b having a single layer structure or a double layer structure, a source electrode 148 connected to the second data line 145b, and a pattern of one material or two materials by successive deposition and patterning A drain electrode 153 spaced apart from the source electrode 148 by a predetermined interval is formed. In this case, the second data line 145b is in contact with the first data line 145a through a lower drain wire contact hole 149a, and the source and drain electrodes 148 and 153 are respectively formed of a semiconductor layer contact hole ( The ohmic contact layer 123a is contacted through the 146a and 146b.
다음, 도 6g와 도 7d에 도시한 바와 같이, 상기 제 2 데이터 배선(145b)과 소스 및 드레인 전극(148, 153)이 형성된 기판(115) 전면에 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 중에서 선택되는 하나의 물질을 증착하여 보호층(160)을 형성하고, 패터닝하여 드레인 전극(153) 일부를 노출시키는 드레인 콘택홀(163)을 형성한다.Next, as shown in FIGS. 6G and 7D, silicon nitride (SiNx) or an oxide, which is an inorganic insulating material, is formed on the entire surface of the substrate 115 on which the second data line 145b and the source and drain electrodes 148 and 153 are formed. A material selected from silicon (SiO 2 ) is deposited to form the protective layer 160, and patterned to form a drain contact hole 163 exposing a portion of the drain electrode 153.
다음, 도 6h와 도 7e에 도시한 바와 같이, 상기 무기절연물질로 이루어진 보호층(160) 전면에 투명도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 중 하나를 증착하고, 패터닝하여 드레인 콘택홀(163)을 통해 드레인 전극(153)과 접촉하며, 그 일 끝단이 제 1 데이터 배선(145a)에 중첩되는 화소전극(165)을 형성한다. Next, as shown in FIGS. 6H and 7E, a transparent conductive material, for example, indium tin oxide (ITO) or indium zinc oxide (IZO), is formed on the entire protective layer 160 made of the inorganic insulating material. One is deposited and patterned to form a pixel electrode 165 in contact with the drain electrode 153 through the drain contact hole 163 and one end of which is overlapped with the first data line 145a.
전술한 바와 같이 제작된 폴리실리콘을 이용한 액정표시장치용 어레이 기판은 유기절연물질을 절연층으로 사용하지 않고 무기절연물질을 보호층으로 형성하고, 층간절연막 하부에 형성된 제 1 데이터 배선과 화소전극을 중첩하여 형성함으로써 원치않게 자연히 형성되는 상기 화소전극과 제 1 데이터 배선 사이의 기생 커패시터의 용량을 감소시킴으로써 폴리실리콘을 이용한 액정표시장치의 허용된 범위 내의 특성을 갖는 고개구율 구조의 어레이 기판을 제조할 수 있다.The array substrate for a liquid crystal display device using the polysilicon fabricated as described above forms an inorganic insulating material as a protective layer without using an organic insulating material as an insulating layer, and uses the first data line and the pixel electrode formed under the interlayer insulating film. It is possible to fabricate an array substrate having a high aperture ratio structure having characteristics within an acceptable range of a liquid crystal display using polysilicon by reducing the capacitance of the parasitic capacitor between the pixel electrode and the first data line, which is formed naturally by overlapping. Can be.
도 8은 본 발명의 제 2 실시예에 의한 폴리실리콘을 이용한 액정표시장치용 어레이 기파의 한 화소부에 대한 평면도이며, 도 9는 도 8을 절단선 Ⅲ-Ⅲ에 따라 절단한 단면도이다.FIG. 8 is a plan view of one pixel portion of an array wave for a liquid crystal display device using polysilicon according to a second embodiment of the present invention, and FIG. 9 is a cross-sectional view taken along the line III-III of FIG. 8.
도시한 바와 같이, 본 발명의 제 2 실시예에 의한 폴리실리콘을 이용한 어레이 기판은 화소전극과 데이터 배선이 중첩되지 않는 일반적인 구조를 갖는 것이 특징이다. 그 외의 평면구조 및 수직적인 구조에 대해서는 제 1 실시예와 동일하다. 따라서, 제 1 실시예와 차별되는 점에 대해서만 간단히 서술한다. As shown, the array substrate using polysilicon according to the second embodiment of the present invention has a general structure in which the pixel electrode and the data wiring do not overlap. Other planar and vertical structures are the same as in the first embodiment. Therefore, only the differences from the first embodiment will be described briefly.
일반적으로 무기절연물질로서 보호층을 형성한 액정표시장치용 어레이 기판에 있어서, 액티브 영역에 구비되는 화소전극은 데이터 배선 및 게이트 배선으로부터 일정간격 통상적으로 3㎛ 내지 5㎛의 간격을 이격하여 게이트 배선과 데이터 배선이 교차하여 형성되는 화소영역에 형성되고 있다. 이는 제 1 실시예에서 설명한 바와 같이, 무기절연물질은 유기절연물질과 비교할 때 상대적으로 높은 유전율을 갖는다. 따라서, 층간절연막 상부에 형성된 데이터 배선과 상부의 화소전극 사이에는 무기절연물질로 형성된 보호층만이 형성되는데, 상기 금속물질인 데이터 배선과 화소전극이 완전히 중첩되지 않더라도 상기 데이터 배선과 화소전극과 이들 둘 사이에 위치한 보호층이 유전체층으로 작용하여 기생 커패시터가 형성된다. 따라서, 원치 않는 기생 커패시터의 영향을 최소화하여 어레이 기판의 특성이 허용 오차 범위 이내에서 구동하도록 하기위해 데이터 배선으로부터 최소 3㎛이상의 이격된 영역을 갖도록 하여 화소전극을 형성하고 있다.Generally, in an array substrate for a liquid crystal display device in which a protective layer is formed as an inorganic insulating material, the pixel electrode provided in the active region is spaced apart from the data line and the gate line by a distance of 3 μm to 5 μm. It is formed in the pixel region where the data line and the data wiring cross each other. As described in the first embodiment, the inorganic insulating material has a relatively high dielectric constant when compared with the organic insulating material. Therefore, only a protective layer formed of an inorganic insulating material is formed between the data line formed on the interlayer insulating layer and the pixel electrode on the upper layer. Even though the data line and the pixel electrode, which are the metal material, do not overlap completely, the data line and the pixel electrode and the two are formed. A protective layer located in between acts as a dielectric layer to form a parasitic capacitor. Therefore, the pixel electrode is formed to have a spaced area of at least 3 μm from the data line in order to minimize the influence of unwanted parasitic capacitors so that the characteristics of the array substrate are driven within the tolerance range.
그러나, 본 발명의 제 2 실시예에서는 상기 데이터 배선(245a, 245b)과 화소전극(265) 사이 이격된 간격(D1)을 3㎛ 이내로 하여 상기 화소전극(265)을 형성하여도 어레이 기판의 특성 허용오차 이내로 제조가 가능하다. 이는 제 1 실시예에 설명한 바와 같이, 제 1 데이터 배선(245a)을 게이트 배선(230)이 형성되는 게이트 절연막(228) 상부에 형성함으로써, 상기 제 1 데이터 배선(245a)과 화소전극(265) 사이의 절연층 두께를 종래대비 층간절연막(243) 두께만큼 더 두껍게 형성함으로써 상기 데이터 배선(245a, 245b)과 화소전극(265) 사이에 자연적으로 기생 커패시터의 용량을 낮추었기 때문이다. However, in the second embodiment of the present invention, even when the pixel electrode 265 is formed with the spaced distance D1 between the data lines 245a and 245b and the pixel electrode 265 within 3 μm, the characteristics of the array substrate Manufacturing is possible within tolerances. As described in the first embodiment, the first data line 245a is formed on the gate insulating film 228 on which the gate line 230 is formed, so that the first data line 245a and the pixel electrode 265 are formed. This is because the capacitance of the parasitic capacitor is naturally reduced between the data lines 245a and 245b and the pixel electrode 265 by forming an insulating layer thicker than the conventional interlayer insulating film 243.
따라서, 데이터 배선과 화소전극이 중첩하지 않는 일반적인 어레이 기판의 있어, 데이터 배선(245a, 245b)과 화소전극(265) 사이 이격된 간격(D1)을 0.5㎛ 내지 3㎛로 하여 어레이 기판을 제작함으로써 특성 저하없이 개구율을 향상시킬 수 있다.Therefore, in the case of a general array substrate in which the data lines and the pixel electrodes do not overlap, the array substrate is manufactured with a spaced distance D1 between the data lines 245a and 245b and the pixel electrode 265 to be 0.5 µm to 3 µm. The aperture ratio can be improved without deterioration of the characteristics.
상기 전술한 본 발명의 제 2 실시예에 의한 폴리실리콘을 이용한 어레이 기판의 제조 방법은 제 1 데이터 배선과 화소전극을 중첩시키지 않도록 형성하는 것 이외에는 제 1 실시예와 동일함으로 그 설명을 생략한다. The method of manufacturing the array substrate using the polysilicon according to the second embodiment of the present invention described above is the same as that of the first embodiment except that the first data line and the pixel electrode are not overlapped.
이와 같이, 본 발명의 실시예에 따른 폴리실리콘을 이용한 액정표시장치용 어레이 기판은 게이트 배선이 형성되는 게이트 절연막 상부에 제 1 데이터 배선을 형성하고, 상기 게이터 배선 및 제 1 데이터 배선 상부에 위치하는 층간절연막에 콘택홀을 형성하고 상기 게이터 배선을 사이에 두고 이격되어 형성된 제 1 데이터 배선을 제 2 데이터 배선으로 연결하여 데이터 배선을 구성함으로써 상기 제 1 데이터 배선과 상부의 화소전극 사이에 층간절연막과 보호층이 형성되는 구조로 제조함으로써 상기 보호층을 무기절연물질로 형성하면서도 어레이 기판의 특성 저하를 최소로 하여 화소전극을 데이터 배선과 중첩시킨 고개구율 구조의 어레이 기판을 제공할 수 있다.As described above, in an array substrate for a liquid crystal display device using polysilicon according to an exemplary embodiment of the present invention, a first data line is formed on a gate insulating film on which a gate line is formed, and is positioned on the gate line and the first data line. Forming a contact hole in the interlayer insulating film and connecting the first data wires spaced apart from each other with the gator wires to the second data wire to form a data wire, thereby forming an interlayer insulating film between the first data wire and the upper pixel electrode; By fabricating a structure in which a protective layer is formed, an array substrate having a high aperture ratio structure in which the protective layer is formed of an inorganic insulating material and the pixel electrode is overlapped with the data line with minimal degradation of characteristics of the array substrate can be provided.
또한, 데이터 배선과 화소전극을 중첩시키지 않을 경우 이격 간격을 3㎛ 이내로 하여 구성함으로써 개구율을 향상시키는 효과를 갖는다.In addition, when the data line and the pixel electrode are not overlapped, the separation interval is set to be within 3 µm, thereby improving the aperture ratio.
또한, 고가의 유기절연물질의 사용을 배제하고 저가의 무기절연물질을 이용함으로써 제조 비용 절감의 효과를 가지며, 더욱이 유기절연물질을 이용하여 보호층 형성 시 도포, 큐어링 및 표면 처리등의 비교적 긴 공정 시간을 필요로 하는데 무기절연물질을 이용하여 단순히 증착하여 보호층을 형성함으로써 그 제조 시간을 단축하여 더욱 제조비용 절감의 효과를 갖는다. In addition, the use of low-cost inorganic insulating materials without the use of expensive organic insulating materials can be used to reduce manufacturing costs. Moreover, relatively long lengths of coating, curing and surface treatment when forming protective layers using organic insulating materials can be achieved. The process time is required, but by simply depositing using an inorganic insulating material to form a protective layer, the manufacturing time can be shortened, further reducing the manufacturing cost.
도 1은 일반적인 폴리실리콘을 이용한 구동회로부 일체형 액정표시장치용 어레이 기판의 개략도. 1 is a schematic view of an array substrate for a liquid crystal display device integrated with a driving circuit unit using general polysilicon;
도 2는 폴리실리콘을 이용한 액정표시장치용 어레이 기판 내부의 액티브 영역의 하나의 화소부에 대한 평면도.2 is a plan view of one pixel portion of an active region inside an array substrate for a liquid crystal display device using polysilicon;
도 3은 상기 도 2의 Ⅰ-Ⅰ를 따라 절단한 단면도이다.3 is a cross-sectional view taken along the line II of FIG. 2.
도 4는 본 발명의 제 1 실시예에 의한 폴리실리콘을 이용한 액정표시장치용 어레이 기판의 하나의 화소영역을 도시한 평면도.4 is a plan view showing one pixel area of an array substrate for a liquid crystal display device using polysilicon according to a first embodiment of the present invention.
도 5는 상기 도 4의 Ⅱ-Ⅱ를 따라 절단한 단면도이다.5 is a cross-sectional view taken along the line II-II of FIG. 4.
도 6a 내지 도 6h는 본 발명의 제 1 실시예에 의한 액정표시장치용 어레이 기판의 제조 방법에 따른 제조 공정 단면도.6A to 6H are cross-sectional views of a manufacturing process of a method of manufacturing an array substrate for a liquid crystal display device according to a first embodiment of the present invention.
도 7a 내지 도 7e는 본 발명의 제 1 실시예에 의한 액정표시장치용 어레이 기판의 제조 방법에 따른 하나의 화소부에 대한 제조 공정 평면도.7A to 7E are plan views of one pixel unit according to the method of manufacturing the array substrate for a liquid crystal display device according to the first embodiment of the present invention.
도 8은 본 발명의 제 2 실시예에 의한 폴리실리콘을 이용한 액정표시장치용 어레이 기판의 하나의 화소영역을 도시한 평면도. 8 is a plan view showing one pixel area of an array substrate for a liquid crystal display device using polysilicon according to a second embodiment of the present invention.
도 9는 상기 도 8의 Ⅲ-Ⅲ를 따라 절단한 단면도이다. FIG. 9 is a cross-sectional view taken along line III-III of FIG. 8.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
115 : 기판 118 : 버퍼층115: substrate 118: buffer layer
123 : 반도체층 123a : 액티브층 123: semiconductor layer 123a: active layer
123b : LDD층 123c : n형 오믹콘택층 123b: LDD layer 123c: n-type ohmic contact layer
128 : 게이트 절연막 135 : 게이트 전극 128 gate insulating film 135 gate electrode
143 : 층간절연막 145a : 제 1 데이터 배선143: interlayer insulating film 145a: first data wiring
145b : 제 2 데이터 배선 146a, 146b : 반도체층 콘택홀145b: second data wires 146a, 146b: semiconductor layer contact hole
148 : 소스 전극 149a : 데이터 배선 콘택홀148 source electrode 149a data wiring contact hole
153 : 드레인 전극 160 : 보호층153: drain electrode 160: protective layer
163 : 드레인 콘택홀 165 : 화소전극 163: drain contact hole 165: pixel electrode
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