KR20050070438A - Array substrate for liquid crystal display device and method of fabricating the same - Google Patents

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Abstract

본 발명은 폴리실리콘을 이용한 액정표시장치용 어레이 기판 및 그 제조방법에 관한 것이다. The present invention relates to an array substrate for a liquid crystal display device using polysilicon and a method of manufacturing the same.

종래의 폴리 실리콘을 이용한 어레이 기판은 화소전극에 전압을 유지하기 위해 형성하는 스토리지 커패시터에 있어서, 통상적으로 산화실리콘(SiO2)을 사용하게 되는데 산화실리콘은 다른 물기절연물질에 비해 유전율이 낮게 때문에 축전용량을 충분히 확보하기 위해서는 전극의 면적을 크게 형성해야만 했다. 따라서 개구율 및 휘도 등이 떨어지는 문제가 있다. 또한 그 구조상 9개 마스크 공정을 이용하여 제작하여야 한다.Conventional array substrates using polysilicon use a silicon oxide (SiO 2 ) in a storage capacitor formed to maintain a voltage on a pixel electrode. Since silicon oxide has a lower dielectric constant than other moisture insulating materials, In order to ensure sufficient capacity, the electrode area had to be large. Therefore, there is a problem that the aperture ratio, luminance, and the like fall. In addition, due to its structure, it should be manufactured using 9 mask processes.

그러나, 본 발명에 의한 폴리실리콘을 이용한 액정표시장치용 어레이 기판은 적층구조를 달리하여 스토리지 커패시터의 유전체층을 게이트 절연막이 아닌 제 1 층간절연막으로 형성함으로써, 상기 유전체층을 고유전율을 갖는 물질로 형성하여 동일한 축전용량을 가지면서 작은 면적을 갖는 스토리지 커패시터가 구비된 고개율의 어레이 기판 및 그 제조 방법을 제공한다. However, in the array substrate for a liquid crystal display device using polysilicon according to the present invention, the dielectric layer of the storage capacitor is formed of the first interlayer insulating film instead of the gate insulating film by varying the lamination structure, thereby forming the dielectric layer using a material having a high dielectric constant. Provided is a high-magnification array substrate having a storage capacitor having the same capacitance and having a small area, and a method of manufacturing the same.

Description

액정표시장치용 어레이 기판 및 그 제조 방법{Array substrate for Liquid Crystal Display Device and method of fabricating the same} Array substrate for liquid crystal display device and method for manufacturing same {Array substrate for Liquid Crystal Display Device and method of fabricating the same}

본 발명은 액정표시장치에 관한 것으로, 특히 구동회로부 일체형 액정표시장치용 어레이 기판과 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to an array substrate for a liquid crystal display device with a driving circuit unit and a manufacturing method thereof.

최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다. Recently, liquid crystal displays have been spotlighted as next generation advanced display devices having low power consumption, good portability, technology-intensive, and high added value.

상기 액정표시장치는 박막 트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter) 기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상효과를 얻는 비발광 소자에 의한 화상표시장치를 뜻한다. The liquid crystal display device injects a liquid crystal between an array substrate including a thin film transistor (TFT) and a color filter substrate to obtain an image effect by using a difference in refractive index of light according to the anisotropy of the liquid crystal. Means an image display device by a non-light emitting element.

현재에는 상기 박막 트랜지스터와 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD ; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있으며 이때, 상기 박막 트랜지스터 소자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다. Currently, an active matrix liquid crystal display (AM-LCD) in which the thin film transistor and the pixel electrode are arranged in a matrix manner has been attracting the most attention because of its excellent resolution and video performance. Hydrogenated amorphous silicon (a-Si: H) is mainly used because low-temperature processing is possible, so that an inexpensive insulating substrate can be used.

그러나, 수소화된 비정질 실리콘(a-Si:H)은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제가 되며, 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)이 좋지않아 구동회로로 사용하기 어렵다. However, since hydrogenated amorphous silicon (a-Si: H) has disordered atomic arrangements, weak Si-Si bonds and dangling bonds exist, and thus, they are in a semi-stable state when irradiated with light or applied with an electric field. It is difficult to be used as a driving circuit because the stability is a problem when it is used as a thin film transistor element and its electrical characteristics (low field effect mobility: 0.1 to 1.0 cm 2 / V · s) are not good.

따라서, 일반적으로는 별도로 제작된 구동소자를 액정패널에 연결하여 사용하고 있으며, 대표적인 예로 구동소자를 TCP(Tape Carrier Package)로 제작하여 액정패널에 부착하여 사용한다. 따라서 상기 TCP는 다수의 회로부가 PCB(Printed Circuit Board) 기판과 액정패널 사이에 부착되어, 상기 PCB 기판으로부터 입력되는 신호를 받아 상기 액정패널에 전달하게 된다. 그런데 이러한 구성은 구동 IC의 실장비용이 원가의 많은 부분을 차지하고 있으며, 액정패널의 해상도가 높아지면서 박막 트랜지스터 기판의 게이트 배선 및 데이터 배선을 상기 TCP와 연결하는 기판 외부의 패드 피치(Pitch)가 짧아져 TCP 본딩 자체가 어려워지고 있다. Therefore, in general, a driving device manufactured separately is connected to the liquid crystal panel, and as a representative example, the driving device is manufactured in TCP (Tape Carrier Package) and attached to the liquid crystal panel. Accordingly, in the TCP, a plurality of circuit parts are attached between a PCB (Printed Circuit Board) substrate and a liquid crystal panel to receive a signal input from the PCB substrate and transfer the signal to the liquid crystal panel. However, such a configuration occupies a large part of the cost of the actual equipment of the driver IC, and as the resolution of the liquid crystal panel increases, the pad pitch outside the substrate connecting the gate wiring and the data wiring of the thin film transistor substrate with the TCP is short. TCP bonding itself is becoming difficult.

반면, 폴리 실리콘(poly-Si)은 비정질 실리콘(a-Si)에 비하여 전계효과 이동도 등의 전기적 특성이 우수하기 기판 위에 구동회로를 형성하여도 문제되지 않는다. 따라서 상기 폴리 실리콘을 이용하여 기판에 직접 구동회로를 형성함으로써 구동 IC 비용을 줄일 수 있고 실장도 간단해진다. On the other hand, poly-Si is superior to amorphous silicon (a-Si), so it is not a problem even if a driving circuit is formed on a substrate because electrical properties such as field effect mobility are excellent. Accordingly, by forming the driving circuit directly on the substrate using the polysilicon, the driving IC cost can be reduced and the mounting is simplified.

도 1은 일반적인 구동회로부 일체형 액정표시장치용 어레이 기판의 개략도이다. 1 is a schematic view of an array substrate for a liquid crystal display device integrated with a general driving circuit unit.

도시한 바와 같이, 절연 기판(1) 상에 구동회로부(5)와 화소부(3)가 같이 형성되어 있다. 상기 화소부(3)는 기판(1)의 중앙부에 위치하고, 이 화소부(3)의 일측과 이에 평행하지 않은 타측에 각각 게이트 및 데이터 구동회로부(5a, 5b)가 위치하고 있다. 상기 화소부(3)에는 상기 게이트 구동회로부(5a)와 연결된 다수 개의 게이트 배선(7)과 상기 데이터 구동회로부(5b)와 연결된 다수 개의 데이터 배선(9)이 교차하여 구성되며, 두 배선이 교차하여 정의되는 화소영역(P)에는 화소전극(10)이 형성되어 있고, 상기 두 배선의 교차지점에는 화소전극(10)과 연결된 박막 트랜지스터(T)가 위치한다. As shown, the driving circuit portion 5 and the pixel portion 3 are formed on the insulating substrate 1 together. The pixel portion 3 is positioned at the center of the substrate 1, and the gate and data driving circuit portions 5a and 5b are positioned at one side of the pixel portion 3 and the other side not parallel thereto. In the pixel portion 3, a plurality of gate lines 7 connected to the gate driving circuit part 5a and a plurality of data lines 9 connected to the data driving circuit part 5b cross each other, and the two wires cross each other. The pixel electrode 10 is formed in the pixel region P defined by the pixel region, and the thin film transistor T connected to the pixel electrode 10 is positioned at the intersection of the two wires.

또한, 상기 게이트 및 데이터 구동회로부는 외부신호 입력단(12)과 연결되어 있다. In addition, the gate and data driving circuit unit are connected to an external signal input terminal 12.

상기 게이트 및 데이터 구동회로부(5a, 5b)는 상기 외부신호 입력단(12)을 통하여 입력된 외부신호를 내부에서 조절하여 각각 게이트 및 데이터 배선(7, 9)을 통해 화소부(3)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다. The gate and data driver circuits 5a and 5b internally adjust an external signal input through the external signal input terminal 12 to control the display to the pixel unit 3 through the gate and data lines 7 and 9, respectively. Apparatus for supplying signals and data signals.

따라서, 상기 게이트 및 데이터 구동회로부(5a, 5b)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조 박막 트랜지스터(미도시)가 상기 구동회로부 내부에 형성되어 있다. Accordingly, the gate and data driver circuits 5a and 5b are formed with a complementary metal-oxide semiconductor (CMOS) structure thin film transistor (not shown), which is an inverter, to properly output an input signal. It is.

도 2는 폴리실리콘을 이용한 액정표시장치용 어레이 기판 내부의 액티브 영역의 하나의 화소부에 대한 평면도이며, 도 3은 상기 도2의 A-A를 따라 절단한 단면도이다.FIG. 2 is a plan view of one pixel portion of an active region inside an array substrate for a liquid crystal display using polysilicon, and FIG. 3 is a cross-sectional view taken along the line A-A of FIG.

도 2에 도시한 바와 같이, 어레이 기판(10)의 액티브 영역에는 세로방향으로 데이터 배선(45)이 형성되어 있으며, 가로 방향으로 게이트 배선(30)이 형성되어 있으며, 상기 두 배선(30, 45)이 교차하는 부분에 스위칭 소자인 박막 트랜지스터(Tr)가 형성되어 있다. 또한, 상기 데이터 배선(45)과 게이트 배선(30)이 교차하여 하나의 화소영역(P)을 정의하며, 상기 하나의 화소영역(P) 내에는 스위칭 소자인 박막 트랜지스터(Tr)와 백라이트(미도시)로부터의 입사되는 빛을 통과시켜 화상을 표시하는 영역인 개구부(OA)와 상기 게이트 배선(30)에서 일정간격 이격하여 상기 화소영역(P)의 중간부분에 형성되는 스토리지 커패시터 형성을 위한 스토리지 전극(40)이 형성되어 있다. As shown in FIG. 2, data lines 45 are formed in the vertical direction in the active region of the array substrate 10, and gate lines 30 are formed in the horizontal direction, and the two lines 30 and 45 are formed. The thin film transistor Tr which is a switching element is formed in the part which () cross | intersects. In addition, the data line 45 and the gate line 30 cross each other to define one pixel area P. In the one pixel area P, a thin film transistor Tr and a backlight (not shown) are switched. Storage for forming a storage capacitor formed in the middle portion of the pixel area (P) spaced apart from the opening (OA) which is an area for displaying an image by passing the incident light from the gate wiring 30 and the gate wiring (30) The electrode 40 is formed.

다음, 도 3을 참조하여 도 2의 A-A를 따라 절단한 단면 구조에 대해 간단히 설명한다.Next, the cross-sectional structure cut along A-A of FIG. 2 will be briefly described with reference to FIG. 3.

도시한 바와 같이, 기판(15)상에 버퍼층(18)이 형성되어 있으며, 그 위로 폴리실리콘으로 형성된 반도체층(23a, 23b, 23c)이 형성되어 있다. 상기 반도체층(23a, 23b, 23c)은 크게 스위칭 소자가 형성되는 부분(TrA)과 스토리지 전극이 형성되는 부분(StgA)에만 형성되어 있는 것이 특징이다. 도면에서는 상기 제 1 반도체층(23a)과 제 2 반도체층(23b)이 끊어진 것처럼 보이나 도 2의 평면도에 도시한 바와 같이 연결되어 있음을 알 수 있다. As shown, the buffer layer 18 is formed on the board | substrate 15, and the semiconductor layers 23a, 23b, and 23c formed from polysilicon are formed on it. The semiconductor layers 23a, 23b, and 23c are largely formed only in the portion TrA in which the switching element is formed and in the portion StgA in which the storage electrode is formed. In the drawing, the first semiconductor layer 23a and the second semiconductor layer 23b may appear to be broken, but as shown in the plan view of FIG.

다음, 상기 반도체층(23a, 23b, 23c) 위로 게이트 절연막(28)이 기판(15) 전면에 형성되어 있으며, 상기 게이트 절연막(28) 위로 제 1 반도체층(23a)과 오버랩되며 게이트 전극(35)이 형성되어 있으며, 동일층에 제 2 스토리지 전극(40)이 형성되어 있다. 상기 제 2 스토리지 전극(40)은 그 하부의 제 3 반도체층(23c)이 n+도핑되어 도전체화됨으로써 제 1 스토리지 전극(23c)을 형성하며, 상기 제 1 및 제 2 스토리지 전극(23c, 40) 사이에 위치한 게이트 절연막(28)이 유전체를 형성하며 스토리지 커패시터를 형성한다.Next, a gate insulating film 28 is formed on the entire surface of the substrate 15 over the semiconductor layers 23a, 23b, and 23c, and overlaps the first semiconductor layer 23a on the gate insulating film 28 to form a gate electrode 35. ) Is formed, and the second storage electrode 40 is formed on the same layer. The second storage electrode 40 forms a first storage electrode 23c by n + doping the lower third semiconductor layer 23c to form a conductor, and the first and second storage electrodes 23c and 40. A gate insulating film 28 interposed therebetween forms a dielectric and forms a storage capacitor.

다음, 상기 게이트 전극(35)및 제 2 스토리지 전극(40)이 형성된 게이트 절연막(28)위로 층간절연막(43)이 기판(15) 전면에 형성되어 있다. 또한, 상기 층간 절연막(43) 위로 반도체층(23a, 23b)과 접촉하는 소스 및 드레인 전극(48, 53)이 형성되어 있다. 이때, 상기 드레인 전극(53)은 길게 연장되어 그 일부가 제 2 스토리지 전극(40)과 오버랩되고 있는 것이 특징이다. 상기 소스 및 드레인 전극(48, 53) 및 노출된 층간절연막(43) 위로 보호층(60)이 형성되어 있으며, 상기 보호층(50) 위로 상기 드레인 전극(53)과 접촉하며 화소전극(65)이 형성되어 있다. Next, an interlayer insulating layer 43 is formed on the entire surface of the substrate 15 over the gate insulating layer 28 on which the gate electrode 35 and the second storage electrode 40 are formed. In addition, source and drain electrodes 48 and 53 contacting the semiconductor layers 23a and 23b are formed on the interlayer insulating layer 43. In this case, the drain electrode 53 is elongated and a part of the drain electrode 53 overlaps with the second storage electrode 40. The passivation layer 60 is formed on the source and drain electrodes 48 and 53 and the exposed interlayer insulating layer 43, and the pixel electrode 65 is in contact with the drain electrode 53 on the passivation layer 50. Is formed.

전술한 어레이 기판(10)의 하나의 화소영역(P)에 있어, 실제로 화상을 표시하는 개구부(OA)는 50%를 조금 상회하는 정도임을 알 수 있다. 스위칭 소자가 형성되는 영역(SwA)과 스토리지 커패시터를 형성하는 영역(StgA)은 하부로부터 입사되는 빛이 가리게 되므로 통과하지 못하게 된다. 더욱이 데이터 배선(45) 및 게이트 배선(30)과 스위칭 소자 형성부분(SwA)은 상기 어레이 기판(10)과 대향되어 하나의 액정패널을 이루는 컬러필터 기판(미도시)의 블랙매트릭스(미도시)에 의해 더욱 가려지게 된다. In one pixel area P of the array substrate 10 described above, it can be seen that the opening OA which actually displays an image is a little more than 50%. The area SwA in which the switching element is formed and the area StgA in which the storage capacitor is formed are blocked because light incident from the bottom is obstructed. Furthermore, the data matrix 45, the gate wiring 30, and the switching element forming portion SwA are opposed to the array substrate 10 to form a black matrix of a color filter substrate (not shown) that forms a liquid crystal panel. Further obscured by.

또한, 도 2에 도시한 바와 같이, 상기 화소영역(P)에는 상기 스위칭 소자(Tr) 이외에 액정 전압을 일정하게 유지시키기 위한 스토리지 커패시터 형성을 위해 스토리지 전극(40)이 화소영역(P) 중간에 일정영역을 가지며 형성되어 있음을 알 수 있다. 한번의 신호에 의해 액정에 인가된 전압을 다음 신호가 인가되기 전까지 일정한 전압상태를 유지시키기 위서는 화소전극(65)에 계속 일정한 전압을 공급해야 하는데 이러한 역할을 스토리지 커패시터(미도시)가 하게 된다. 따라서, 화소영역(P)의 화소전극(65)에 일정 시간동안 일정전압을 유지시키기 위해서는 이에 상응하는 축전용량을 가진 스토지리 커패시터(미도시)를 형성해야 하고, 이를 반영하여 어레이 기판(10) 내의 다수개의 화소영역(P)을 포함하는 액티브 영역을 설계를 하고 있다. 따라서, 도시한 바와 같이 화소영역(P)에 비교적 넓은 부분이 스토리지 커패시터 형성을 위한 스토리지 전극(40)이 차지하고 있으며, 이로 인해 개구부(OA)의 면적이 상대적으로 작아졌음을 알 수 있다. In addition, as shown in FIG. 2, in the pixel region P, a storage electrode 40 is formed in the middle of the pixel region P to form a storage capacitor for maintaining a constant liquid crystal voltage in addition to the switching element Tr. It can be seen that it has a certain area and is formed. To maintain a constant voltage state until the next signal is applied to the voltage applied to the liquid crystal by one signal, a constant voltage must be supplied to the pixel electrode 65. This role is played by a storage capacitor (not shown). . Therefore, in order to maintain a constant voltage for a predetermined time in the pixel electrode 65 of the pixel region P, a storage capacitor (not shown) having a corresponding capacitance must be formed, and the array substrate 10 is reflected to this. An active region including a plurality of pixel regions P in the interior is designed. Therefore, as shown in the drawing, a relatively wide portion of the pixel region P occupies the storage electrode 40 for forming the storage capacitor, and thus, the area of the opening OA is relatively small.

도 3에서 어레이 기판(10)의 적층 구조, 특히 스토리지 커패시터를 이루는 부분(StgA)을 살펴보면, 폴리실리콘으로 형성되어 n+도핑된 제 3 반도체층(23c)을 제 1 스토리지 전극(23c)으로 하고, 게이트 전극(35) 형성 시, 같이 형성된 금속패턴을 제 2 스토리지 전극(40)으로 하고, 상기 두 전극(23c, 40) 사이에 형성된 게이트 절연막(28)을 유전체로 하여 스토리지 커패시터(StgC)를 형성하고 있다. 통상적으로 상기 게이트 절연막(28)은 산화실리콘(SiO2)을 증착하여 형성하는데, 상기 산화실리콘(SiO2)은 유전율이 통상적으로 3.9 내지 4.2 정도가 되며 따라서, 상기 유전율을 갖는 유전체, 즉 산화실리콘(SiO2)이 유전체인 스토리지 커패시터(StgC)를 이용해서 화소전극(65)에 일정시간동안 적정 전압을 공급하기 위해서는 도 2 에 도시한 바와 같이, 상당히 넓은 면적을 갖는 스토리지 전극(40)을 형성할 수밖에 없으며, 이로 인해 개구율이 좋지 않은 액정표시장치를 형성하게 된다.Referring to FIG. 3, the stacked structure of the array substrate 10, in particular, the portion StgA constituting the storage capacitor, is referred to as the first storage electrode 23c as the third semiconductor layer 23c formed of polysilicon and n + doped. When the gate electrode 35 is formed, the storage capacitor StgC is formed using the metal pattern formed as the second storage electrode 40 and the gate insulating layer 28 formed between the two electrodes 23c and 40 as the dielectric. Doing. Typically the gate insulating film 28 is to form by depositing a silicon oxide (SiO 2), the silicon oxide (SiO 2) is a dielectric constant of about typically 3.9 to 4.2, therefore, the dielectric having the dielectric constant, that is, silicon oxide In order to supply an appropriate voltage to the pixel electrode 65 for a predetermined time using the storage capacitor StgC whose dielectric material (SiO 2 ) is shown in FIG. 2, a storage electrode 40 having a fairly large area is formed. Inevitably, a liquid crystal display device having a good aperture ratio is formed.

또한, 전술한 구조의 폴리실리콘을 이용한 구동회로 일체형 어레이 기판의 제조에는 총 9개의 마스크 공정이 필요하다. In addition, a total of nine mask processes are required to manufacture the drive circuit-integrated array substrate using polysilicon having the above-described structure.

전술한 종래의 어레이 기판의 제조 공정에 대해 간단히 도면없이 설명한다. The manufacturing process of the above-mentioned conventional array substrate is briefly explained without drawing.

우선, 기판 전면에 버퍼층을 형성하고, 상기 버퍼층 위에 비정질 실리콘을 증착한후 결정화 공정을 진행하여 폴리실리콘층을 형성한다. 이후 제 1 마스크 공정을 진행하여 상기 반도체층을 패터닝한다.First, a buffer layer is formed on the entire surface of the substrate, amorphous silicon is deposited on the buffer layer, and a crystallization process is performed to form a polysilicon layer. Thereafter, a first mask process is performed to pattern the semiconductor layer.

다음, 상기 폴리실리콘의 반도체층을 제 2 내지 제 4 마스크 공정을 진행하여 스토리지 도핑 및 p+, n+, n- 도핑을 차례로 실시한다. Next, the semiconductor layer of polysilicon is subjected to second to fourth mask processes to sequentially perform storage doping and p +, n + and n− doping.

스토리지 도핑은 제 1 스토리지 전극을 형성하는 폴리실리콘의 반도체층 전 영역에 n+도핑을 실시하여 상기 반도체층을 도전체로 형성하기 위함이다. 따라서, 상기 스토리지 전극을 제외한 반도체층을 블록킹하기 위해 제 2 마스크 공정을 진행하여 블록킹 마스크를 형성하게 된다. Storage doping is to form the semiconductor layer as a conductor by performing n + doping to the entire region of the semiconductor layer of the polysilicon forming the first storage electrode. Therefore, a second mask process is performed to block the semiconductor layer except for the storage electrode, thereby forming a blocking mask.

p+도핑은 구동회로부의 p형 박막 트랜지스터를 위한 p형 반도체층을 형성하기 위함이고, n+도핑은 구동회로부의 n형 박막 트랜지스터 및 화소영역의 스위칭 소자인 박막 트랜지스터를 위한 n형 반도체층을 형성하기 위함이다. 따라서 상기 n형 및 p형 반도체층을 형성하기 위해 각각 제 3 및 제 4 마스크 공정을 실시하여 도핑 마스크를 형성하고 도핑을 진행하게 된다. n-도핑은 n형 박막 트랜지스터를 이루는 n형 반도체층에 있어서 핫캐리어(hot carrier)에 의한 열화현상을 방지하고자 상기 n형 반도체층의 n도핑 영역과 도핑되지 않은 영역 중간에 LDD층을 형성시키기 위해 형성하는 것으로써 n+도핑을 위한 마스크를 드라이 에칭을 이용하여 에칭 후 도핑을 실시하면 되므로 추가적인 마스크 공정이 필요없다. p + doping is to form a p-type semiconductor layer for the p-type thin film transistor of the driving circuit portion, n + doping is to form an n-type semiconductor layer for the thin film transistor which is a switching element of the pixel region and the n-type thin film transistor of the driving circuit portion For sake. Therefore, in order to form the n-type and p-type semiconductor layers, a doping mask is formed by performing third and fourth mask processes, respectively. In the n-doped n-type semiconductor layer constituting the n-type thin film transistor, an LDD layer is formed between the n-doped region and the undoped region of the n-type semiconductor layer to prevent deterioration due to hot carriers. For this purpose, the mask for n + doping may be doped after etching using dry etching, so no additional mask process is required.

다음, 상기 도핑된 반도체층 위로 기판 전면에 산화실리콘(SiO2)을 증착하여 게이트 절연막을 형성한다. 이후, 상기 게이트 절연막 위로 금속물질을 증착하고 제 5 마스크 공정을 실시하여 게이트 전극을 포함한 게이트 배선 및 제 2 스토리지 전극(배선)을 형성한다.Next, silicon oxide (SiO 2 ) is deposited on the entire surface of the doped semiconductor layer to form a gate insulating layer. Subsequently, a metal material is deposited on the gate insulating layer, and a fifth mask process is performed to form a gate wiring including a gate electrode and a second storage electrode (wiring).

다음, 상기 게이트 전극 및 스토리지 전극 위로 전면에 층간절연막을 형성하고 제 6 마스크 공정을 실시하여 반도체층의 일부를 노출시키는 반도체층 콘택홀을 형성한다.Next, an interlayer insulating film is formed on the entire surface of the gate electrode and the storage electrode and a sixth mask process is performed to form a semiconductor layer contact hole exposing a part of the semiconductor layer.

다음, 상기 반도체층 콘택홀이 형성된 층간절연막 위로 금속물질을 증착하고 제 7 마스크 공정을 진행하여 반도체층과 접촉하는 소스 및 드레인 전극과 데이터 배선을 형성한다. Next, a metal material is deposited on the interlayer insulating layer on which the semiconductor layer contact hole is formed, and a seventh mask process is performed to form source and drain electrodes and data lines in contact with the semiconductor layer.

다음, 상기 소스 및 드레인 전극과 데이터 배선 위로 전면에 보호층을 형성하고 제 8 마스트 공정을 진행하여 드레인 전극을 노출시키는 드레인 콘택홀을 형성한다.Next, a protective layer is formed on the entire surface of the source and drain electrodes and the data line, and an eighth mast process is performed to form a drain contact hole exposing the drain electrode.

다음, 상기 보호층 위로 투명도전성물질을 증착하고 제 9 마스크 공정을 진행하여 드레인 전극과 접촉하는 화소전극을 형성한다.Next, a transparent conductive material is deposited on the passivation layer, and a ninth mask process is performed to form a pixel electrode in contact with the drain electrode.

전술한 폴리실리콘을 이용한 어레이 기판의 제조방법에 있어, 9번의 마스크 공정을 진행하게 되는데, 하나의 마스크 공정은 포토레지스트 도포, 노광, 현상 및 식각 공정이 반복되므로 그 공정이 복잡하고, 이에 따른 재료비등의 비용문제와 오랜 제조 시간을 요구하므로 많은 마스크 공정을 진행하면 비용상승 및 생산성이 저하된다.  In the method of manufacturing the array substrate using the polysilicon described above, nine mask processes are performed, and one mask process is complicated because the photoresist coating, exposure, development, and etching processes are repeated. Because of the cost problem and long manufacturing time, the cost increase and productivity decrease when many mask processes are performed.

따라서, 본 발명의 목적은 폴리실리콘을 이용한 액정표시장치용 어레이 기판에 있어서, 적층구조를 변경하여 화소영역 내의 스토리지 커패시터 면적을 줄임으로써, 화소영역의 개구율을 높여 고휘도를 구현하는 액정표시장치용 어레이 기판을 제공하는 것이다. Accordingly, an object of the present invention is to provide an array substrate for a liquid crystal display device using polysilicon, wherein the array capacitor is changed to reduce the storage capacitor area in the pixel region, thereby increasing the aperture ratio of the pixel region to achieve high brightness. It is to provide a substrate.

또한, 적층 구조 변경에 의해 폴리실리콘을 이용한 어레이 기판의 제조에 사용되는 마스크 수를 감소시킴으로써 재료비 절감 및 생산성을 향상시키는 것을 또 다른 목적으로 한다. In addition, another object is to reduce material costs and improve productivity by reducing the number of masks used for manufacturing an array substrate using polysilicon by changing the laminated structure.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치용 어레이 기판은 기판과; 상기 기판 상에 형성된 반도체층과; 상기 반도체층 위로 기판 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 위로 형성된 게이트 전극 및 제 1 스토리지 전극과; 상기 게이트 전극 및 제 1 스토리지 전극 위에 형성된 고유전율을 갖는 무기절연물질로 이루어진 제 1 층간절연막과; 상기 제 1 층간절연막 위로 상기 제 1 스토리지 전극과 오버랩되며 개구부 전면에 형성되며, 상기 제 1 스토리지 전극과 제 1 층간절연막과 더불어 스토리지 커패시터를 구성하는 제 2 스토리지 전극의 역할을 하는 화소전극과; 상기 제 1 스토리지 전극과 게이트 전극 및 개구부 일부와 오버랩되며 형성되는 제 2 층간절연막과; 상기 제 2 층간절연막 위로 상기 반도체층과 접촉하며 형성되는 소스 전극과; 상기 반도체층 및 화소전극과 접촉하며, 상기 소스 전극에서 일정간격 이격하여 형성되는 드레인 전극을 포함한다.In order to achieve the above object, an array substrate for a liquid crystal display device according to an embodiment of the present invention includes a substrate; A semiconductor layer formed on the substrate; A gate insulating film formed over an entire surface of the substrate over the semiconductor layer; A gate electrode and a first storage electrode formed over the gate insulating film; A first interlayer insulating film made of an inorganic insulating material having a high dielectric constant formed on the gate electrode and the first storage electrode; A pixel electrode overlapping the first storage electrode on the first interlayer insulating layer and formed on an entire surface of the opening, and serving as a second storage electrode constituting a storage capacitor together with the first storage electrode and the first interlayer insulating layer; A second interlayer insulating layer formed to overlap the first storage electrode, the gate electrode, and a portion of the opening; A source electrode formed on the second interlayer insulating layer and in contact with the semiconductor layer; And a drain electrode contacting the semiconductor layer and the pixel electrode and spaced apart from the source electrode by a predetermined distance.

이때, 상기 제 1 층간절연막은 고유전율을 갖는 무기절연물질인 질화실리콘(SiNx), 산화알루미늄(Al2O3), 산화탄탈륨(TaOx) 중에서 선택되는 하나로 이루어지는 것이 특징이다.In this case, the first interlayer insulating film is made of one selected from silicon nitride (SiNx), aluminum oxide (Al 2 O 3 ), and tantalum oxide (TaOx), which are inorganic insulating materials having a high dielectric constant.

또한, 상기 반도체층은 도핑된 오믹콘택층과 순수한 폴리실리콘으로 이루어진 액티브층을 포함한다. In addition, the semiconductor layer includes an active layer made of a doped ohmic contact layer and pure polysilicon.

또한, 상기 기판과 게이트 절연막 사이에는 버퍼층이 더욱 형성되는 것이 바람직하며, 상기 제 2 층간절연막과 소스 및 드레인 전극 사이에 보호층이 더욱 형성되는 것이 바람직하다. In addition, it is preferable that a buffer layer is further formed between the substrate and the gate insulating film, and a protective layer is further formed between the second interlayer insulating film and the source and drain electrodes.

본 발명에 의한 액정표시장치용 어레이 기판의 제조 방법은 기판 상에 비정질 실리콘을 증착하고, 결정화하여 폴리실리콘층을 형성하는 단계와; 상기 폴리실리콘층을 패터닝하여 반도체층을 형성하는 단계와; 상기 반도체층 위로 게이트 절연막을 전면에 형성하는 단계와; 상기 게이트 절연막 위로 반도체층과 오버랩되는 게이트 전극을 형성하고, 동시에 상기 게이트 전극에서 일정간격 이격하여 제 1 스토리지 전극을 형성하는 단계와; 상기 게이트 전극 하부의 반도체층을 도핑하여 오믹콘택층과 액티브층을 형성하는 단계와; 상기 게이트 전극 및 제 1 스토리지 전극 위로 전면에 고유전율을 갖는 무기절연물질을 증착하여 제 1 층간절연막을 형성하는 단계와; 상기 제 1 층간절연막 위로 투명도전성물질을 증착하고 패터닝하여 상기 제 1 스토리지 전극과 오버랩되어 제 2 스토리지 전극을 형성하는 화소전극을 형성하는 단계와; 상기 화소전극 위로 상기 화소전극과 일부 오버랩되며, 상기 화소전극을 오픈시키는 개구부를 갖는 제 2 층간절연막을 형성하는 단계와; 상기 제 2 층간절연막 위로 반도체층과 접촉하는 소스 전극과 상기 소스 전극에서 일정간격 이격하여 상기 반도체층 및 화소전극과 접촉하는 드레인 전극을 형성하는 단계를 포함한다. A method of manufacturing an array substrate for a liquid crystal display device according to the present invention includes the steps of depositing and crystallizing amorphous silicon on a substrate to form a polysilicon layer; Patterning the polysilicon layer to form a semiconductor layer; Forming a gate insulating film on the entire surface of the semiconductor layer; Forming a gate electrode overlapping the semiconductor layer on the gate insulating layer, and simultaneously forming a first storage electrode spaced apart from the gate electrode by a predetermined distance; Doping the semiconductor layer under the gate electrode to form an ohmic contact layer and an active layer; Depositing an inorganic insulating material having a high dielectric constant on the entire surface of the gate electrode and the first storage electrode to form a first interlayer insulating film; Depositing and patterning a transparent conductive material over the first interlayer insulating layer to form a pixel electrode overlapping the first storage electrode to form a second storage electrode; Forming a second interlayer insulating film overlying said pixel electrode, said second interlayer insulating film having an opening for opening said pixel electrode; Forming a source electrode in contact with the semiconductor layer over the second interlayer insulating layer and a drain electrode in contact with the semiconductor layer and the pixel electrode at a predetermined distance from the source electrode.

본 발명에 따른 어레이 기판의 또 다른 제조 방법은 다수의 게이트 배선과 데이터 배선이 교차하여 정의되며, 그 내부는 스위칭 소자가 형성되는 제 1 화소영역과, 스토리지 커패시터가 형성되는 제 2 화소영역과, 개구부를 형성하는 제 3 화소영역을 갖는 다수의 화소영역과 상기 다수의 화소영역 외부의 n형 및 p형 박막 트랜지스터가 형성되는 구동회로부를 갖는 폴리실리콘을 이용한 액정표시장치에 있어서, 기판 상에 비정질 실리콘을 증착하고, 결정화하여 폴리실리콘층을 형성하는 단계와; 상기 폴리실리콘층을 패터닝하여 상기 구동회로부와, 제 1 화소 영역에 반도체층을 형성하는 단계와; 상기 반도체층 위로 게이트 절연막을 전면에 형성하는 단계와; 상기 게이트 절연막 위로 구동회로부 영역 및 제 1 화소영역에 상기 반도체층과 오버랩되는 게이트 전극을 형성하고, 동시에 제 1 화소영역에 제 1 스토리지 전극을 형성하는 단계와; 상기 게이트 전극 하부의 반도체층을 도핑하여 오믹콘택층과 액티브층을 형성하는 단계와; 상기 게이트 전극 및 제 1 스토리지 전극 위로 전면에 고유전율을 갖는 무기절연물질을 증착하여 제 1 층간절연막을 형성하는 단계와; 상기 제 1 층간절연막 위로 제 2 및 제 3 화소영역에 화소전극을 형성하는 단계와; 상기 구동회로부 및 제 1 및 제 2 화소영역에 제 2 층간절연막을 형성하는 단계와; 상기 제 2 층간절연막 위로 반도체층과 접촉하는 소스 전극과 상기 소스 전극에서 일정간격 이격하여 상기 반도체층 및 화소전극과 접촉하는 드레인 전극을 형성하는 단계를 포함한다.Another method of manufacturing an array substrate according to the present invention is defined by crossing a plurality of gate lines and data lines, the inside of which includes a first pixel region where a switching element is formed, a second pixel region where a storage capacitor is formed, A liquid crystal display using polysilicon having a plurality of pixel regions having a third pixel region forming openings and a driving circuit portion in which n-type and p-type thin film transistors outside the plurality of pixel regions are formed, wherein an amorphous phase is formed on a substrate. Depositing silicon and crystallizing to form a polysilicon layer; Patterning the polysilicon layer to form a semiconductor layer in the driving circuit unit and a first pixel region; Forming a gate insulating film on the entire surface of the semiconductor layer; Forming a gate electrode overlapping the semiconductor layer in the driving circuit portion region and the first pixel region over the gate insulating layer, and simultaneously forming a first storage electrode in the first pixel region; Doping the semiconductor layer under the gate electrode to form an ohmic contact layer and an active layer; Depositing an inorganic insulating material having a high dielectric constant on the entire surface of the gate electrode and the first storage electrode to form a first interlayer insulating film; Forming pixel electrodes on second and third pixel areas over the first interlayer insulating film; Forming a second interlayer insulating film in the driving circuit portion and the first and second pixel regions; Forming a source electrode in contact with the semiconductor layer over the second interlayer insulating layer and a drain electrode in contact with the semiconductor layer and the pixel electrode at a predetermined distance from the source electrode.

이때, 상기 반도체층을 형성하기 이전에는 기판 상에 버퍼층을 형성하는 단계를 더욱 포함하며, 상기 제 2 층간절연막 상부에는 보호층을 형성하는 단계를 더욱 포함한다. In this case, before the semiconductor layer is formed, the method may further include forming a buffer layer on the substrate, and further comprising forming a protective layer on the second interlayer insulating layer.

또한, 상기 제 1 층간절연막을 형성하는 고유전율을 갖는 무기절연물질은 질화실리콘(SiNx), 산화알루미늄(Al2O3), 산화탄탈륨(TaOx) 중에서 선택되는 것이 바람직하다.In addition, the inorganic insulating material having a high dielectric constant for forming the first interlayer insulating film is preferably selected from silicon nitride (SiNx), aluminum oxide (Al2O3), and tantalum oxide (TaOx).

또한, 상기 반도체층을 도핑하는 단계는 p+ 도핑하여 구동회로부의 p형 박막 트랜지스터를 형성하는 영역의 반도체층에 p형 오믹콘택층을 형성하는 단계와; 상기 구동회로부의 n형 박막 트랜지스터를 형성하는 영역의 반도체층 및 제 1 영역의 반도체층에 n+ 도핑하여 n형 오믹콘택층을 형성하는 단계와; 상기 n형 오믹콘택층과 상기 게이트 전극 하부의 순수한 폴리실리콘의 액티브층 사이에 n- 도핑하여 LDD층을 형성하는 단계를 포함한다. The doping of the semiconductor layer may include forming a p-type ohmic contact layer on a semiconductor layer in a region where the p-type dopant is formed to form a p-type thin film transistor of a driving circuit unit; Forming an n-type ohmic contact layer by n + doping the semiconductor layer of the region forming the n-type thin film transistor of the driving circuit unit and the semiconductor layer of the first region; And n-doping between the n-type ohmic contact layer and the active layer of pure polysilicon under the gate electrode to form an LDD layer.

이하, 본 발명의 제 1 실시예에 따른 폴리실리콘을 이용한 액정표시장치용 어레이 기판 및 그 제조 방법을 도면을 참조하여 설명한다.Hereinafter, an array substrate for a liquid crystal display device using polysilicon according to a first embodiment of the present invention and a method of manufacturing the same will be described with reference to the drawings.

도 4는 본 발명의 제 1 실시예에 의한 폴리실리콘을 이용한 액정표시장치용 어레이 기판의 액티브 영역 중 하나의 화소영역을 도시한 평면도이며, 도 5는 상기 도 4의 B-B에 따라 절단한 단면도이다. FIG. 4 is a plan view illustrating one pixel region of an active region of an array substrate for a liquid crystal display device using polysilicon according to a first embodiment of the present invention, and FIG. 5 is a cross-sectional view taken along line BB of FIG. 4. .

도시한 바와 같이, 어레이 기판(110)의 액티브 영역에는 세로방향으로 데이터 배선(145)이 형성되어 있으며, 가로 방향으로 게이트 배선(130)이 형성되어 있으며, 상기 두 배선(130, 145)이 교차하여 하나의 화소영역(P)을 형성하고 있으며, 상기 화소영역(P)의 상기 두 배선(130, 145)이 교차하는 부분에 스위칭 소자인 박막 트랜지스터(Tr)가 형성되어 있다. 상기 스위칭 소자인 박막트랜지스터(Tr)는 데이터 배선(145)으로부터 가로방향으로 연장된 소스 전극(148)과 제 1 스토리지 전극(140)과 일부가 오버랩된 드레인 전극(153)과 게이트 전극(135)으로 형성되며, 상기 소스 전극(148)과 드레인 전극(153)은 반도체층(123)과 콘택홀(146a, 146b)을 통해 접촉하고 있다. 또한, 상기 반도체층(123)은 게이트 전극(135)과도 그 일부가 오버랩되어 있어 게이트 전극(135)에 전압 인가 시 상기 반도체층(123)이 채널을 형성하여 소스 전극(148)으로부터 상기 반도체층(123)을 통해 드레인 전극(153)으로 특정 전압이 인가된다. As illustrated, data lines 145 are formed in the active region of the array substrate 110 in the vertical direction, gate lines 130 are formed in the horizontal direction, and the two wires 130 and 145 cross each other. One pixel region P is formed, and the thin film transistor Tr, which is a switching element, is formed at a portion where the two wires 130 and 145 intersect the pixel region P. FIG. The thin film transistor Tr, which is the switching element, includes a drain electrode 153 and a gate electrode 135 partially overlapping the source electrode 148 and the first storage electrode 140 extending in the horizontal direction from the data line 145. The source electrode 148 and the drain electrode 153 are in contact with the semiconductor layer 123 through the contact holes 146a and 146b. In addition, a portion of the semiconductor layer 123 also overlaps with the gate electrode 135, so that when the voltage is applied to the gate electrode 135, the semiconductor layer 123 forms a channel to form the channel from the source electrode 148. A specific voltage is applied to the drain electrode 153 through 123.

또한, 상기 게이트 배선(130)과 일정간격 이격하여 화소영역(P)의 중간으로 일정한 폭을 갖는 제 1 스토리지 전극(140)이 위치하고 있다. 상기 스위칭 소자(Tr) 및 제 1 스토리지 전극(140) 이외의 영역은 하부로부터의 빛이 통과하는 개구부(OA)를 형성하고 있다. In addition, the first storage electrode 140 having a predetermined width in the middle of the pixel area P is spaced apart from the gate wiring 130 by a predetermined distance. Regions other than the switching element Tr and the first storage electrode 140 form an opening OA through which light from the bottom passes.

상기 도면에 있어서, 종래(도 1)대비 상기 스토리지 전극(140) 영역이 줄어들고, 개구부(OA)영역이 늘어났음을 알 수 있다. In the figure, it can be seen that the area of the storage electrode 140 is reduced and the opening OA is increased compared to the conventional (FIG. 1).

다음, 도 5를 참조하여 단면구조 및 스토리지 전극 영역이 감소된 이유에 대해 설명한다. Next, the reason why the cross-sectional structure and the storage electrode region are reduced will be described with reference to FIG. 5.

기판 전면에 버퍼층(118)이 형성되어 있으며, 상기 버퍼층(118) 위로 폴리 실리콘의 반도체층(123)이 형성되어 있다. 이때, 종래에는 스토리지 커패시터(StgC)의 제 1 스토리지 전극(도 3의 23c)을 반도체층을 사용하였지만, 본 발명에 있어서는 스토리지 커패시터의 전극으로 반도체층을 사용하지 않음으로 스토리지 커패시터 형성영역(StgA)에는 반도체층이 형성되지 않는 것이 특징이다.A buffer layer 118 is formed on the entire surface of the substrate, and a semiconductor layer 123 of polysilicon is formed on the buffer layer 118. At this time, although the semiconductor layer is used as the first storage electrode (23c in FIG. 3) of the storage capacitor StgC, in the present invention, the storage capacitor formation region StgA is not used because the semiconductor layer is not used as the electrode of the storage capacitor. The semiconductor layer is not formed.

다음, 상기 반도체층(123)위로 전면에 산화실리콘(SiO2)의 게이트 절연막(128)이 형성되어 있다. 또한, 상기 게이트 절연막(128) 위로 금속재질의 게이트 전극(135) 및 제 1 스토리지 전극(140)이 형성되어 있다.Next, a gate insulating layer 128 of silicon oxide (SiO 2 ) is formed on the entire surface of the semiconductor layer 123. In addition, a gate electrode 135 and a first storage electrode 140 made of metal are formed on the gate insulating layer 128.

다음, 상기 게이트 전극(135) 및 제 1 스토리지 전극(140) 위로 유전율이 높은 물질 예를들면 질화실리콘(SiNx), 산화알루미늄(Al2O3), 산화탄탈륨(Ta2O 5) 중에서 선택된 하나의 물질이 전면에 증착되어 제 1 층간절연막(142)을 형성하고 있다. 이때, 상기 제 1 층간절연막(142)은 스토리지 커패시터(StgC)의 유전체를 형성하게 된다. 상기 스토리지 커패시터(StgC)는 전극의 면적과 상기 전극 내부의 유전체의 유전율에 비례하여 축전용량 (C = ε* A/d, ε는 유전율, A는 전극의 면적, d는 전극간 거리)을 갖게 된다. 즉, 전극의 면적(A)이 넓을수록, 상기 두 전극 사이에 위치하는 유전체의 유전율(ε)이 높을수록 더 큰 축전용량(C)을 갖게 된다. 따라서, 본 발명에 의한 스토리지 커패시터(StgC)는 유전체로서 종래의 유전체인 산화실리콘(SiO2) 대비 유전율이 높은 질화실리콘(SiNx), 산화알루미늄(Al2O3 ), 산화탄탈륨(Ta2O5)을 이용함으로 전극의 면적을 줄일 수 있는 것이다. 따라서, 도 4에 도시한 바와 같이, 커패시터 전극(140)의 면적이 줄어듦으로 상대적으로 개구부(OA) 면적이 증가하여 제품의 휘도를 향상시킬 수 있다.Next, a material having a high dielectric constant on the gate electrode 135 and the first storage electrode 140, for example, silicon nitride (SiNx), aluminum oxide (Al 2 O 3 ), or tantalum oxide (Ta 2 O 5 ). Is deposited on the entire surface to form the first interlayer insulating film 142. In this case, the first interlayer insulating layer 142 forms a dielectric of the storage capacitor StgC. The storage capacitor StgC has a capacitance (C = ε * A / d, ε is a dielectric constant, A is an electrode area, and d is an electrode distance) in proportion to the area of the electrode and the dielectric constant of the dielectric inside the electrode. do. That is, the larger the area A of the electrode, the higher the dielectric constant epsilon of the dielectric positioned between the two electrodes, the larger the capacitance C. Accordingly, the storage capacitor StgC according to the present invention has a dielectric constant of silicon nitride (SiNx), aluminum oxide (Al 2 O 3 ), and tantalum oxide (Ta 2 O 5 ), which has a higher dielectric constant than silicon oxide (SiO 2 ). By using), the area of the electrode can be reduced. Therefore, as shown in FIG. 4, as the area of the capacitor electrode 140 is reduced, the area of the opening OA may be relatively increased, thereby improving the brightness of the product.

다음, 상기 고유전율 갖는 제 1 층간절연막(142) 위로 스토리지 커패시터 영역(StgA)을 포함한 개구부 영역(OA)에 투명도전성 물질이 증착되어 화소전극(165)을 형성한다. 상기 화소전극(165) 중 제 1 스토리지 전극(140)과 대응되는 부분은 제 2 스토리지 전극(165)으로 이용하고, 상기 제 1 및 제 2 스토리지 전극(140, 165)과 상기 두 전극(140, 165) 사이에 형성된 제 1 층간절연막(142)이 스토리지 커패시터(StgC)를 형성한다. Next, a transparent conductive material is deposited on the opening region OA including the storage capacitor region StgA on the first interlayer insulating layer 142 having the high dielectric constant to form the pixel electrode 165. A portion of the pixel electrode 165 corresponding to the first storage electrode 140 is used as the second storage electrode 165, and the first and second storage electrodes 140 and 165 and the two electrodes 140, The first interlayer insulating layer 142 formed between 165 forms a storage capacitor StgC.

다음, 상기 개구부(OA) 영역을 제외한 스위칭 소자 및 스토리지 커패시터 형성 영역(SwA, StgA)에는 제 2 층간절연막(143)및 보호층(144)이 순차적으로 형성되어 있으며, 상기 보호층(144) 위로 반도체층(123)과 접촉하는 소스 및 드레인 전극(148, 153)이 형성되어 있다. 이때, 상기 드레인 전극(153)은 화소전극(165)과도 접촉하고 있다. Next, the second interlayer insulating layer 143 and the protective layer 144 are sequentially formed in the switching elements and the storage capacitor forming regions SwA and StgA except for the opening OA region, and then over the protective layer 144. Source and drain electrodes 148 and 153 are formed in contact with the semiconductor layer 123. In this case, the drain electrode 153 is also in contact with the pixel electrode 165.

본 발명에 의한 폴리실리콘을 이용한 액정표시장치용 어레이 기판(110)은 스토리지 커패시터(StgC)를 종래와는 달리 제 1 스토리지 전극(140)을 게이트 배선과 동일층 동일물질로 형성하고, 상기 제 1 스토리지 전극(140)의 상부에는 고유전율을 갖는 무기절연물질인 제 1 층간절연막(142)이 유전체로서 위치하고, 상기 유전체의 상부에는 화소전극을 제 2 스토리지 전극(165)으로 구성하여 스토리지 커패시터(StgC)를 형성한다. 따라서, 종래의 반도체층(도 3의 23c)과 게이트 절연막(도 3의 28) 게이트 전극(도 3의 35)과 동일한 층에 형성되는 금속재질의 스토리지 전극(도 3의 40)으로 구성된 스토리지 커패시터(도 3의 StgC) 대비 화소영역 내에서 적은 면적을 차지하며 동일한 축전용량을 갖는 스토리지 커패시터(StgC)를 형성함으로써 도 4에 도시한 바와 같이 화소영역(P)의 개구부(OA) 면적을 증가시킬 수 있다. In the array substrate 110 for a liquid crystal display device using polysilicon according to the present invention, unlike the related art, the storage capacitor StgC is formed of the same storage material as the first storage electrode 140 and the same layer as the gate wiring. A first interlayer insulating layer 142, which is an inorganic insulating material having a high dielectric constant, is positioned as a dielectric on the storage electrode 140, and a pixel electrode is formed as a second storage electrode 165 on the dielectric to form a storage capacitor StgC. ). Therefore, a storage capacitor including a metal storage electrode (40 in FIG. 3) formed on the same layer as the conventional semiconductor layer (23c in FIG. 3) and the gate insulating film (28 in FIG. 3) and the gate electrode (35 in FIG. 3). As shown in FIG. 4, the area of the opening OA of the pixel region P may be increased by forming a storage capacitor StgC that occupies a smaller area in the pixel region than the StgC of FIG. 3 and has the same capacitance. Can be.

다음, 도 6a 내지 6h를 참조하여, 본 발명에 의한 폴리실리콘을 이용한 액정표시장치용 어레이 기판의 제조 방법에 대해 설명한다. 통상적으로 폴리실리콘을 이용한 액정표시장치는 상기 폴리실리콘이 우수한 전도도를 가지므로 CMOS 소자로 형성하는 구동회로를 상기 기판 내에 동시에 형성할 수 있다. 따라서, 본 발명에서는 구동회로 일체형 액정표시장치의 어레이 기판의 제조 방법에 대해 설명하고 있으나, 이에 한정되지 않고, 구동회로부가 구비되지 않고 화상을 표시하는 액티브 영역내의 반도체층을 폴리실리콘으로 형성한 어레이 기판도 본 발명의 범주에 속한다 할 수 있다.Next, a method of manufacturing an array substrate for a liquid crystal display device using polysilicon according to the present invention will be described with reference to FIGS. 6A to 6H. In general, in the liquid crystal display using polysilicon, the polysilicon has excellent conductivity, so that a driving circuit formed of a CMOS device may be simultaneously formed in the substrate. Therefore, the present invention has been described for the manufacturing method of the array substrate of the drive circuit-integrated liquid crystal display device, but the present invention is not limited thereto, and the array is formed of polysilicon semiconductor layers in the active region for displaying images without the driver circuit portion. The substrate can also be said to belong to the scope of the present invention.

도면에 있어서 구동회로부의 n형과 p형 박막 트랜지스터 형성부는 도면에 나타내지 않고, 화소영역(P)의 스위칭 소자 및 스토리지 커패시터 전극 형성 부분만을 도면으로 제시하였다.In the drawings, the n-type and p-type thin film transistor forming portions of the driving circuit portion are not shown, and only the switching elements and the storage capacitor electrode forming portions of the pixel region P are shown in the drawings.

우선, 도 6a에 도시한 바와 같이, 기판(115) 상에 무기절연물질 예를들면 산화실리콘(SiO2)을 증착하여 버퍼층(118)을 형성한다. 다음, 상기 버퍼층(118) 위로 비정질 실리콘을 증착하여 비정질 실리콘층(미도시)을 전면에 형성하고, 레이저 등을 이용한 결정화 공정을 진행하여 상기 비정질 실리콘층(미도시)을 폴리 실리콘층(미도시)으로 결정화한다. 이후, 상기 폴리 실리콘층(미도시) 위로 제 1 마스크 공정을 진행하여 스위칭 소자 형성부(SwA)에 폴리실리콘의 반도체층(123)을 형성하고, 그 외 영역에서는 제거하여 버퍼층(118)을 노출시킨다.First, as shown in FIG. 6A, an inorganic insulating material such as silicon oxide (SiO 2 ) is deposited on the substrate 115 to form a buffer layer 118. Next, amorphous silicon is deposited on the buffer layer 118 to form an amorphous silicon layer (not shown) on the entire surface, and a crystallization process using a laser or the like is performed to convert the amorphous silicon layer (not shown) into a polysilicon layer (not shown). Crystallize Subsequently, a first mask process is performed on the polysilicon layer (not shown) to form the semiconductor layer 123 of polysilicon in the switching element forming unit SwA, and the other regions are removed to expose the buffer layer 118. Let's do it.

다음, 도 6b에 도시한 바와 같이, 상기 반도체층(123) 및 노출된 버퍼층(118) 위로 기판(115) 전면에 무기절연물질 예를들면 산화실리콘(SiO2)을 증착하여 게이트 절연막(128)을 형성한다. 이후, 상기 게이트 절연막(128) 위로 금속물질을 증착하고, 제 2 마스크 공정을 진행하여 게이트 전극(135) 및 제 1 스토리지 전극(140)을 형성한다. 도시하지 않았지만, 상기 게이트 절연막(128) 위로는 게이트 배선(미도시)이 형성된다.Next, as shown in FIG. 6B, an inorganic insulating material, such as silicon oxide (SiO 2 ), is deposited on the entire surface of the substrate 115 over the semiconductor layer 123 and the exposed buffer layer 118. To form. Thereafter, a metal material is deposited on the gate insulating layer 128, and a second mask process is performed to form the gate electrode 135 and the first storage electrode 140. Although not shown, a gate wiring (not shown) is formed on the gate insulating layer 128.

다음, 도 6c에 도시한 바와 같이, 상기 게이트 전극(135) 및 제 1 스토리지 전극(140)이 형성된 기판(115)에 이온주입에 의한 p+도핑을 실시한다. 이때, 액티브 영역 즉 모든 화소영역(P)은 제 3 마스크 공정에 의해 형성된 포토레지스트의 블록킹 마스크(180)에 의해 상기 p+도핑이 블록킹(blocking) 되어지며, 도시하지 않았지만, 다수의 화소영역(P)으로 구성되는 액티브 영역 밖의 구동회로부 영역의 p형 반도체층에만 p+ 도핑이 이루어져 상기 영역에서 p형 오믹콘택층을 형성한다.Next, as illustrated in FIG. 6C, p + doping by ion implantation is performed on the substrate 115 on which the gate electrode 135 and the first storage electrode 140 are formed. In this case, the p + doping is blocked in the active region, that is, all the pixel regions P, by the blocking mask 180 of the photoresist formed by the third mask process, and although not illustrated, the plurality of pixel regions P The p-type doping is performed only on the p-type semiconductor layer in the driving circuit portion region outside the active region, which is formed of the P-type ohmic contact layer.

다음, 도 6d에 도시한 바와 같이, 상기 p+도핑 이후에는 상기 p+도핑 블록킹 마스크(도 6c의 180)를 제거하고, 기판(115) 전면에 새로운 포토레지스트를 도포하고, 제 4 마스크 공정을 진행하여 n+ 도핑을 위한 블록킹 마스크(182)를 형성하고, n+ 도핑을 실시하여 화소영역(P)의 스위칭 소자 형성 영역(SwA)의 반도체층(123)에 n형 오믹콘택층(123c)을 형성한다. 이때, 도시하지 않았지만, 구동회로부의 n형 박막 트랜지스터 형성 영역의 반도체층에도 n+ 오믹콘택층이 형성된다. 상기 반도체층(123)에 있어서, 게이트 전극(135) 및 상기 게이트 전극(135)의 폭보다 넓게 형성된 블록킹 마스크(182)에 의해 게이트 전극(135) 하부의 일부 반도체층(123a)은 도핑되지 않게 된다. 상기 도핑되지 않은 반도체층(123a)인 액티브층(123a)을 형성한다. Next, as shown in FIG. 6D, after the p + doping, the p + doping blocking mask (180 of FIG. 6C) is removed, a new photoresist is applied on the entire surface of the substrate 115, and a fourth mask process is performed. The blocking mask 182 for n + doping is formed, and the n-type ohmic contact layer 123c is formed in the semiconductor layer 123 of the switching element formation region SwA of the pixel region P by performing n + doping. At this time, although not shown, an n + ohmic contact layer is also formed in the semiconductor layer of the n-type thin film transistor formation region of the driving circuit portion. In the semiconductor layer 123, a portion of the semiconductor layer 123a below the gate electrode 135 is not doped by the gate electrode 135 and the blocking mask 182 formed wider than the width of the gate electrode 135. do. An active layer 123a, which is the undoped semiconductor layer 123a, is formed.

다음, 도 6e에 도시한 바와 같이, 상기 n+ 도핑된 기판(115) 전면에 건식식각을 진행하여 스위칭 소자 형성부분(SwA) 및 도시하지 않았지만, 구동회로부의 n형 박막 트랜지스터 형성 영역 상에 형성된 n+블록킹 마스크(182)의 폭 일부분을 제거하여, 게이트 전극(135)에 대응되는 부분에만 블록킹 마스크(182)가 남도록 한다. 이후, 저도즈량을 갖는 n-도핑을 실시하여 스위칭 소자 및 구동회로부 n형 박막 트랜지스터의 반도체층(123, 미도시)에 있어 n형 오믹콘택층(123c)과 도핑되지 않은 액티브층(123a) 사이에 n-도핑된 LDD(Lightly Dopped Drain)층(123b, 미도시)을 형성한다. 이후, 남아있는 블록킹 마스크(182)를 제거한다. Next, as shown in FIG. 6E, dry etching is performed on the entire surface of the n + doped substrate 115 to form the switching element forming portion SwA and the n + formed on the n-type thin film transistor forming region of the driving circuit. A portion of the width of the blocking mask 182 is removed so that the blocking mask 182 remains only in a portion corresponding to the gate electrode 135. Thereafter, n-doping with a low dose amount is performed between the n-type ohmic contact layer 123c and the undoped active layer 123a in the semiconductor layer 123 (not shown) of the switching element and the driving circuit unit n-type thin film transistor. An n-doped Lightly Dopped Drain (LDD) layer 123b (not shown) is formed. Thereafter, the remaining blocking mask 182 is removed.

다음, 도 6f에 도시한 바와 같이, 상기 도핑된 반도체층(123, 124) 상부의 게이트 전극(135)및 노출된 게이트 절연막(128) 위로 무기절연물질 중 유전율이 높은 물질 예를들면 질화실리콘(SiNx) 또는 산화알루미늄(Al2O3) 또는 산화탄탈륨(Ta2O5) 중에서 선택된 하나를 증착하여 제 1 층간절연막(142)을 기판(115) 전면에 형성한다.Next, as shown in FIG. 6F, a dielectric constant of an inorganic insulating material, for example, silicon nitride, is formed on the gate electrode 135 and the exposed gate insulating layer 128 on the doped semiconductor layers 123 and 124. SiNx, aluminum oxide (Al 2 O 3 ), or tantalum oxide (Ta 2 O 5 ) is deposited to form a first interlayer insulating film 142 on the entire surface of the substrate 115.

다음, 상기 제 1 층간절연막(142) 위로 투명도전성물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하고, 제 5 마스크 공정을 진행하여 화소영역(P) 내의 개구부(OA) 영역 및 스토리지 커패시터 형성영역(StgA) 내에 화소전극(165)을 형성한다. 이때, 스토리지 커패시터 형성영역(StgA)은 상기 금속물질의 제 1 스토리지 전극(140)과 그 위에 형성된 고유전율을 갖는 제 1 층간절연막(142)과 상기 화소전극(165)으로 이루어지는 스토리지 커패시터(StgC)를 형성하게 된다. 상기 스토리지 커패시터(StgC)는 종래의 n+도핑된 반도체층으로 형성되는 제 1 스토리지 전극(도 3의 23c)과 산화실리콘(SiO2)의 게이트 절연막(도 3의 28)과 금속물질의 제 2 스토리지 전극(도 3의 40)으로 이루어지는 스토리지 커패시터(도 3의 StgC)와 비교하여 제 1 및 제 2 스토리지 전극(140, 165)을 게이트 절연막(128) 상부에 형성되는 금속물질 패턴(140)과 화소전극(165)으로 형성하고, 그 내부의 유전물질을 게이트 절연막(128)이 아닌 고유전율을 갖는 물질로 형성이 가능한 제 1 층간절연막(142)으로써 형성함으로써, 그 면적을 작게하면서도 동일한 축전용량을 갖는 스토리지 커패시터(StgC)를 형성할 수 있는 것이 특징이다. Next, a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO) is deposited on the first interlayer insulating layer 142, and a fifth mask process is performed to perform a pixel region P. The pixel electrode 165 is formed in the opening OA region and the storage capacitor forming region StgA. In this case, the storage capacitor forming region StgA includes the first storage electrode 140 of the metal material, the first interlayer insulating layer 142 having the high dielectric constant formed thereon, and the storage capacitor StgC. Will form. The storage capacitor StgC includes a first storage electrode (23c of FIG. 3) formed of a conventional n + doped semiconductor layer, a gate insulating film (28 of FIG. 3) of silicon oxide (SiO 2), and a second storage electrode of a metal material. The metal material pattern 140 and the pixel electrode having the first and second storage electrodes 140 and 165 formed on the gate insulating layer 128 as compared with the storage capacitor (StgC of FIG. 3) including 40 of FIG. 3. And a dielectric material therein as the first interlayer insulating film 142 that can be formed of a material having a high dielectric constant instead of the gate insulating film 128, thereby reducing its area and having the same storage capacity. It is possible to form a storage capacitor (StgC).

또한, 게이트 절연막(128)은 반도체층과 게이트 전극(135)간의 절연특성을 고려해야 하는 바 통상적으로 산화실리콘(SiO2)을 이용해야 하는데, 본 발명에 의한 어레이 기판의 적층 구조에 있어서는 게이트 절연막(128)을 스토리지 커패시터(StgC)의 유전물질로 사용하지 않고, 제 1 층간절연막(142)을 사용하기에 산화실리콘(SiO2)으로 제한되지 않는 고유전율을 갖는 무기절연물질로써 상기 제 1 층간절연막(142)을 형성할 수 있으므로 유전물질의 선택 유동성을 크게 한 것이 특징이다.In addition, since the insulating property between the semiconductor layer and the gate electrode 135 should be considered as the gate insulating film 128, silicon oxide (SiO 2 ) should be generally used. In the stack structure of the array substrate according to the present invention, the gate insulating film ( 128 is an inorganic insulating material having a high dielectric constant that is not limited to silicon oxide (SiO 2 ) to use the first interlayer insulating film 142 without using the dielectric material of the storage capacitor StgC. Since 142 can be formed, the selectivity of dielectric material is increased.

다음, 도 6g에 도시한 바와 같이, 상기 화소전극(165) 및 노출된 제 1 층간절연막(142) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 제 2 층간절연막(143)과 보호층(144)을 연속하여 형성한다. 이후, 상기 보호층(144) 위로 포토레지스트를 도포하고, 제 6 마스크 공정을 실시하여 반도체층(123) 중 오믹콘택층(123c)과 화소전극(165) 일부를 노출시키는 반도체층 콘택홀(146a, 146b) 및 화소전극 콘택홀(146c)을 형성한다.Next, as shown in FIG. 6G, an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiNx) is deposited on the pixel electrode 165 and the exposed first interlayer insulating layer 142. The interlayer insulating film 143 and the protective layer 144 are successively formed. Thereafter, a photoresist is applied on the passivation layer 144 and a sixth mask process is performed to expose a portion of the ohmic contact layer 123c and the pixel electrode 165 of the semiconductor layer 123. 146b and the pixel electrode contact hole 146c are formed.

다음, 도 6h에 도시한 바와 같이, 상기 반도체층 콘택홀(146a, 146b) 및 화소전극 콘택홀(146c)이 형성된 기판(115) 전면에 금속물질을 증착하고, 제 7 마스크 공정을 진행하여 오믹콘택층(123c)과 접촉하는 소스 및 드레인 전극(148, 153)을 형성한다. 이때, 상기 드레인 전극(153)은 상기 오믹콘택층(123c) 및 화소전극(165)과 동시에 접촉하며 형성되는 것이 특징이다. Next, as illustrated in FIG. 6H, a metal material is deposited on the entire surface of the substrate 115 on which the semiconductor layer contact holes 146a and 146b and the pixel electrode contact hole 146c are formed, and a seventh mask process is performed to form ohmic. Source and drain electrodes 148 and 153 in contact with the contact layer 123c are formed. In this case, the drain electrode 153 is formed in contact with the ohmic contact layer 123c and the pixel electrode 165 at the same time.

도시하지 않았지만, 구동회로부에 있어서는, 화소전극은 형성되지 않으므로, 각각 n형 및 p형 오믹콘택층과 접촉하는 소스 및 드레인 전극이 형성된다. Although not shown, the pixel electrode is not formed in the driving circuit section, so that source and drain electrodes are formed in contact with the n-type and p-type ohmic contact layers, respectively.

전술한 제조 방법에 있어서, 구동회로를 구비하지 않는 경우, n+도핑 또는 p+도핑 중 어느 하나의 도핑공정만 진행해도 무방함으로 도핑공정 진행을 위한 하나의 마스크 공정을 줄일 수 있으므로 총 6개의 마스크 공정을 진행하여 폴리실리콘을 반도체층으로 하는 어레이 기판을 제조할 수 있다. In the above-described manufacturing method, when the driving circuit is not provided, only one of the n + doping or the p + doping may be performed, so that one mask process for the doping process may be reduced, so that a total of six mask processes may be used. Proceeding, an array substrate having polysilicon as a semiconductor layer can be produced.

<제 2 실시예>Second Embodiment

본 발명의 제 1 실시예에 있어, 산화실리콘(SiNx)으로 구성되는 제 2 층간절연막과, 고유전율 형성을 위한 질화실리콘(SiNx) 또는 산화탄탈륨(TaOx) 또는 산화알루미늄(Al2O3) 중 하나로 구성되는 제 1 층간절연막과 그 하부의 게이트 절연막을 일괄 또는 연속 에칭하여 드레인 전극을 노출시키는 드레인 콘택홀 형성 시, 드라이 에칭(dry etch)이 아닌 습식 에칭(wet etching) 진행 시, 식각율 차이로 인해 내부에 홀이 발생하여 소스 및 드레인 형성을 위한 금속물질 증착시 상기 반도체층과 접촉되지 않는 불량이 발생할 가능성이 있다.In the first embodiment of the present invention, a second interlayer insulating film made of silicon oxide (SiNx) and silicon nitride (SiNx) or tantalum oxide (TaOx) or aluminum oxide (Al 2 O 3 ) to form a high dielectric constant. Etch rate difference when wet etching is performed instead of dry etching when forming a drain contact hole that exposes the drain electrode by collectively or continuously etching the first interlayer insulating film and the gate insulating film formed thereunder. As a result, holes may be generated in the interior, so that defects that do not come into contact with the semiconductor layer may occur when the metal material for forming the source and the drain is deposited.

본 발명의 제 2 실시예에서는 전술한 제 1 실시예의 문제점을 보완한 액정표시장치용 어레이 기판의 구조 및 제조 방법에 대해 설명한다.In the second embodiment of the present invention, a structure and a manufacturing method of an array substrate for a liquid crystal display device which solves the problems of the above-described first embodiment will be described.

도 7은 본 발명의 제 2 실시예에 의한 어레이 기판의 단면도이다. 7 is a sectional view of an array substrate according to a second embodiment of the present invention.

도시한 바와 같이, 기판(215) 전면에 버퍼층(218)이 형성되어 있으며, 상기 버퍼층(218) 위로 도핑된 폴리 실리콘의 오믹콘택층과 순수 폴리 실리콘의 액티브층을 갖는 반도체층(223)이 형성되어 있다. 상기 반도체층(223)위로 전면에 산화실리콘(SiO2)이 증착되어 게이트 절연막(228)이 형성되어 있으며, 상기 게이트 절연막(228) 위로 알루미늄(Al) 또는 알루미늄 합금(AlNd), 크롬(Cr), 몰리브덴(Mo) 중 하나 또는 두 개의 금속물질이 증착되어 게이트 전극(235) 및 제 1 스토리지 전극(240)이 형성되어 있다.As shown, a buffer layer 218 is formed over the entire surface of the substrate 215, and a semiconductor layer 223 having an ohmic contact layer of polysilicon and an active layer of pure polysilicon is formed on the buffer layer 218. It is. Silicon oxide (SiO 2 ) is deposited on the entire surface of the semiconductor layer 223 to form a gate insulating layer 228. Aluminum (Al), aluminum alloy (AlNd), and chromium (Cr) are formed on the gate insulating layer 228. One or two metal materials of molybdenum (Mo) are deposited to form the gate electrode 235 and the first storage electrode 240.

다음, 상기 제 1 스토리지 전극(240) 위로 유전율이 높은 물질 예를들면, 질화실리콘(SiNx), 산화알루미늄(Al2O3), 산화탄탈륨(Ta2O5) 중에서 선택된 하나의 물질이 증착되어, 제 1 실시예와는 달리 게이트 전극(235) 및 상기 반도체층(223)과 대응되는 게이트 절연막(218) 영역을 제외한 전 영역에 제 1 층간절연막(242)이 형성되어 있다.Next, a material having a high dielectric constant, for example, silicon nitride (SiNx), aluminum oxide (Al 2 O 3 ), or tantalum oxide (Ta 2 O 5 ) is deposited on the first storage electrode 240. Unlike the first embodiment, the first interlayer insulating layer 242 is formed in all regions except for the gate electrode 235 and the gate insulating layer 218 corresponding to the semiconductor layer 223.

다음, 상기 제 1 층간절연막(242) 위로 스토리지 커패시터 영역(StgA)을 포함한 개구부 영역(OA)에 투명 도전성 물질인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 중 하나가 증착되어 화소전극(265)을 형성하고 있다. 이때, 상기 화소전극(265) 중 제 1 스토리지 전극(240)과 대응되는 부분은 제 2 스토리지 전극(265)의 역할을 함으로써, 상기 제 1 및 제 2 스토리지 전극(240, 265)과 상기 두 전극(240, 265) 사이에 형성된 고유전율을 갖는 제 1 층간절연막(242)이 스토리지 커패시터(StgC)를 형성하게 된다. 종래와 비교하여 스토리지 커패시터 영역(StgA)의 면적이 상당히 많이 줄어들었음을 알 수 있다. 그 이유에 대해서는 제 1 실시예에서 이미 기술하였으므로 설명은 생략한다. Next, one of indium tin oxide (ITO) or indium zinc oxide (IZO), which is a transparent conductive material, is deposited on the opening region OA including the storage capacitor region StgA on the first interlayer insulating layer 242. Thus, the pixel electrode 265 is formed. In this case, a portion of the pixel electrode 265 corresponding to the first storage electrode 240 serves as the second storage electrode 265, so that the first and second storage electrodes 240 and 265 and the two electrodes are formed. The first interlayer insulating film 242 having a high dielectric constant formed between the 240 and 265 forms a storage capacitor StgC. It can be seen that the area of the storage capacitor region StgA is considerably reduced in comparison with the related art. The reason for this is already described in the first embodiment, and description thereof will be omitted.

다음, 화소전극(265)과 노출된 게이트 전극(235)과 게이트 절연막(218) 위로 전면에 무기절연물질인 산화실리콘(SiO2)이 증착되거나, 또는 유기절연물질인 벤조사이클로부텐(benzocyclobutene) 또는 포토 아크릴(photo acryl)이 도포되어 제 2 층간절연막(243)이 형성되어 있으며, 상기 제 2 층간절연막(243) 위로 무기절연물질이 증착되어 전면에 보호층(244)이 형성되어 있으며, 상기 보호층(244) 위로 반도체층(223)과 반도체층 콘택홀(246a, 246b)을 통해 반도체층(223)과 각각 접촉하는 소스 및 드레인 전극(248, 253)이 형성되어 있으며, 이때, 상기 드레인 전극(253)은 화소전극(265)과도 스토리지 콘택홀(246c)을 통해 접촉하고 있다. 이때, 상기 보호층(244)은 형성되지 않을 수 도 있다.Next, silicon oxide (SiO 2 ), which is an inorganic insulating material, is deposited on the entire surface of the pixel electrode 265, the exposed gate electrode 235, and the gate insulating layer 218, or benzocyclobutene, which is an organic insulating material, or A photo acryl is applied to form a second interlayer insulating film 243, an inorganic insulating material is deposited on the second interlayer insulating film 243, and a protective layer 244 is formed on the entire surface thereof. Source and drain electrodes 248 and 253 are formed on the layer 244 to contact the semiconductor layer 223 through the semiconductor layer 223 and the semiconductor layer contact holes 246a and 246b, respectively. 253 is also in contact with the pixel electrode 265 through the storage contact hole 246c. In this case, the protective layer 244 may not be formed.

전술한 본 발명에 따른 제 2 실시예에 의한 어레이 기판의 구조에 있어서는, 스위칭 소자 영역에 고유전율을 갖는 물질인 질화실리콘(SiNx), 산화알루미늄(Al2O3), 산화탄탈륨(Ta2O5) 중 하나로 형성된 제 1 층간절연막이 제거됨으로써, 제 2 층간절연막과 보호층 내에 구비되는 반도체층 콘택홀 형성 시, 그 재질의 차이로 식각율 차이에 의해 발생하는 홀로 인한 소스 및 드레인 전극이 반도체층과 접촉하지 않는 불량을 방지 할 수 있다.In the structure of the array substrate according to the second embodiment of the present invention described above, silicon nitride (SiNx), aluminum oxide (Al 2 O 3 ), and tantalum oxide (Ta 2 O), which are materials having a high dielectric constant in the switching element region, are described. 5 ) When the first interlayer insulating film formed of one of the semiconductor layers is formed by removing one of the first interlayer insulating films, the source and drain electrodes due to the holes generated by the difference in the etch rate due to the difference in the materials of the second interlayer insulating film and the protective layer are formed. It can prevent the defect that does not come into contact with the layer.

<제 3 실시예>Third Embodiment

도 8은 본 발명의 제 3 실시예에 따른 액정표시장치용 어레이 기판의 단면도이다. 8 is a cross-sectional view of an array substrate for a liquid crystal display according to a third embodiment of the present invention.

본 발명의 제 3 실시예에 따른 어레이 기판의 구조는 제 2 실시예와 거의 동일하므로 간단히 제 2 실시예와 차이가 있는 부분만을 설명한다.Since the structure of the array substrate according to the third embodiment of the present invention is almost the same as that of the second embodiment, only portions that differ from the second embodiment will be described.

우선, 스위칭 소자 형성부(SwA)에 있어서는, 제 2 실시예와 동일하게, 게이트 절연막(318) 및 게이트 전극(335) 위로 형성된 고유전율을 갖는 제 1 층간절연막(342)은 패터닝되어, 제 2 실시예와 동일한 구조임을 보이고 있으며, 제 2 실시예와 다른점은 화소전극(365)이 형성되는 오픈영역(OA) 있어서, 제 1 스토리지 전극(340)과 대응되는 부분을 제외한 상부의 적층된 제 2 층간절연막(343) 및 보호층(344)이 제거되어 상기 화소전극(365)을 노출시키고 있는 것이 제 2 실시예와 차별되고 있다. First, in the switching element forming portion SwA, similarly to the second embodiment, the first interlayer insulating film 342 having a high dielectric constant formed over the gate insulating film 318 and the gate electrode 335 is patterned, and thus the second The structure is the same as that of the exemplary embodiment, and the difference from the second exemplary embodiment is that in the open area OA in which the pixel electrode 365 is formed, the stacked first layer except for the portion corresponding to the first storage electrode 340 is formed. The second interlayer insulating film 343 and the protective layer 344 are removed to expose the pixel electrode 365, which is different from the second embodiment.

간단히 본 발명의 제 2 및 제 3 실시예에 의한 액정표시장치용 어레이 기판에 제조 방법에 대해 설명한다.Briefly, a manufacturing method for an array substrate for a liquid crystal display device according to the second and third embodiments of the present invention will be described.

이때, 제 1 실시예와 동일한 부분에 대해서는 설명을 생략한다.At this time, description of the same parts as in the first embodiment will be omitted.

도 9a 내지 도 9j는 본 발명에 제 3 실시예에 따른 액정표시장치용 어레이 기판의 제조방법에 따른 공정 단면도이다. 이때, 상기 제 2 실시예에 따른 어레이 기판은 상기 기판에 한번의 마스크 공정을 더 진행함으로써, 제 3 실시예에 따른 어레이 기판을 형성할 수 있으므로 제 3 실시예에 의한 어레이 기판의 제조 방법을 설명한다. 9A to 9J are cross-sectional views illustrating a method of manufacturing an array substrate for a liquid crystal display device according to a third embodiment of the present invention. In this case, the array substrate according to the second embodiment may be further processed once on the substrate to form the array substrate according to the third embodiment, and thus the manufacturing method of the array substrate according to the third embodiment will be described. do.

우선, 도 9a 내지 9f에 도시한 바와 같이, 제 1 실시예에서 도 6a 내지 6f를 참조하여 설명한 바와 동일하게 진행하여 기판 상에, 버퍼층(318)과, 반도체층(323)과, 게이트 절연막(328)과, 상기 게이트 절연막(328) 위에 게이트 전극(335)과 상기 게이트 전극(335)에서 일정간격 이격한 위치에 제 1 스토리지 전극(340)을 형성하고, 상기 게이트 전극(335)과 제 1 스토리지 전극(340) 위로 전면에 유전율이 높은 무기절연물질인 질화실리콘(SiNx), 산화알루미늄(Al2O3), 산화탄탈륨(Ta2O5) 중에서 선택된 하나를 증착하여 제 1 층간절연막(342)을 형성한다.First, as shown in Figs. 9A to 9F, the first embodiment proceeds in the same manner as described with reference to Figs. 6A to 6F, and on the substrate, the buffer layer 318, the semiconductor layer 323, and the gate insulating film ( 328, a first storage electrode 340 is formed on the gate insulating layer 328 at a predetermined distance from the gate electrode 335 and the gate electrode 335, and the gate electrode 335 and the first The first interlayer insulating layer 342 is deposited on the storage electrode 340 by depositing one selected from the group consisting of silicon nitride (SiNx), aluminum oxide (Al 2 O 3 ), and tantalum oxide (Ta 2 O 5 ), which are inorganic dielectric materials having high dielectric constant on the front surface. ).

다음, 도 9g에 도시한 바와 같이, 상기 전면에 형성된 제 1 층간절연막(342) 위로 포토레지스트를 도포하고, 노광, 현상하여 스위칭 소자 형성부(SwA)를 제외한 영역에 포토레지스트층을 형성하고, 상기 포토레지스트층 사이로 노출된 상기 제 1 층간절연막(342)을 식각하여 제거한다. 따라서, 스위칭 소자 형성부(SwA)에 있어서는, 상기 고유전율을 갖는 제 1 층간절연막(342)이 제거되어 하부의 게이트 절연막(328)을 노출시키게 된다.Next, as shown in FIG. 9G, a photoresist is applied onto the first interlayer insulating film 342 formed on the entire surface, and exposed and developed to form a photoresist layer in an area excluding the switching element forming unit SwA. The first interlayer insulating layer 342 exposed between the photoresist layers is etched and removed. Therefore, in the switching element forming unit SwA, the first interlayer insulating film 342 having the high dielectric constant is removed to expose the lower gate insulating film 328.

다음, 도 9h에 도시한 바와 같이, 상기 제 1 층간 절연막(342) 및 노출된 게이트 절연막(328) 위로 전면에 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 중 하나를 증착하고, 마스크 공정을 진행하여 화소영역(P) 내의 오픈영역(OA) 및 스토리지 커패시터 형성영역(StgA)에 화소전극(365)을 형성한다. 스위칭 소자영역(SwA)에 있어서는, 상기 투명 도전성 물질이 제거되어 하부의 게이트 절연막(328)을 노출시킨다. 이때, 스토리지 커패시터 형성영역(StgA)은 상기 금속물질의 제 1 스토리지 전극(340)과 그 위에 형성된 고유전율을 갖는 제 1 층간절연막(342)과 상기 화소전극(365)으로 이루어지는 스토리지 커패시터(StgC)를 형성하게 된다. Next, as illustrated in FIG. 9H, a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (Io) may be disposed on the entire surface of the first interlayer insulating layer 342 and the exposed gate insulating layer 328. One of the IZOs is deposited and a mask process is performed to form the pixel electrode 365 in the open region OA and the storage capacitor forming region StgA in the pixel region P. In the switching element region SwA, the transparent conductive material is removed to expose the lower gate insulating layer 328. In this case, the storage capacitor forming region StgA includes the first storage electrode 340 of the metal material, the first interlayer insulating layer 342 having a high dielectric constant formed thereon, and the storage capacitor StgC. Will form.

다음, 도 9i에 도시한 바와 같이, 상기 화소전극(365) 및 노출된 게이트 절연막(328) 위로 무기절연물질인 산화실리콘(SiO2)을 증착하거나, 또는 유기절연물질인 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl) 중 하나를 도포하여 제 2 층간절연막(343)을 형성하고, 연속하여 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 중 하나를 증착하여 보호층(144)을 형성한다.Next, as shown in FIG. 9I, silicon oxide (SiO 2 ), which is an inorganic insulating material, is deposited on the pixel electrode 365 and the exposed gate insulating layer 328, or benzocyclobutene (BCB), which is an organic insulating material, is deposited. Alternatively, the second interlayer insulating film 343 may be formed by applying one of photo acryl, and subsequently, one of silicon oxide (SiO 2 ) and silicon nitride (SiNx), which are inorganic insulating materials, is deposited to form a protective layer 144. ).

이후, 상기 보호층(144) 위로 포토레지스트를 도포하고, 마스크 공정을 실시하여 스위칭 소자 형성부(SwA)에 있어서는, 반도체층(323) 중 오믹콘택층(323c)과 스토리지 커패시터 형성부(StgA)에서는, 화소전극(365) 일부를 각각 노출시키는 반도체층 콘택홀(346a, 346b) 및 화소전극 콘택홀(346c)을 형성한다. 이때, 오픈영역(OA)에 있어서, 제 2 층간절연막(343)과 보호층(344)을 패터닝하게 되면, 제 3 실시예에 의한 어레이 기판을 형성하는 것이고, 상기 오픈영역(OA)상의 제 2 층간절연막(343)과 보호층(344)을 패터닝하지 않으면, 제 2 실시예에 의한 어레이 기판을 형성하는 것이다. Subsequently, the photoresist is applied onto the protective layer 144 and a mask process is performed to form the ohmic contact layer 323c and the storage capacitor forming portion StgA of the semiconductor layer 323 in the switching element forming portion SwA. In this case, the semiconductor layer contact holes 346a and 346b and the pixel electrode contact holes 346c exposing a part of the pixel electrode 365 are formed. In this case, when the second interlayer insulating film 343 and the protective layer 344 are patterned in the open area OA, the array substrate according to the third embodiment is formed, and the second layer on the open area OA is formed. If the interlayer insulating film 343 and the protective layer 344 are not patterned, the array substrate according to the second embodiment is formed.

다음, 도 9j에 도시한 바와 같이, 상기 반도체층 콘택홀(346a, 346b) 및 화소전극 콘택홀(346c)이 형성된 기판(315) 전면에 금속물질을 증착하고, 마스크 공정을 진행하여 상기 오믹콘택층(323c)과 접촉하는 소스 및 드레인 전극(348, 353)을 형성한다. 이때, 상기 드레인 전극(353)은 상기 오믹콘택층(323c) 및 화소전극(365)과 동시에 접촉하며 형성되는 것이 특징이다. Next, as shown in FIG. 9J, a metal material is deposited on the entire surface of the substrate 315 on which the semiconductor layer contact holes 346a and 346b and the pixel electrode contact hole 346c are formed, and a mask process is performed to perform the ohmic contact. Source and drain electrodes 348 and 353 are formed in contact with layer 323c. In this case, the drain electrode 353 is formed in contact with the ohmic contact layer 323c and the pixel electrode 365 at the same time.

이와 같이, 본 발명의 실시예에 따른 폴리실리콘을 이용한 액정표시장치용 어레이 기판은 화소영역 내에 형성되는 스토리지 커패시터에 있어, 그 구조를 게이트 절연막 위에 형성되는 제 1 스토리지 전극과 고유전율을 갖는 무기절연물질로 형성되는 제 1 층간절연막인 유전체층과 화소전극을 제 2 스토리지 전극으로 하여 구성함으로써, 게이트 절연막을 유전체층으로 하는 종래의 어레이 기판과 비교하여 그 전극 면적이 작은 스토리지 커패시터를 형성함으로써 고개구율을 갖는 어레이 기판을 제공한다. 따라서, 휘도 등의 표시품질이 우수한 액정표시장치를 제공하는 효과가 있다.As described above, an array substrate for a liquid crystal display device using polysilicon according to an exemplary embodiment of the present invention has an inorganic capacitor having a high dielectric constant and a first storage electrode formed over a gate insulating film in a storage capacitor formed in a pixel region. The dielectric layer and the pixel electrode, which are the first interlayer insulating film formed of a material, are formed as the second storage electrode, thereby forming a storage capacitor having a smaller opening area than the conventional array substrate having the gate insulating film as the dielectric layer. An array substrate is provided. Therefore, there is an effect of providing a liquid crystal display device having excellent display quality such as luminance.

도 1은 일반적인 구동회로부 일체형 액정표시장치용 어레이 기판의 개략도. 1 is a schematic diagram of an array substrate for a liquid crystal display device integrated with a general driving circuit.

도 2는 폴리실리콘을 이용한 액정표시장치용 어레이 기판 내부의 액티브 영역의 하나의 화소부에 대한 평면도.2 is a plan view of one pixel portion of an active region inside an array substrate for a liquid crystal display device using polysilicon;

도 3은 상기 도 2의 A-A를 따라 절단한 단면도이다.3 is a cross-sectional view taken along the line A-A of FIG. 2.

도 4는 본 발명에 의한 폴리실리콘을 이용한 어레이 기판의 액티브 영역 중 하나의 화소영역을 도시한 평면도.4 is a plan view showing one pixel region of an active region of an array substrate using polysilicon according to the present invention;

도 5는 상기 도 4의 B-B를 따라 절단한 단면도이다.5 is a cross-sectional view taken along line B-B of FIG. 4.

도 6a 내지 도 6h는 본 발명에 의한 액정표시장치용 어레이 기판의 제조 방법에 따른 제조 공정 단면도. 6A to 6H are cross-sectional views of a manufacturing process of a method of manufacturing an array substrate for a liquid crystal display device according to the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

110 : 어레이 기판 115 : 기판 110: array substrate 115: substrate

118 : 버퍼층 123 : 반도체층118: buffer layer 123: semiconductor layer

123a : 액티브층 123b : LDD층 123a: active layer 123b: LDD layer

123c : n형 오믹콘택층 128 : 게이트 절연막 123c: n-type ohmic contact layer 128: gate insulating film

135 : 게이트 전극 140 : 제 1 스토리지 전극135: gate electrode 140: first storage electrode

142 : 제 1 층간절연막 143 : 제 2 층간절연막142: first interlayer insulating film 143: second interlayer insulating film

144 : 보호층 146a, 146b : 반도체층 콘택홀144: protective layer 146a, 146b: semiconductor layer contact hole

146c : 화소전극 콘택홀 148 : 소스 전극146c: pixel electrode contact hole 148: source electrode

153 : 드레인 전극 165 : 화소전극(제 2 스토리지 전극)153: drain electrode 165: pixel electrode (second storage electrode)

OA : 화소내 개구부 영역 P : 화소영역OA: In-pixel opening region P: Pixel region

StgC : 스토리지 커패시터 StgA : 스토리지 커패시터 형성 영역StgC: Storage Capacitor StgA: Storage Capacitor Formation Area

SwA : 스위칭 소자 형성 영역 SwA: switching element formation region

Claims (15)

기판과;A substrate; 상기 기판 상에 스위칭 소자가 구비되는 제 1 영역이라 정의한 곳에 형성된 반도체층과;A semiconductor layer formed on a position defined as a first region in which a switching element is provided on the substrate; 상기 반도체층 위로 기판 전면에 형성된 게이트 절연막과;A gate insulating film formed over an entire surface of the substrate over the semiconductor layer; 상기 게이트 절연막 상의 상기 제 1 영역에 형성된 게이트 전극과 스토리지 커패시터가 구비되는 제 2 영역이라 정의한 곳에 형성된 제 1 스토리지 전극과;A first storage electrode formed at a portion defined as a second region including a gate electrode formed in the first region on the gate insulating layer and a storage capacitor; 상기 제 1 스토리지 전극 및 노출된 게이트 절연막 상에 상기 제 1 영역을 제외한 제 2 영역 및 화상이 표시되는 제 3 영역이라 정의된 곳에 형성된 고유전율을 갖는 무기절연물질로 이루어진 제 1 층간절연막과;A first interlayer insulating film made of an inorganic insulating material having a high dielectric constant formed on the first storage electrode and the exposed gate insulating film, wherein a second region except the first region and a third region in which an image is displayed are formed; 상기 제 1 층간절연막 상에 상기 제 1 스토리지 전극과 오버랩되며, 제 2, 3 영역 전면에 형성되고, 상기 제 1 스토리지 전극과 제 1 층간절연막과 더불어 스토리지 커패시터를 구성하는 제 2 스토리지 전극의 역할을 하는 화소전극과;The first storage electrode overlaps the first storage electrode on the first interlayer insulating layer, and is formed on the entire surface of the second and third regions, and serves as a second storage electrode that forms a storage capacitor together with the first storage electrode and the first interlayer insulating layer. A pixel electrode; 상기 화소전극을 포함하여 전면에 구비되고, 반도체층 및 제 1 스토리지 전극 상의 화소전극 일부를 노출시키는 제 2 층간절연막과;A second interlayer insulating film provided on the entire surface including the pixel electrode and exposing a portion of the pixel electrode on the semiconductor layer and the first storage electrode; 상기 제 2 층간절연막 위로 상기 노출된 반도체층과 접촉하며 형성되는 소스 전극과;A source electrode formed in contact with the exposed semiconductor layer over the second interlayer insulating film; 상기 노출된 반도체층 및 노출된 화소전극과 접촉하며, 상기 소스 전극에서 일정간격 이격하여 형성되는 드레인 전극A drain electrode in contact with the exposed semiconductor layer and the exposed pixel electrode and spaced apart from the source electrode by a predetermined distance 을 포함하는 액정표시장치용 어레이 기판. Array substrate for a liquid crystal display device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 2 층간절연막은 화상이 표시되는 제 3 영역에는 패터닝되어 제거된 것이 특징인 액정표시장치용 어레이 기판.And the second interlayer dielectric layer is patterned and removed in a third region in which an image is displayed. 제 1 항에 있어서,The method of claim 1, 상기 제 1 층간절연막은 고유전율을 갖는 무기절연물질인 질화실리콘(SiNx), 산화알루미늄(Al2O3), 산화탄탈륨(TaOx) 중에서 선택되는 하나로 이루어지는 것이 특징인 액정표시장치용 어레이 기판.And the first interlayer insulating film is one selected from silicon nitride (SiNx), aluminum oxide (Al 2 O 3 ), and tantalum oxide (TaOx), which are inorganic insulating materials having high dielectric constants. 제 1 항에 있어서,The method of claim 1, 상기 반도체층은 도핑된 오믹콘택층과 순수한 폴리실리콘으로 이루어진 액티브층을 포함하는 액정표시장치용 어레이 기판. And the semiconductor layer comprises an active layer comprising a doped ohmic contact layer and pure polysilicon. 제 1 항에 있어서,The method of claim 1, 상기 기판과 반도체층 사이에는 버퍼층이 더욱 형성된 액정표시장치용 어레이 기판.And a buffer layer further formed between the substrate and the semiconductor layer. 제 1 항에 있어서,The method of claim 1, 상기 제 2 층간절연막과 소스 및 드레인 전극 사이에 보호층이 더욱 형성된 액정표시장치용 어레이 기판.And a protective layer further formed between the second interlayer insulating layer and the source and drain electrodes. 제 1 항에 있어서,The method of claim 1, 상기 제 2 층간절연막은 유기절연물질 또는 무기절연물질로 형성되는 액정표시장치용 어레이 기판.And the second interlayer insulating layer is formed of an organic insulating material or an inorganic insulating material. 제 7 항에 있어서,The method of claim 7, wherein 상기 유기절연물질은 포토아크릴(photoacryl) 또는 벤조사이클로부텐(BCB)인 액정표시장치용 어레이 기판.The organic insulating material is a photoacryl or benzocyclobutene (BCB) array substrate for a liquid crystal display device. 제 7 항에 있어서,The method of claim 7, wherein 상기 무기절연물질은 산화실리콘(SiO2)인 포토아크릴(photoacryl) 또는 벤조사이클로부텐(BCB)인 액정표시장치용 어레이 기판.The inorganic insulating material is a photoacryl or benzocyclobutene (BCB), which is silicon oxide (SiO 2 ), an array substrate for a liquid crystal display device. 기판 상에 비정질 실리콘을 증착하고, 결정화하여 폴리실리콘층을 형성하는 단계와;Depositing and crystallizing amorphous silicon on the substrate to form a polysilicon layer; 상기 폴리실리콘층을 패터닝하여 제 1 영역이라 정의되는 스위칭 소자가 구비되는 영역에 반도체층을 형성하는 단계와;Patterning the polysilicon layer to form a semiconductor layer in a region where a switching element defined as a first region is provided; 상기 반도체층 위로 게이트 절연막을 전면에 형성하는 단계와;Forming a gate insulating film on the entire surface of the semiconductor layer; 상기 게이트 절연막 위로 반도체층과 오버랩되는 게이트 전극을 형성하고, 동시에 상기 게이트 전극에서 일정간격 이격하여 제 2 영역이라 정의되는 스토리지 커패시터가 구비되는 영역에 제 1 스토리지 전극을 형성하는 단계와;Forming a gate electrode overlapping the semiconductor layer over the gate insulating layer, and simultaneously forming a first storage electrode in a region having a storage capacitor defined as a second region spaced apart from the gate electrode by a predetermined distance; 상기 게이트 전극 하부의 반도체층을 도핑하여 오믹콘택층과 액티브층을 형성하는 단계와;Doping the semiconductor layer under the gate electrode to form an ohmic contact layer and an active layer; 상기 게이트 전극 및 제 1 스토리지 전극 위로 전면에 고유전율을 갖는 무기절연물질을 증착하고, 패터닝하여 제 1 영역을 제외한, 제 2 영역 및 제 3 영역이라 정의하는 화상을 표시하는 영역에 제 1 층간절연막을 형성하는 단계와;A first interlayer insulating film is deposited on the gate electrode and the first storage electrode, and an inorganic insulating material having a high dielectric constant is deposited on the entire surface of the gate electrode and the first storage electrode. Forming a; 상기 제 1 층간절연막 위로 투명 도전성 물질을 증착하고, 패터닝하여, 제 2 및 제 3 영역에 상기 제 1 스토리지 전극과 오버랩되어 제 2 스토리지 전극을 구성하는 화소전극을 형성하는 단계와;  Depositing and patterning a transparent conductive material over the first interlayer insulating film to form pixel electrodes overlapping the first storage electrode and forming a second storage electrode in second and third regions; 상기 화소전극 위로 전면에 반도체층 일부와 제 1 스토리지 전극상의 화소전극 일부를 노출시키는 제 2 층간절연막을 형성하는 단계와;Forming a second interlayer insulating film over the pixel electrode to expose a portion of the semiconductor layer and a portion of the pixel electrode on the first storage electrode; 상기 제 2 층간절연막 위로 상기 노출된 반도체층과 접촉하는 소스 전극과, 상기 소스 전극에서 일정간격 이격하여 상기 노출된 반도체층 및 화소전극과 접촉하는 드레인 전극을 형성하는 단계Forming a source electrode contacting the exposed semiconductor layer over the second interlayer insulating layer, and a drain electrode contacting the exposed semiconductor layer and the pixel electrode at a predetermined interval from the source electrode; 를 포함하는 액정표시장치용 어레이 기판의 제조 방법.Method of manufacturing an array substrate for a liquid crystal display device comprising a. 제 10 항에 있어서,The method of claim 10, 상기 화소전극 위로 전면에 반도체층 일부와 제 1 스토리지 전극상의 화소전극 일부를 노출시키는 제 2 층간절연막을 형성하는 단계는 상기 제 3 영역에 있어서, 하부의 화소전극을 노출시키는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조 방법.The forming of the second interlayer insulating layer exposing a portion of the semiconductor layer and a portion of the pixel electrode on the first storage electrode over the pixel electrode further includes exposing a lower pixel electrode in the third region. Method of manufacturing array substrate for display device. 제 10 항에 있어서,The method of claim 10, 상기 반도체층을 형성하기 이전에는 기판 상에 버퍼층을 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조 방법.And forming a buffer layer on the substrate prior to forming the semiconductor layer. 제 10 항에 있어서,The method of claim 10, 상기 제 2 층간절연막 상부에는 보호층을 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조 방법.And forming a protective layer on the second interlayer insulating layer. 제 13 항에 있어서,The method of claim 13, 상기 보호층은 패터닝되어 상기 제 1 및 제 2 영역에만 형성되는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.And the protective layer is patterned to be formed only in the first and second regions. 제 10 항에 있어서,The method of claim 10, 상기 제 1 층간절연막을 형성하는 고유전율을 갖는 무기절연물질은 질화실리콘(SiNx), 산화알루미늄(Al2O3), 산화탄탈륨(TaOx) 중에서 선택되는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.The inorganic insulating material having a high dielectric constant for forming the first interlayer insulating film is selected from silicon nitride (SiNx), aluminum oxide (Al2O3), and tantalum oxide (TaOx).
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